JPS60106174A - Manufacture of mos semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はＭＯ８形半導体装置の製造方法に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a method of manufacturing an MO8 type semiconductor device.
第１図（Ａ）〜（Ｄ）は従来のＭＯ８形半導体装置の製
造方法の一例の主要段階の状態を示す断面図である０
まず、第１図（Ａ）に示すように、ｐ形シリコン（Ｓｉ
）基板（１）の主面部のＭＯ８形半導体素子を形成すべ
き部分以外の部分に素子間分離用の酸化シリコン（８１
０２）膜（２）を形成したのちに、ｐ形Ｓ１基板（１）
の主面部のＳ ｉＯ２膜（２）によって取り囲まれた部
分の所要部分上に２００〜５００人程度の厚さのゲート
絶縁膜（３）を介して多結晶Ｓｉゲート層（４）を形成
する。次いで、ＳｉＯ２膜（２）および多結晶８ｉゲ一
ト層（４）をマスクにした図示矢印の方向からのヒ素（
第８）１リン（Ｐ）などのｎ形不純物のイオンの注入に
よって、ｐ形Ｓｉ基板（１）の主面部の多結晶Ｓｉゲー
ト層（４）の両側の露出部分にそれぞれｎ形ソース領域
形成用のｎ形イオン注入領域（５）およびｎ形ドレイン
領域形成用のｎ形イオン注入領域（６）を形成する。次
に１第１図（Ｂ）に示すように、ＳｉＯ３膜（２）、多
結晶Ｓ１ゲ一ト層（４）およびｎ形イオン注入領域（５
） 、 ’（６）の各表面上にわたって、７００℃程度
の低温の化学的気相蒸着（ＣＶＤ）法によって表面保護
用の８１０２膜（７）を形成する。次に、第１図（Ｃ）
に示すように、ｎ形イオン注入領域＜５）、 （６）に
注入されているｎ形イオンを活性化するために１０００
℃程度の高温炉内における熱処理を行うと、ｎ形イオン
注入領域（５）およびｎ形イオン注入領域（６）内のｎ
形不純物の拡散によってｎ形ソース領域（５ａ）および
ｎ形ドレイン領域（６ａ）が形成される。このとき、ｎ
形のソース・ドレイン領域（５ａ’）、（６ａ）はｎ形
イオン注入領域（５） ＃ （６）のｎ形不純物の横方
向拡散によってゲート絶縁膜（３）の端縁部の下へ拡が
９その拡がりｄだけ横方向に広くなり、これらの領域（
５ａ）、（６ａ）の拡散深さＤは深さ方向のｎ形不純物
の拡散によってｎ形イオン注入領域（５） 、 （６）
の深さよシ深くなる。FIGS. 1(A) to (D) are cross-sectional views showing the main stages of an example of a conventional MO8 type semiconductor device manufacturing method. First, as shown in FIG. 1(A), p-type silicon (Si
) Silicon oxide (81
02) After forming the film (2), p-type S1 substrate (1)
A polycrystalline Si gate layer (4) is formed on a required portion of the main surface portion surrounded by the SiO2 film (2) with a gate insulating film (3) having a thickness of about 200 to 500 layers interposed therebetween. Next, arsenic (
8) By implanting n-type impurity ions such as 1-phosphorus (P), n-type source regions are formed in the exposed portions on both sides of the polycrystalline Si gate layer (4) on the main surface of the p-type Si substrate (1). An n-type ion implantation region (5) for forming the n-type drain region and an n-type ion implantation region (6) for forming the n-type drain region are formed. Next, as shown in FIG. 1(B), a SiO3 film (2), a polycrystalline S1 gate layer (4) and an n-type ion implantation region (5) are formed.
), '(6), an 8102 film (7) for surface protection is formed by chemical vapor deposition (CVD) at a low temperature of about 700°C. Next, Figure 1 (C)
As shown in (6), the n-type ion implantation region < 5), (6) 1000
When heat treatment is performed in a high-temperature furnace at about ℃, the n-type ion implantation region (5) and the n-type ion implantation region (6)
An n-type source region (5a) and an n-type drain region (6a) are formed by diffusion of type impurities. At this time, n
The shaped source/drain regions (5a') and (6a) are formed under the edge of the gate insulating film (3) by lateral diffusion of n-type impurities in the n-type ion-implanted regions (5) # (6). 9 becomes wider laterally by its extension d, and these regions (
The diffusion depth D of 5a) and (6a) is determined by the diffusion of n-type impurities in the depth direction of the n-type ion implanted regions (5) and (6).
It gets deeper and deeper.
最後に、第１図（Ｄ） Ｋ示すように、ＳｉＯ□膜（７
）のｎ形ソース領域（５ａ） 、 ｎ形ドレイン領域（
６ａ）および多結晶Ｓ１ゲ一ト層（４）上の部分にこれ
らの部分を貫通してｎ形ソース領域（５ａ）、ｎ形ドレ
イン領域（６ａ）および多結晶Ｓｉゲート層（４）にそ
れぞれオーミックコンタクトされたソース電極（８）、
ドレイン電極（９）およびゲート電極（１０を形成する
と、この従来例の方法の作業が完了する。Finally, as shown in Figure 1 (D) K, a SiO□ film (7
) n-type source region (5a), n-type drain region (
6a) and on the polycrystalline S1 gate layer (4) through these parts to form the n-type source region (5a), the n-type drain region (6a) and the polycrystalline Si gate layer (4), respectively. Ohmic-contacted source electrode (8),
Forming the drain electrode (9) and the gate electrode (10) completes the operation of this prior art method.
ところで、この従来例の方法では、ｎ形のソース・ドレ
イン領域（５ａ）、（６ａ）の拡散深さＤが０．３μｍ
程度であれば、拡がシｄが０．２μｍ程度になる。これ
によって、０．５μｍ程度のゲート長〔多結晶Ｓ１ゲ一
ト層（３）の幅〕の短グー）ＭＯ８形半導体素子では、
実効ゲート長〔ｎ形のソース・ドレイン領域（５ａ）
、 （ａａ）の間の間隔〕が０．１μｍ程度になるので
・設計値より大幅にずれることＫなシ、時にはｎ形のソ
ース・ドレイン領域（５ａ）、（６ａ）の間に短絡が生
ずることがある。しかも、高温炉を使用する熱処理では
、ｎ形のソース・ドレイン領域（５ａ）、（６ａ）の１
μｍ以下のサブミクロンの拡散深さＤを精度よく制御す
ることが極めて困難であるので、サブミクロンのゲート
長のＭＯ８形半導体装置の製造が容易ではないという問
題があった。By the way, in this conventional method, the diffusion depth D of the n-type source/drain regions (5a) and (6a) is 0.3 μm.
If it is about 0.2 μm, the expansion width d will be about 0.2 μm. As a result, in an MO8 type semiconductor device with a gate length of about 0.5 μm (width of polycrystalline S1 gate layer (3)),
Effective gate length [n-type source/drain region (5a)
, (aa)] is about 0.1 μm, so it does not deviate significantly from the design value, and sometimes a short circuit occurs between the n-type source/drain regions (5a) and (6a). Sometimes. Moreover, in heat treatment using a high-temperature furnace, one of the n-type source/drain regions (5a) and (6a)
Since it is extremely difficult to accurately control the submicron diffusion depth D of μm or less, there has been a problem in that it is not easy to manufacture MO8 type semiconductor devices with submicron gate lengths.
この発明は、上述の問題点を解消する目的でなされたも
ので、多結晶Ｓｉゲート層をマスクにしたイオン注入法
によって多結晶Ｓｉゲート層の両側にそれぞれ形成され
たソース−ドレイン領域形成用のイオン注入領域の表面
上に表面保護用の８１０２膜を形成し、このＳ ｉＯ２
膜の全面に炭酸ガスレーザのレーザ光を短時間走査・照
射しイオン注入領域をアニールしてこの領域に注入され
ている不純物イオンの活性化を行うようにすることによ
って、サブミクロンのゲート長のＭＯ８形半導体装置の
新規な製造方法を提供するものである。This invention was made with the aim of solving the above-mentioned problems.The present invention was made with the aim of solving the above-mentioned problems. An 8102 film for surface protection is formed on the surface of the ion implantation region, and this SiO2
By scanning and irradiating the entire surface of the film with a carbon dioxide gas laser beam for a short time to anneal the ion-implanted region and activate the impurity ions implanted in this region, MO8 with a submicron gate length can be achieved. The present invention provides a novel method for manufacturing shaped semiconductor devices.
〔発明の実施例」
第２図（Ａ）〜（Ｃ）はこの発明の一実施例のＭＯ８形
半導体装置の製造方法の主要段階あ状態を示す断面図で
ある。[Embodiment of the Invention] FIGS. 2(A) to 2(C) are sectional views showing main stages of a method for manufacturing an MO8 type semiconductor device according to an embodiment of the present invention.
図において、第１図に示した従来例の符号と同一符号は
同等部分を示す。In the figure, the same reference numerals as those in the conventional example shown in FIG. 1 indicate equivalent parts.
まず、第２図（Ａ）に示すように、従来例の第１図（Ｂ
）に示した段階の状態と同様の状態に形成する。First, as shown in FIG. 2(A), the conventional example shown in FIG.
) to the same state as the stage shown in ).
次に、第２図（Ｂ）に示すように、５ｉ０２膜（７）の
全面に、図示矢印の方向から炭酸ガス（ＣＯ□）レーザ
の細く絞ったレーザ光を走査して照射する。このｃｏ２
ガスレーザのレーザ光は１０μｍ程度の波長の遠赤外光
であり、この遠赤外光の１０μｍ程度の波長域Ｋ Ｓｉ
Ｏ□膜の大きな吸収ピークがあるので、ｃｏ２ガスレー
ザのレーザ光の走査・照射によって５１０２膜（７）が
加熱される。一方、遠赤外光の１０μｍ程度の波長域に
８１基板の吸収ピークがないので、ｃｏ２ガスレーザの
レーザ光の走査・照射によってこの実施例での第１導電
形の８１基板であるｐ形Ｓ１基板（１）が加熱されない
。従って、ＣＯ２ガスレーザのレーザ光の走査・照射に
よって５ｉＯ７膜（７）のみが選択的に加熱され、ｐ形
Ｓ１基板（１）がＳ ｉ Ｏｚ脱（７）からの熱伝導に
よって加熱される。例えば、１０μ！ｎ程度の波長の０
０２ガスレーザのレーザ光′！ｆ−８０μｍ程度の直径
に絞り数ミＩＪ秒間Ｓ ｉＯ２膜（７）の全面に走査し
照射すると、ＳｉＯ３膜（７）の温度は１５００′Ｃ程
度になるが、ｐ形Ｓ１基板（１）の温度は１０００′Ｃ
程度である。これによって、ｐ形Ｓ１基板（１）の主面
部のこの実施例での第２導電形のソース・ドレイン領域
形成用イオン注入領域であるｎ形イオン注入領域（５）
、 （６）が形成されＳ ｘ Ｏ２膜（７）と接する
部分に１０００℃程度の高温の熱処理が＆ミＩＪ秒間施
されたことになり、ｎ形イオン注入領域（５） 、 （
０）に注入され−Ｃいるｎ形不純物イオンが活性化され
てこの実施例の第２導電形のソース・ドレイン領域であ
るｎ形のソース・ドレイン領域（５ａ）、（６ａ）が形
成される。このとき、ｎ形イオン注入領域（５）、（６
）内のｎ形不純物の拡散は、これらのｎ形イオン注入領
域（５） 、 （６）に施される熱処理時の温度と時間
との関数であるが、レーザ光の走査Φ照射時間を数ミリ
秒程度の短時間にすることができるので、このような短
時間の走査・照射では不純物の拡散がほとんど行われず
、ｎ形のソース・ドレイン領域（５ａ）。Next, as shown in FIG. 2(B), the entire surface of the 5i02 film (7) is scanned and irradiated with narrowly focused laser light from a carbon dioxide (CO□) laser from the direction of the arrow in the figure. This co2
The laser light of the gas laser is far-infrared light with a wavelength of about 10 μm, and the wavelength range of this far-infrared light is about 10 μm.
Since the O□ film has a large absorption peak, the 5102 film (7) is heated by scanning and irradiation with the laser light of the CO2 gas laser. On the other hand, since there is no absorption peak of the 81 substrate in the wavelength range of about 10 μm of far-infrared light, the p-type S1 substrate, which is the 81 substrate of the first conductivity type in this example, is scanned and irradiated with the laser light of the CO2 gas laser. (1) is not heated. Therefore, only the 5iO7 film (7) is selectively heated by scanning and irradiation with the laser light of the CO2 gas laser, and the p-type S1 substrate (1) is heated by heat conduction from the SiOz desorption (7). For example, 10μ! 0 of wavelength of about n
02 Gas laser laser beam'! When the entire surface of the SiO2 film (7) is scanned and irradiated to a diameter of about f-80 μm for several milliJ seconds, the temperature of the SiO3 film (7) becomes about 1500'C, but the temperature of the p-type S1 substrate (1) increases. The temperature is 1000'C
That's about it. As a result, an n-type ion implantation region (5), which is an ion implantation region for forming a source/drain region of the second conductivity type in this embodiment, is formed on the main surface of the p-type S1 substrate (1).
, (6) was formed and the part in contact with the S x O2 film (7) was subjected to high-temperature heat treatment of about 1000°C for &miIJ seconds, resulting in the n-type ion implantation region (5), (
The -C n-type impurity ions implanted in 0) are activated to form n-type source/drain regions (5a) and (6a), which are the second conductivity type source/drain regions of this embodiment. . At this time, n-type ion implantation regions (5), (6
) is a function of the temperature and time during the heat treatment applied to these n-type ion-implanted regions (5) and (6). Since the scanning and irradiation can be performed for a short period of time on the order of milliseconds, impurities are hardly diffused in the n-type source/drain region (5a).
□
（６ａ）の拡散深さはｎ形イオン注入領域（５） 、
（６）の深さとほとんど同一であり、横方向拡散による
拡がりもほとんどない。□ The diffusion depth of (6a) is the n-type ion implantation region (5),
The depth is almost the same as (6), and there is almost no spread due to lateral diffusion.
最後に、第２図（Ｃ）に示すように、従来例の第１図（
Ｄ）に示した段階と同様に、ｎ形ソース領域（５ａ）。Finally, as shown in Figure 2 (C), the conventional example shown in Figure 1 (
n-type source region (5a), similar to the stage shown in D).
ｎ形ドレイン領域（６ａ）および多結晶Ｓ１ゲ一ト層（
４）にそれぞれオーミックコンタクトされたソース％ｉ
極ｆ８） 、ドレイン電極（９）およびゲート電極（
１０を形成すると、この実施例の方法の作業が完了する
。n-type drain region (6a) and polycrystalline S1 gate layer (
4) Sources %i in ohmic contact with each
pole f8), drain electrode (9) and gate electrode (
10 completes the operation of the method of this example.
このように、この実施例の方法では、ＣＯ。ガスレーザ
のレーザ光をＳｉＯ□膜（７）の全面に数ミリ秒程度の
短時間走査し照射することによってｎ形イオン注入領域
（５） 、 （（ｉ）をアニールしこれらの領域（５）
。Thus, in the method of this example, CO. By scanning and irradiating the entire surface of the SiO□ film (7) with a laser beam from a gas laser for a short period of several milliseconds, the n-type ion implanted regions (5) and ((i) are annealed and these regions (5)
.
（６）に注入されているｎ形不純物イオンの活性化を行
うことができるので、ｎ形イオン注入領域（５）。Since the n-type impurity ions implanted in (6) can be activated, the n-type ion implantation region (5).
（６）内のｎ形不純物の深さ方向および横方向の拡散を
ほとんどないようにすることができる。従って、ゲート
長を多結晶シリコンゲート層（４）の幅とＩＩ ｌｒ同
一にすることができるので、サブミクロンのゲート長を
容易に作成することができる。Diffusion of the n-type impurity in (6) in the depth direction and the lateral direction can be almost eliminated. Therefore, since the gate length can be made the same as the width of the polycrystalline silicon gate layer (4), a submicron gate length can be easily created.
なお、この実施例の第２図（Ｂ）に示した段階において
ｐ形Ｓｉ基板（１）を水などの冷却剤を用いて冷却する
ようにしてもよい。この場合には、ｐ形Ｓ１基板（１）
を所要温度以上にならないようにすることができる。Note that the p-type Si substrate (1) may be cooled using a coolant such as water at the stage shown in FIG. 2(B) of this embodiment. In this case, p-type S1 substrate (1)
It is possible to prevent the temperature from rising above the required temperature.
また、この実施例では、ｐ形Ｓｉ基板（１）を用いる場
合について述べたが、この発明はこれに限らず、ｎ形Ｓ
１基板を用いる場合にも適用することができる。この場
合には、この実施例におけるｐ影領域をｎ影領域にし、
ｎ影領域をｐ影領域にすればよい。Further, in this embodiment, a case has been described in which a p-type Si substrate (1) is used, but the present invention is not limited to this, and the n-type Si substrate (1) is used.
It can also be applied when using one substrate. In this case, the p shadow area in this example is changed to an n shadow area,
The n shadow area may be changed to the p shadow area.
以上、説明したように、この発明のλｑｏｓ形半導体装
置の製造方法では、多結晶Ｓｉゲート層をマスクにした
イオン注入法によって多結晶Ｓ１ゲ一ト層の両側にそれ
ぞれ形成されたソース・ドレイン領域形成用のイオン注
入領域の表面上に表面保護用のＳｉＯ□膜を形成し、こ
の８ｉ０□膜の全面に炭酸ガスレーザのレーザ光を短時
間走査・照射しイオン注入領域をアニールしてこの領域
に注入されている不純物イオンの活性化を行うので、イ
オン注入領域内の不純物の深さ方向および横方向の拡散
をほとんどないようにすることができる。従って、ゲー
ト長を多結晶Ｓｉゲート層の幅とほぼ同一にすることが
できるので、サブミクロンのゲート長を容易に作成する
ことができる。As described above, in the method for manufacturing a λqos type semiconductor device of the present invention, source and drain regions are formed on both sides of a polycrystalline S1 gate layer by ion implantation using a polycrystalline Si gate layer as a mask. A SiO□ film for surface protection is formed on the surface of the ion-implanted region for formation, and the entire surface of this 8i0□ film is scanned and irradiated with a carbon dioxide gas laser beam for a short time to anneal the ion-implanted region. Since the implanted impurity ions are activated, diffusion of the impurities in the depth direction and the lateral direction within the ion implantation region can be almost prevented. Therefore, since the gate length can be made almost the same as the width of the polycrystalline Si gate layer, a submicron gate length can be easily created.
第１図は従来のＭＯ８形半導体装置の製造方法の一例の
主要段階の状態を順次示す断面図、第２図はこの発明の
一実施例のＭＯ８形半導体装置の製造方法の主要段階の
状態を順次示す断面図である。
図において、（１）はｐ形シリコン基板（第１導電形の
シリコン基板）、（２）は素子間分離用酸化シリコン膜
、（３）はゲート絶縁膜、（４）は多結晶シリコンゲー
ト層、（５）および（６）はそれぞれｎ形ソース領域形
成用のｎ形イオン注入領域およびｎ形ドレイン領域形成
用のｎ形イオン注入領域（第２導電形のソース・ドレイ
ン領域形成用イオン注入領域）、（５ａ）および（６ａ
）はそれぞれｎ形ソース領域およびｎ形ドレイン領域（
第２導電形のソース・ドレイン領域） 、（７）は表面
保獲用酸化シリコン膜であるＯ
なお、図中同一符号はそれぞれ同−咬たは相当部分を示
す。
代理人 大 岩 増 ノ、１１゜
第１図
第２図
（Ａ）
（Ｂ）
（ｅ）FIG. 1 is a cross-sectional view sequentially showing the state of the main stages of an example of a conventional method for manufacturing an MO8 type semiconductor device, and FIG. 2 shows the state of the main stages of a method for manufacturing an MO8 type semiconductor device according to an embodiment of the present invention It is sectional drawing shown sequentially. In the figure, (1) is a p-type silicon substrate (first conductivity type silicon substrate), (2) is a silicon oxide film for element isolation, (3) is a gate insulating film, and (4) is a polycrystalline silicon gate layer. , (5) and (6) are respectively an n-type ion implantation region for forming an n-type source region and an n-type ion implantation region for forming an n-type drain region (an ion implantation region for forming a second conductivity type source/drain region). ), (5a) and (6a
) are the n-type source region and n-type drain region (
Source/drain regions of the second conductivity type) and (7) are silicon oxide films for surface preservation. In the drawings, the same reference numerals indicate the same or corresponding parts, respectively. Agent Masu Oiwa, 11゜Figure 1Figure 2 (A) (B) (e)
Claims (2)
導体素子を形成すべき部分以外の部分に素子間分離用酸
化シリコン膜を形成する工程、上記シリコン基板の主面
部の上記素子間分離用酸化シリコン膜によって取り囲ま
れた部分の所要部分上にゲート絶縁膜を介して多結晶シ
リコンゲート層を形成する工程、上記素子間分離用シリ
コン膜および上記多結晶シリコンゲート層をマスクにし
て上記シリコン基板の主面部に第２導電形の不純物イオ
ンを注入して第２導電形のソース・ドレイン領域形成用
イオン注入領域を形成する工程、上記素子間分離用酸化
シリコン膜、上記多結晶シリコンゲート層および上記ソ
ース・ドレイン領域形成用イオン注入領域の表面上にわ
たって表面保獲用酸化シリコン膜を形成する工程、並び
に上記表面保護用酸化シリコン膜の全面に炭酸ガスレー
ザのレーザ光を走査・照射して上記ソース・ドレイン領
域形成用イオン注入領域をアニールしこの領域に注入さ
れている不純物イオンを活性化して第２導電形のソース
・ドレイン領域を形成する工程を備えたＭＯ８形半導体
装置の製造方法。(1) A step of forming a silicon oxide film for element isolation on a main surface portion of a first conductivity type silicon substrate other than a portion where an MO8 type semiconductor element is to be formed; a step of forming a polycrystalline silicon gate layer via a gate insulating film on a required portion of the portion surrounded by the silicon oxide film, using the silicon film for element isolation and the polycrystalline silicon gate layer as a mask; a step of implanting impurity ions of a second conductivity type into the main surface of the substrate to form ion implantation regions for forming source/drain regions of the second conductivity type, the silicon oxide film for element isolation, and the polycrystalline silicon gate layer. and a step of forming a silicon oxide film for surface protection over the surface of the ion implantation region for forming source/drain regions, and scanning and irradiating the entire surface of the silicon oxide film for surface protection with a laser beam of a carbon dioxide laser. A method for manufacturing an MO8 type semiconductor device, comprising the steps of annealing an ion implantation region for forming a source/drain region and activating impurity ions implanted in this region to form a source/drain region of a second conductivity type.
、シリコン基板を冷却することを特徴とする特許請求の
範囲第１項記載のＭＯ８形半導体装置の製造方法。(2) The method for manufacturing an MO8 type semiconductor device according to claim 1, wherein the silicon substrate is cooled in the step of forming the source/drain regions.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21532683A JPS60106174A (en) | 1983-11-14 | 1983-11-14 | Manufacture of mos semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21532683A JPS60106174A (en) | 1983-11-14 | 1983-11-14 | Manufacture of mos semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60106174A true JPS60106174A (en) | 1985-06-11 |
Family
ID=16670443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21532683A Pending JPS60106174A (en) | 1983-11-14 | 1983-11-14 | Manufacture of mos semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60106174A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0699213A (en) * | 1992-09-21 | 1994-04-12 | Kotobuki Sangyo Kk | Roller guide |
-
1983
- 1983-11-14 JP JP21532683A patent/JPS60106174A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0699213A (en) * | 1992-09-21 | 1994-04-12 | Kotobuki Sangyo Kk | Roller guide |
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