JPS60105051A - 割込優先順位決定回路 - Google Patents
割込優先順位決定回路Info
- Publication number
- JPS60105051A JPS60105051A JP21180783A JP21180783A JPS60105051A JP S60105051 A JPS60105051 A JP S60105051A JP 21180783 A JP21180783 A JP 21180783A JP 21180783 A JP21180783 A JP 21180783A JP S60105051 A JPS60105051 A JP S60105051A
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- JP
- Japan
- Prior art keywords
- circuit
- interrupt
- interruption
- processing
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は割込優先順位決定回路に関し、特に情報処理シ
ステムにおける割込処理の優先順位を決定するための割
込優先順位決定回路に関する。
ステムにおける割込処理の優先順位を決定するための割
込優先順位決定回路に関する。
従来の割込優先順位決定回路は複数個の割込要求に対し
て優先順位を与え、割込処理を完了するごとに決められ
た優先順位にしたがって順次割込処理を行なうようにし
たものであった。したがって、優先順位の高い割込要求
が瞬間的に連続発生するような場合、低位の割込要求は
その間処理を待されることになるので、連続発生の時間
が変動して長時間に亘ったときには、低位の割込要求は
要求される許容待機時間を越えて待たされ結局処理され
なくなる。このように従来の割込優先順位決定回路は、
優先順位の高い割込要求が瞬間的に連続発生するような
ものが存在する情報処理システムにおいては、複数の割
込要求をすべて処理できるという保証が得られないので
、同時動作の組合せを変更したシ、または同時動作数を
制限しなければならなくなる。すなわち、従来の割込優
先順位決定回路では、割込要求が許容限度内に処理され
ない場合が生じるという欠点があった。
て優先順位を与え、割込処理を完了するごとに決められ
た優先順位にしたがって順次割込処理を行なうようにし
たものであった。したがって、優先順位の高い割込要求
が瞬間的に連続発生するような場合、低位の割込要求は
その間処理を待されることになるので、連続発生の時間
が変動して長時間に亘ったときには、低位の割込要求は
要求される許容待機時間を越えて待たされ結局処理され
なくなる。このように従来の割込優先順位決定回路は、
優先順位の高い割込要求が瞬間的に連続発生するような
ものが存在する情報処理システムにおいては、複数の割
込要求をすべて処理できるという保証が得られないので
、同時動作の組合せを変更したシ、または同時動作数を
制限しなければならなくなる。すなわち、従来の割込優
先順位決定回路では、割込要求が許容限度内に処理され
ない場合が生じるという欠点があった。
本発明の目的は、割込処理許容待機時間の異なる複数の
割込要求信号が存在する情報処理システムにおいて、同
時に複数の割込要求が発生し、高位の割込要求が処理さ
れかつ低位の割込要求が処理待機されている状態におい
て、新たに別の高位の割込要求が発生した場合、処理待
機中の低位の割込要求の処理待機時間の計数値によって
優先順位を変更することにより上記欠点を除去し、割込
要求が常に許容待機時間内に処理できるようにした割込
優先順位決定回路を提供することにろる。
割込要求信号が存在する情報処理システムにおいて、同
時に複数の割込要求が発生し、高位の割込要求が処理さ
れかつ低位の割込要求が処理待機されている状態におい
て、新たに別の高位の割込要求が発生した場合、処理待
機中の低位の割込要求の処理待機時間の計数値によって
優先順位を変更することにより上記欠点を除去し、割込
要求が常に許容待機時間内に処理できるようにした割込
優先順位決定回路を提供することにろる。
本発明によれば、ｎ（ｎ≧２）個の割込要求の有無を記
憶する第１の記憶回路と、該第１の記憶回路に記憶され
た割込要求状態の継続時間を計数するため前記ｎ個の割
込要求に対応して設けられたｎ個の計数回路と、該各計
数回路で計数した計数値を比較して前記ｎ個の割込要求
のうちから最優先の割込要求を選択する選択回路と、該
選択回路で選択した割込要求を記憶する第２の記憶回路
とで構成されることを特徴とする割込優先順位決定回路
が得られる。
憶する第１の記憶回路と、該第１の記憶回路に記憶され
た割込要求状態の継続時間を計数するため前記ｎ個の割
込要求に対応して設けられたｎ個の計数回路と、該各計
数回路で計数した計数値を比較して前記ｎ個の割込要求
のうちから最優先の割込要求を選択する選択回路と、該
選択回路で選択した割込要求を記憶する第２の記憶回路
とで構成されることを特徴とする割込優先順位決定回路
が得られる。
次に本発明について図面を参照して詳細に説明する。
第１図は本発明の割込優先順位決定回路の一実施例を示
すブロック図で、４個の割込要求信号Ｉ Ｒ−Ａ 、〜
ＩＲ−Ｄがそれぞれ入力端子８．〜１１から第１の記憶
回路１に入力され、各割込要求信号に対応した該記憶回
路１の出力１２．〜１５はそれぞれ計数回路２．〜５に
供給される。該計数回路２．〜５の各出力１６．〜１９
は選択回路６に与えられ、その各出力２０．〜２３は第
２の記憶回路７に供給される。該記憶回路７の出力は出
力端子２４、〜２７にそれぞれ割込選択信号ＩＮＴ−Ａ
、〜ＩＮＴ−Ｄとして与えられると共に、該割込選択信
号に対応した計数回路２．〜５にそれぞれ供給される。
すブロック図で、４個の割込要求信号Ｉ Ｒ−Ａ 、〜
ＩＲ−Ｄがそれぞれ入力端子８．〜１１から第１の記憶
回路１に入力され、各割込要求信号に対応した該記憶回
路１の出力１２．〜１５はそれぞれ計数回路２．〜５に
供給される。該計数回路２．〜５の各出力１６．〜１９
は選択回路６に与えられ、その各出力２０．〜２３は第
２の記憶回路７に供給される。該記憶回路７の出力は出
力端子２４、〜２７にそれぞれ割込選択信号ＩＮＴ−Ａ
、〜ＩＮＴ−Ｄとして与えられると共に、該割込選択信
号に対応した計数回路２．〜５にそれぞれ供給される。
またタイミング信号φ。、φ１．φ雪は端子２８を介し
て第１の記憶回路１へ、端子２９を介して計数回路２．
〜５へ、端子３０を介して第２の記憶回路７へそれぞれ
供給される。
て第１の記憶回路１へ、端子２９を介して計数回路２．
〜５へ、端子３０を介して第２の記憶回路７へそれぞれ
供給される。
続いて本実施例の動作について説明する。
割込要求信号ＩＲ−Ａ、〜ｔＲ−Ｄはタイミング信号φ
。の入力時点で第１の記憶回路１にその状態が記憶され
、その出力１２．〜１５が計数回路２゜〜５にそれぞれ
与えられる。計数回路２．〜５はドアツブされ、その出
力は選択回路６に与えられる。選択回路６はそれぞれの
カウント値である出力１６．〜１９を比較し、最も優先
順位の高いものを１個だけ選び出し、その割込要求だけ
をアクティブとして第２の記憶回路７に与える。第２の
記憶回路７はタイミング信号φ、の入力時点でこの最優
先順位の割込要求を記憶する。記憶された該割込要求は
出力端子２４６〜２７へ割込選択信号ＩＮＴ−Ａ、〜Ｉ
ＮＴ−Ｄとして出力される。したがって該割込選択信号
のうちの１個がアクティブとガる。また第２の記憶回路
７の出力は計数回路２゜〜５に与えられて、アクティブ
になった割込要求に対応した計数回路を初期状態にする
。すなわち、割込選択信号ＩＮＴ−Ａがアクティブとな
ったら計数回路２が初期状態となシ、割込選択信号ＩＮ
Ｔ−Ｂ、ＩＮＴ−Ｃ，ＩＮＴ−Ｄの場合はそれぞれ計数
回路３，４．５がそれぞれ初期状態となる。一方、アク
ティブとして出力端子に出力されなかった割込要求に対
応する計数回路はいずれもカウントアツプされた状態に
とどまっている。
。の入力時点で第１の記憶回路１にその状態が記憶され
、その出力１２．〜１５が計数回路２゜〜５にそれぞれ
与えられる。計数回路２．〜５はドアツブされ、その出
力は選択回路６に与えられる。選択回路６はそれぞれの
カウント値である出力１６．〜１９を比較し、最も優先
順位の高いものを１個だけ選び出し、その割込要求だけ
をアクティブとして第２の記憶回路７に与える。第２の
記憶回路７はタイミング信号φ、の入力時点でこの最優
先順位の割込要求を記憶する。記憶された該割込要求は
出力端子２４６〜２７へ割込選択信号ＩＮＴ−Ａ、〜Ｉ
ＮＴ−Ｄとして出力される。したがって該割込選択信号
のうちの１個がアクティブとガる。また第２の記憶回路
７の出力は計数回路２゜〜５に与えられて、アクティブ
になった割込要求に対応した計数回路を初期状態にする
。すなわち、割込選択信号ＩＮＴ−Ａがアクティブとな
ったら計数回路２が初期状態となシ、割込選択信号ＩＮ
Ｔ−Ｂ、ＩＮＴ−Ｃ，ＩＮＴ−Ｄの場合はそれぞれ計数
回路３，４．５がそれぞれ初期状態となる。一方、アク
ティブとして出力端子に出力されなかった割込要求に対
応する計数回路はいずれもカウントアツプされた状態に
とどまっている。
割込処理が完了し再度タイミング信号φ。、φｌ。
φ鵞が与えられると、第１の記憶回路１には新たな割込
要求信号ＩＲ−Ａ、〜Ｉ Ｉ（−Ｄの状態が記憶される
。但し割込処理されなかった以前の割込要求信号は引続
き要求有シ状態にとどまっているので、この要求有シ状
態に記憶される。計数回路２゜〜５の出力１６．〜１９
は、割込処理されたものは初期値として、割込待機中の
ものは更にカウントアツプされた値が、割込要求のない
ものは初期値の状態で、選択回路６に入力される。選択
回路６は入力された計数回路出力を比較し、最優先の割
込要求をアクティブにして第２の記憶回路７へ与える。
要求信号ＩＲ−Ａ、〜Ｉ Ｉ（−Ｄの状態が記憶される
。但し割込処理されなかった以前の割込要求信号は引続
き要求有シ状態にとどまっているので、この要求有シ状
態に記憶される。計数回路２゜〜５の出力１６．〜１９
は、割込処理されたものは初期値として、割込待機中の
ものは更にカウントアツプされた値が、割込要求のない
ものは初期値の状態で、選択回路６に入力される。選択
回路６は入力された計数回路出力を比較し、最優先の割
込要求をアクティブにして第２の記憶回路７へ与える。
次に第２図は第１図における選択回路の優先順位決定テ
ーブルの一例を示す図で、計数値Ｏは割込要求のない状
態−を示し、計数値１は割込要求信号が無しから有シに
変化したことを示し、それ以上の計数値２，３，４．５
は処理待機されたことを示し数値の大きいものほど待機
時間が長いことを示す。参照記号■、〜０内の数字は優
先順位を示したもので、数値の小さいものほど優先順位
が高いことを示す。また参照記号■はその前の計数状態
で割込処理されるのでその計数値になシ得ないことを示
す。
ーブルの一例を示す図で、計数値Ｏは割込要求のない状
態−を示し、計数値１は割込要求信号が無しから有シに
変化したことを示し、それ以上の計数値２，３，４．５
は処理待機されたことを示し数値の大きいものほど待機
時間が長いことを示す。参照記号■、〜０内の数字は優
先順位を示したもので、数値の小さいものほど優先順位
が高いことを示す。また参照記号■はその前の計数状態
で割込処理されるのでその計数値になシ得ないことを示
す。
以上の説明により明らかなように本発明の割込優先順位
決定回路によれば、処理待機されている時間の長短によ
ってあらかじめ決められた優先順位を変更することによ
シ低位の割込要求が高位となるので、すべての割込要求
が許容待機時間内に処理され、同時動作の組合せを変更
したシまだは同時動作数を制限するということが不要に
なるという効果が生じる。
決定回路によれば、処理待機されている時間の長短によ
ってあらかじめ決められた優先順位を変更することによ
シ低位の割込要求が高位となるので、すべての割込要求
が許容待機時間内に処理され、同時動作の組合せを変更
したシまだは同時動作数を制限するということが不要に
なるという効果が生じる。
第１図は本発明の割込優先順位決定回路の一実施例を示
すブロック図および第２図は第１図における選択回路の
優先順位決定テーブルの一例を示す図である。 図において、１・・・・・・第１の記憶回路、２．〜５
・・・・・・計数回路、６・・・・・・選択回路、７・
・・・・・第２の記憶回路、８．〜１１・・・・・・入
力端子、１２．〜２３・・・・・・出力、２４．〜２７
・・・・・・出力端子、２８．〜３０・・・・・・端子
、ＩＲ−Ａ、〜ＩＲ−Ｄ・・・・・・割込要求信号、Ｉ
ＮＴ−Ａ、 〜ＩＮＴ−Ｄ−，・・割込選択信号、φ０
．φｌ。 φ２・・・・・・タイミング信号。 第１図 躬 ？ （２）
すブロック図および第２図は第１図における選択回路の
優先順位決定テーブルの一例を示す図である。 図において、１・・・・・・第１の記憶回路、２．〜５
・・・・・・計数回路、６・・・・・・選択回路、７・
・・・・・第２の記憶回路、８．〜１１・・・・・・入
力端子、１２．〜２３・・・・・・出力、２４．〜２７
・・・・・・出力端子、２８．〜３０・・・・・・端子
、ＩＲ−Ａ、〜ＩＲ−Ｄ・・・・・・割込要求信号、Ｉ
ＮＴ−Ａ、 〜ＩＮＴ−Ｄ−，・・割込選択信号、φ０
．φｌ。 φ２・・・・・・タイミング信号。 第１図 躬 ？ （２）
Claims (1)
- ｎ（ｎ≧２）個の割込要求の有無を記憶する第１の記憶
回路と、該第１の記憶回路に記憶された割込要求状態の
継続時間を計数するため前記ｎ個の割込要求に対応して
設けられたｎ個の計数回路と、該各計数回路で計数した
計数値を比較し前記ｎ個の割込要求のうちから最優先の
割込要求を選択する選択回路と、該選択回路で選択した
割込要求を記憶する第２の記憶回路とで構成されること
を特徴とする割込優先順位決定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21180783A JPS60105051A (ja) | 1983-11-11 | 1983-11-11 | 割込優先順位決定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21180783A JPS60105051A (ja) | 1983-11-11 | 1983-11-11 | 割込優先順位決定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60105051A true JPS60105051A (ja) | 1985-06-10 |
Family
ID=16611921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21180783A Pending JPS60105051A (ja) | 1983-11-11 | 1983-11-11 | 割込優先順位決定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60105051A (ja) |
-
1983
- 1983-11-11 JP JP21180783A patent/JPS60105051A/ja active Pending
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