JP3361532B2 - 記憶制御システム - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、負荷均衡制御技術に関
し、特に、複数の上位装置によって共有される外部記憶
装置における入出力負荷の均一化に適用して有効な負荷
均衡制御技術に関する。
し、特に、複数の上位装置によって共有される外部記憶
装置における入出力負荷の均一化に適用して有効な負荷
均衡制御技術に関する。
【０００２】
【従来の技術】近年、計算機システムの高性能・大規模
化に伴い、外部記憶装置においても、高性能化が求めら
れている。外部記憶装置は、複数の計算機システムに接
続されることが多く、各々の計算機システムからの入出
力要求を効率よく処理を行っていく必要がある。このた
め、従来から、外部記憶制御装置にて各々の計算機シス
テムからの負荷を均一化させる負荷均衡制御方式が種々
考案されている。例えば、特開昭６３−１４６１４７号
公報に開示される技術のように外部記憶装置自身が実行
した入出力回数を計数して真の負荷状況を知るようにし
た入出力負荷監視方式、特開昭６３−２２３９３９号公
報に開示される技術のように入出力制御装置に入出力負
荷状態を表示させ、ホストシステムで負荷を均一化させ
る方式、特開昭６２−６３５７号公報、特開平２−８１
１５４号公報に開示される技術のように接続された計算
機システムからの要求に優先順位をつけて処理を行い負
荷を均一化する方式、特開平１−２２９３５１号公報に
開示される技術のように平均待ち時間を予測する情報を
もとに負荷のバランスをとる方式等がある。
化に伴い、外部記憶装置においても、高性能化が求めら
れている。外部記憶装置は、複数の計算機システムに接
続されることが多く、各々の計算機システムからの入出
力要求を効率よく処理を行っていく必要がある。このた
め、従来から、外部記憶制御装置にて各々の計算機シス
テムからの負荷を均一化させる負荷均衡制御方式が種々
考案されている。例えば、特開昭６３−１４６１４７号
公報に開示される技術のように外部記憶装置自身が実行
した入出力回数を計数して真の負荷状況を知るようにし
た入出力負荷監視方式、特開昭６３−２２３９３９号公
報に開示される技術のように入出力制御装置に入出力負
荷状態を表示させ、ホストシステムで負荷を均一化させ
る方式、特開昭６２−６３５７号公報、特開平２−８１
１５４号公報に開示される技術のように接続された計算
機システムからの要求に優先順位をつけて処理を行い負
荷を均一化する方式、特開平１−２２９３５１号公報に
開示される技術のように平均待ち時間を予測する情報を
もとに負荷のバランスをとる方式等がある。
【０００３】
【発明が解決しようとする課題】上記従来技術は、外部
記憶装置側で計算機システム側からの任意の入出力要求
の優先処理を行えない点、或いは２つの外部記憶制御装
置間で通信を行えない点についての配慮がされておら
ず、外部記憶制御装置１台で独立に各計算機システムか
らの入出力負荷を均一化することができないという問題
があった。
記憶装置側で計算機システム側からの任意の入出力要求
の優先処理を行えない点、或いは２つの外部記憶制御装
置間で通信を行えない点についての配慮がされておら
ず、外部記憶制御装置１台で独立に各計算機システムか
らの入出力負荷を均一化することができないという問題
があった。
【０００４】本発明の目的は、個々の外部記憶制御装置
において独立に各上位装置からの入出力動作の負荷を均
一化することが可能な負荷均衡制御技術を提供すること
にある。
において独立に各上位装置からの入出力動作の負荷を均
一化することが可能な負荷均衡制御技術を提供すること
にある。
【０００５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【０００７】すなわち、本発明は、揮発性又は不揮発性
の記憶媒体を備えた記憶装置と、複数のルートを介して
上位装置と接続され前記上位装置からの命令に応答して
前記記憶装置に対するデータの書込み及び読み出しの制
御を行う記憶制御装置と、からなる記憶制御システムで
あって、前記記憶制御装置内に設けられ、前記上位装置
からの入出力要求を一時的に待たせる入出力要求保留手
段を含み、前記入出力要求保留手段は、前記複数のルー
トの内どのルートが使用されたかを判定し、前記判定に
よって使用されたことが判定されたルートに対して前記
上位装置からの入出力要求を受け付けないマスク処理を
行うものである。
の記憶媒体を備えた記憶装置と、複数のルートを介して
上位装置と接続され前記上位装置からの命令に応答して
前記記憶装置に対するデータの書込み及び読み出しの制
御を行う記憶制御装置と、からなる記憶制御システムで
あって、前記記憶制御装置内に設けられ、前記上位装置
からの入出力要求を一時的に待たせる入出力要求保留手
段を含み、前記入出力要求保留手段は、前記複数のルー
トの内どのルートが使用されたかを判定し、前記判定に
よって使用されたことが判定されたルートに対して前記
上位装置からの入出力要求を受け付けないマスク処理を
行うものである。
【０００８】また、本発明は、揮発性又は不揮発性の記
憶媒体を備えた記憶装置と、複数のルートを介して上位
装置と接続され前記上位装置からの命令に応答して前記
記憶装置に対するデータの書込み及び読み出しの制御を
行う記憶制御装置と、からなる記憶制御システムであっ
て、 前記記憶制御装置内に設けられ、前記上位装置から
の入出力要求を一時的に待たせる入出力要求保留手段を
含み、 前記入出力要求保留手段は、前記複数のルートの
内どのルートが使用されたかを記憶するルート情報記憶
手段を有し、 前記ルート情報記憶手段の記憶したルート
情報に基づいて優先的に入出力サービスを受け付けるル
ートを選択し、前記優先的に入出力サービスを受け付け
るルート以外のルートに対して前記上位装置からの入出
力要求を受け付けないマスク処理を行うものである。
憶媒体を備えた記憶装置と、複数のルートを介して上位
装置と接続され前記上位装置からの命令に応答して前記
記憶装置に対するデータの書込み及び読み出しの制御を
行う記憶制御装置と、からなる記憶制御システムであっ
て、 前記記憶制御装置内に設けられ、前記上位装置から
の入出力要求を一時的に待たせる入出力要求保留手段を
含み、 前記入出力要求保留手段は、前記複数のルートの
内どのルートが使用されたかを記憶するルート情報記憶
手段を有し、 前記ルート情報記憶手段の記憶したルート
情報に基づいて優先的に入出力サービスを受け付けるル
ートを選択し、前記優先的に入出力サービスを受け付け
るルート以外のルートに対して前記上位装置からの入出
力要求を受け付けないマスク処理を行うものである。
【０００９】また、本発明は、揮発性又は不揮発性の記
憶媒体を備えた記憶装置と、複数のルートを介して上位
装置と接続され前記上位装置からの命令に応答して前記
記憶装置に対するデータの書込み及び読み出しの制御を
行う記憶制御装置と、からなる記憶制御システムであっ
て、 前記記憶制御装置は、前記上位装置からの競合する
入出力要求を所定の裁定論理によって制御する競合回路
と、前記上位装置からの入出力要求を一時的に待たせる
入出力要求保留手段とを含み、 前記入出力要求保留手段
は、前記複数のルートの内どのルートが使用されたかを
記憶するルート情報記憶手段を有し、 前記ルート情報記
憶手段の記憶したルート情報に基づいて優先的に入出力
サービスを受け付けるルートを選択し、前記優先的に入
出力サービスを受け付けるルート以外のルートからの入
出力要求を競合回路に流入させない処理を行うものであ
る。さらに、本発明は、揮発性又は不揮発性の記憶媒体
を備えた記憶装置と、複数のルートを介して上位装置と
接続され前記上位装置からの命令に応答して前記記憶装
置に対するデータの書込み及び読み出しの制御を行う記
憶制御装置と、からなる記憶制御システムであって、 前
記記憶制御装置は、前記複数のルートを介して前記上位
装置から発行される入出力要求を所定の裁定論理によっ
て制御する競合回路と、メモリに蓄えられたマイクロプ
ログラムを実行するマイクロプロセッサと、前記上位装
置からの入出力要求を一時的に待たせる入出力要求保留
手段とを含み、 前記入出力要求保留手段は、前記複数の
ルートの内どのルートが使用されたかを記憶するルート
情報記憶手段と、前記上位装置からの起動履歴を記憶す
る起動履歴情報を記憶する起動履歴情報記憶手段とから
なり、 前記マイクロプロセッサが、前記ルート情報記憶
手段に記憶されたルート情報と、前記起動履歴情報記憶
手段に記憶された起動履歴情報の少なくとも一つに基づ
いて、前記複数のルートに対して前記上位装置からの入
出力要求の受け付けを制限するものである。
憶媒体を備えた記憶装置と、複数のルートを介して上位
装置と接続され前記上位装置からの命令に応答して前記
記憶装置に対するデータの書込み及び読み出しの制御を
行う記憶制御装置と、からなる記憶制御システムであっ
て、 前記記憶制御装置は、前記上位装置からの競合する
入出力要求を所定の裁定論理によって制御する競合回路
と、前記上位装置からの入出力要求を一時的に待たせる
入出力要求保留手段とを含み、 前記入出力要求保留手段
は、前記複数のルートの内どのルートが使用されたかを
記憶するルート情報記憶手段を有し、 前記ルート情報記
憶手段の記憶したルート情報に基づいて優先的に入出力
サービスを受け付けるルートを選択し、前記優先的に入
出力サービスを受け付けるルート以外のルートからの入
出力要求を競合回路に流入させない処理を行うものであ
る。さらに、本発明は、揮発性又は不揮発性の記憶媒体
を備えた記憶装置と、複数のルートを介して上位装置と
接続され前記上位装置からの命令に応答して前記記憶装
置に対するデータの書込み及び読み出しの制御を行う記
憶制御装置と、からなる記憶制御システムであって、 前
記記憶制御装置は、前記複数のルートを介して前記上位
装置から発行される入出力要求を所定の裁定論理によっ
て制御する競合回路と、メモリに蓄えられたマイクロプ
ログラムを実行するマイクロプロセッサと、前記上位装
置からの入出力要求を一時的に待たせる入出力要求保留
手段とを含み、 前記入出力要求保留手段は、前記複数の
ルートの内どのルートが使用されたかを記憶するルート
情報記憶手段と、前記上位装置からの起動履歴を記憶す
る起動履歴情報を記憶する起動履歴情報記憶手段とから
なり、 前記マイクロプロセッサが、前記ルート情報記憶
手段に記憶されたルート情報と、前記起動履歴情報記憶
手段に記憶された起動履歴情報の少なくとも一つに基づ
いて、前記複数のルートに対して前記上位装置からの入
出力要求の受け付けを制限するものである。
【００１０】
【作用】上記した本発明の記憶制御システムによれば、
記憶制御装置に各上位装置からの入出力要求を待たせる
入出力要求保留手段を備えたことにより、当該記憶制御
装置において、独立に、各上位装置からの入出力要求に
ある程度の優先順位をつけることができるため、各上位
装置からの記憶装置への入出力負荷を均一化することが
できる。また、記憶制御装置に設けられた記憶手段に格
納されている、上位装置からの入出力要求の履歴情報に
基づいて、入出力要求保留手段の動作を制御することに
より、効率よく各上位装置の入出力要求にある程度の優
先順位をつけることができるため、なお一層の負荷の均
一化を図ることができる。
記憶制御装置に各上位装置からの入出力要求を待たせる
入出力要求保留手段を備えたことにより、当該記憶制御
装置において、独立に、各上位装置からの入出力要求に
ある程度の優先順位をつけることができるため、各上位
装置からの記憶装置への入出力負荷を均一化することが
できる。また、記憶制御装置に設けられた記憶手段に格
納されている、上位装置からの入出力要求の履歴情報に
基づいて、入出力要求保留手段の動作を制御することに
より、効率よく各上位装置の入出力要求にある程度の優
先順位をつけることができるため、なお一層の負荷の均
一化を図ることができる。
【００１１】
【実施例】以下、本発明を図に従って詳細に説明する。
本実施例では、本発明の一実施例である記憶制御システ
ムによる負荷均衡制御方式の適用例として、半導体記憶
装置サブシステム等の外部記憶装置に適用した場合を例
にとって説明する。
本実施例では、本発明の一実施例である記憶制御システ
ムによる負荷均衡制御方式の適用例として、半導体記憶
装置サブシステム等の外部記憶装置に適用した場合を例
にとって説明する。
【００１２】図１は、本実施例の負荷均衡制御方式が行
われる半導体記憶装置サブシステムのハードウェア構成
の一例を示すブロック図である。
われる半導体記憶装置サブシステムのハードウェア構成
の一例を示すブロック図である。
【００１３】本実施例の半導体記憶装置サブシステム
は、半導体記憶制御装置９と、半導体メモリなどを記憶
媒体とする半導体記憶装置１０とから構成され、両者は
インタフェースケーブル１３を介して接続されている。
一方、半導体記憶制御装置９は、信号ケーブル（ルート
Ａ）１１とチャネル２を介して中央処理装置１に、又信
号ケーブル（ルートＢ）１２とチャネル３を介して中央
処理装置１に接続されている。
は、半導体記憶制御装置９と、半導体メモリなどを記憶
媒体とする半導体記憶装置１０とから構成され、両者は
インタフェースケーブル１３を介して接続されている。
一方、半導体記憶制御装置９は、信号ケーブル（ルート
Ａ）１１とチャネル２を介して中央処理装置１に、又信
号ケーブル（ルートＢ）１２とチャネル３を介して中央
処理装置１に接続されている。
【００１４】半導体記憶制御装置９は、全体の制御動作
を行うマイクロプロセッサ７と、このマイクロプロセッ
サ７の動作のためのプログラムやデータ、さらには後述
のようないくつかのテーブルが設定されるメモリ８とが
設けられており、両者はバス線１４を介して接続されて
いる。
を行うマイクロプロセッサ７と、このマイクロプロセッ
サ７の動作のためのプログラムやデータ、さらには後述
のようないくつかのテーブルが設定されるメモリ８とが
設けられており、両者はバス線１４を介して接続されて
いる。
【００１５】また、上位のチャネル２および３にそれぞ
れ接続される信号ケーブル１１および信号ケーブル１２
は、競合回路６を介してマイクロプロセッサ７に接続さ
れている。そして、チャネル２および３から随時発生す
る半導体記憶装置１０に対する入出力要求が、競合回路
６における所定の裁定論理（たとえば先着順）によって
受け付けられ、マイクロプロセッサ７に入力されること
によって、当該入出力要求の実行がなされるように構成
されている。
れ接続される信号ケーブル１１および信号ケーブル１２
は、競合回路６を介してマイクロプロセッサ７に接続さ
れている。そして、チャネル２および３から随時発生す
る半導体記憶装置１０に対する入出力要求が、競合回路
６における所定の裁定論理（たとえば先着順）によって
受け付けられ、マイクロプロセッサ７に入力されること
によって、当該入出力要求の実行がなされるように構成
されている。
【００１６】この場合、複数のチャネル２および３と競
合回路６を結ぶ信号ケーブル１１および１２の各々に
は、当該信号ケーブル１１および１２を介して、個々の
チャネル２および３から半導体記憶制御装置９に発行さ
れる前述のような入出力要求の、競合回路６に対する伝
達の有無を制御するブロックスイッチ４およびブロック
スイッチ５が介設されており、マイクロプロセッサ７か
らの制御信号４ａおよび制御信号５ａによって動作が制
御されるように構成されている。
合回路６を結ぶ信号ケーブル１１および１２の各々に
は、当該信号ケーブル１１および１２を介して、個々の
チャネル２および３から半導体記憶制御装置９に発行さ
れる前述のような入出力要求の、競合回路６に対する伝
達の有無を制御するブロックスイッチ４およびブロック
スイッチ５が介設されており、マイクロプロセッサ７か
らの制御信号４ａおよび制御信号５ａによって動作が制
御されるように構成されている。
【００１７】以下、本実施例の半導体記憶装置サブシス
テムにおける負荷均衡制御方式の作用の一例を説明す
る。
テムにおける負荷均衡制御方式の作用の一例を説明す
る。
【００１８】まず、本実施例における負荷均衡制御方式
の原理を図１を用いて説明する。
の原理を図１を用いて説明する。
【００１９】中央処理装置１が半導体記憶制御装置９に
対し、チャネル２，３を用い、信号ケーブル（ルート
Ａ）１１，信号ケーブル（ルートＢ）１２及びブロック
スイッチ４，ブロックスイッチ５を介し、入出力要求を
出す。
対し、チャネル２，３を用い、信号ケーブル（ルート
Ａ）１１，信号ケーブル（ルートＢ）１２及びブロック
スイッチ４，ブロックスイッチ５を介し、入出力要求を
出す。
【００２０】通常はチャネル２及びチャネル３から入出
力要求が出された場合、その要求は信号ケーブル（ルー
トＡ）１１，信号ケーブル（ルートＢ）１２及びブロッ
クスイッチ４，ブロックスイッチ５を介し、競合回路６
に入力され、チャネル２或いはチャネル３のうち、より
早く入出力要求を出したルートを、マイクロプロセッサ
７に通知する。通知を受けたマイクロプロセッサ７は、
メモリ８上にあるマイクロプログラムの指示により、チ
ャネルの入出力要求を受領する。
力要求が出された場合、その要求は信号ケーブル（ルー
トＡ）１１，信号ケーブル（ルートＢ）１２及びブロッ
クスイッチ４，ブロックスイッチ５を介し、競合回路６
に入力され、チャネル２或いはチャネル３のうち、より
早く入出力要求を出したルートを、マイクロプロセッサ
７に通知する。通知を受けたマイクロプロセッサ７は、
メモリ８上にあるマイクロプログラムの指示により、チ
ャネルの入出力要求を受領する。
【００２１】本実施例の負荷均衡制御方式においては、
チャネル２及びチャネル３と競合回路６の間に位置する
ブロックスイッチ４，ブロックスイッチ５を用いること
により負荷バランス制御を実現させる。
チャネル２及びチャネル３と競合回路６の間に位置する
ブロックスイッチ４，ブロックスイッチ５を用いること
により負荷バランス制御を実現させる。
【００２２】前述のように、ブロックスイッチ４，ブロ
ックスイッチ５は、接続されているチャネル毎に存在
し、チャネル２及びチャネル３の起動に対してゲートと
しての役割を持ち、たとえば、各々の制御信号４ａおよ
び５ａを“１”とするとブロックスイッチ４及びブロッ
クスイッチ５が掛かり、チャネル２及びチャネル３から
の入出力要求をマスクする動作を行う。
ックスイッチ５は、接続されているチャネル毎に存在
し、チャネル２及びチャネル３の起動に対してゲートと
しての役割を持ち、たとえば、各々の制御信号４ａおよ
び５ａを“１”とするとブロックスイッチ４及びブロッ
クスイッチ５が掛かり、チャネル２及びチャネル３から
の入出力要求をマスクする動作を行う。
【００２３】又、ブロックスイッチ４及びブロックスイ
ッチ５を各々の制御信号４ａおよび５ａを“０”とする
と、ブロックスイッチ４および５がはずれ、チャネルか
らの入出力要求が競合回路６に入る。
ッチ５を各々の制御信号４ａおよび５ａを“０”とする
と、ブロックスイッチ４および５がはずれ、チャネルか
らの入出力要求が競合回路６に入る。
【００２４】このように、ブロックスイッチ４及びブロ
ックスイッチ５を用いることによりチャネル２及びチャ
ネル３対応に入出力の負荷バランスをとることが可能と
なる。
ックスイッチ５を用いることによりチャネル２及びチャ
ネル３対応に入出力の負荷バランスをとることが可能と
なる。
【００２５】図４は、チャネルルート表示テーブル４０
１の構成を示す。チャネルルートとは、チャネルからの
入出力要求が、信号ケーブル（ルートＡ）１１，信号ケ
ーブル（ルートＢ）１２を介して、半導体記憶制御装置
９に到来する経路を示す。
１の構成を示す。チャネルルートとは、チャネルからの
入出力要求が、信号ケーブル（ルートＡ）１１，信号ケ
ーブル（ルートＢ）１２を介して、半導体記憶制御装置
９に到来する経路を示す。
【００２６】チャネルルート表示テーブル４０１は展開
するとルートＡ４０２、ルートＢ４０３で構成される。
ルートＡ４０２、ルートＢ４０３は、ビット単位、或い
はバイト単位である。ルートＡ４０２、ルートＢ４０３
は、各チャネルルートに対応しており、ルートＡ４０２
は、信号ケーブル（ルートＡ）１１に、ルートＢ４０３
は信号ケーブル（ルートＢ）１２に対応している。チャ
ネルルート表示テーブル４０１を用いることにより、ど
のルートで過去に入出力を行なったのかが判断出来る様
になっている。
するとルートＡ４０２、ルートＢ４０３で構成される。
ルートＡ４０２、ルートＢ４０３は、ビット単位、或い
はバイト単位である。ルートＡ４０２、ルートＢ４０３
は、各チャネルルートに対応しており、ルートＡ４０２
は、信号ケーブル（ルートＡ）１１に、ルートＢ４０３
は信号ケーブル（ルートＢ）１２に対応している。チャ
ネルルート表示テーブル４０１を用いることにより、ど
のルートで過去に入出力を行なったのかが判断出来る様
になっている。
【００２７】図５は、入出力回数をカウントする為に用
いられる起動回数表示テーブル５０１である。起動回数
表示テーブル５０１は、半導体記憶制御装置９に１つ存
在し、入出力要求があるたびに１ずつカウントアップさ
れる。
いられる起動回数表示テーブル５０１である。起動回数
表示テーブル５０１は、半導体記憶制御装置９に１つ存
在し、入出力要求があるたびに１ずつカウントアップさ
れる。
【００２８】本実施例においては、半導体記憶制御装置
９による負荷均衡制御方式として、単に、ブロックスイ
ッチ４及びブロックスイッチ５を用いて制御する方法
と、チャネルルート表示テーブル４０１および起動回数
表示テーブル５０１に記憶された各計算機システムから
の起動履歴情報を用いて、ブロックスイッチ４、ブロッ
クスイッチ５の動作を制御する方法とがある。
９による負荷均衡制御方式として、単に、ブロックスイ
ッチ４及びブロックスイッチ５を用いて制御する方法
と、チャネルルート表示テーブル４０１および起動回数
表示テーブル５０１に記憶された各計算機システムから
の起動履歴情報を用いて、ブロックスイッチ４、ブロッ
クスイッチ５の動作を制御する方法とがある。
【００２９】まず、図１と図２を用いて、半導体記憶制
御装置による負荷バランスの制御方法について説明す
る。図２は、メモリ８に蓄えられたマイクロプログラム
の処理の概要である。図２の処理は、既に一つの入出力
動作を終えて、次にどの入出力要求を受付けるかを判断
する所に位置するものである。まず、ステップ２０１で
チャネル２又はチャネル３からの入出力要求に対して使
用中を報告したかをチェックする。もし、チャネル２又
はチャネル３に対し、使用中を報告していれば、ステッ
プ２０３へ分岐する。ステップ２０２で、今サービスし
た入出力要求は正常終了したかをチェックする。もし、
正常終了していなければ、ステップ２０４へ分岐する。
ステップ２０３で、今入出力サービスしたチャネルルー
トにブロックスイッチ４及びブロックスイッチ５を立て
る。つまり、今入出力サービスしたチャネルルートがチ
ャネル２（信号ケーブル（ルートＡ）１１）であれば、
ブロックスイッチ４を立て（制御信号４ａを“１”とす
る）、もし入出力サービスしたチャネルルートがチャネ
ル３（信号ケーブル（ルートＢ）１２）であれば、ブロ
ックスイッチ５を立てる（制御信号５ａを“１”とす
る）。ステップ２０４で起動受領サービスを行なう。こ
こでのサービスは、ブロックスイッチ４及びブロックス
イッチ５のマスクが掛っていないチャネル２及びチャネ
ル３からの入出力要求を受け付ける。もし、チャネル２
及びチャネル３からの入出力要求があった場合、起動回
数表示テーブル５０１を“１”カウントアップする。も
し、ここでブロックスイッチ４又はブロックスイッチ５
が掛っていない所に一定時間入出力要求が来ない場合及
び起動受領サービスが終了した場合、ステップ２０５で
全てのブロックスイッチ４及びブロックスイッチ５を解
除（制御信号４ａ，５ａを“０”とする）し、チャネル
２及びチャネル３からの入出力要求を受領できるように
する。
御装置による負荷バランスの制御方法について説明す
る。図２は、メモリ８に蓄えられたマイクロプログラム
の処理の概要である。図２の処理は、既に一つの入出力
動作を終えて、次にどの入出力要求を受付けるかを判断
する所に位置するものである。まず、ステップ２０１で
チャネル２又はチャネル３からの入出力要求に対して使
用中を報告したかをチェックする。もし、チャネル２又
はチャネル３に対し、使用中を報告していれば、ステッ
プ２０３へ分岐する。ステップ２０２で、今サービスし
た入出力要求は正常終了したかをチェックする。もし、
正常終了していなければ、ステップ２０４へ分岐する。
ステップ２０３で、今入出力サービスしたチャネルルー
トにブロックスイッチ４及びブロックスイッチ５を立て
る。つまり、今入出力サービスしたチャネルルートがチ
ャネル２（信号ケーブル（ルートＡ）１１）であれば、
ブロックスイッチ４を立て（制御信号４ａを“１”とす
る）、もし入出力サービスしたチャネルルートがチャネ
ル３（信号ケーブル（ルートＢ）１２）であれば、ブロ
ックスイッチ５を立てる（制御信号５ａを“１”とす
る）。ステップ２０４で起動受領サービスを行なう。こ
こでのサービスは、ブロックスイッチ４及びブロックス
イッチ５のマスクが掛っていないチャネル２及びチャネ
ル３からの入出力要求を受け付ける。もし、チャネル２
及びチャネル３からの入出力要求があった場合、起動回
数表示テーブル５０１を“１”カウントアップする。も
し、ここでブロックスイッチ４又はブロックスイッチ５
が掛っていない所に一定時間入出力要求が来ない場合及
び起動受領サービスが終了した場合、ステップ２０５で
全てのブロックスイッチ４及びブロックスイッチ５を解
除（制御信号４ａ，５ａを“０”とする）し、チャネル
２及びチャネル３からの入出力要求を受領できるように
する。
【００３０】前記実施例では、半導体記憶制御装置９へ
接続されるチャネル数が少ないと負荷が均一化される
が、チャネル数が多くなると中央処理装置１からの入出
力要求が競合する。この為、特定のチャネルルートに半
導体記憶制御装置９の入出力サービスが片寄ることが懸
念される。
接続されるチャネル数が少ないと負荷が均一化される
が、チャネル数が多くなると中央処理装置１からの入出
力要求が競合する。この為、特定のチャネルルートに半
導体記憶制御装置９の入出力サービスが片寄ることが懸
念される。
【００３１】そこで、次に図３、図４、図５を用いて、
ブロックスイッチ４、ブロックスイッチ５及びテーブル
に記憶された各計算機システムからの起動履歴情報を用
いることで前記の懸念を解消する、本発明の他の実施例
である負荷バランスの制御方法について説明する。図３
は、メモリ８に蓄えられたマイクロプログラムの処理の
概要である。
ブロックスイッチ４、ブロックスイッチ５及びテーブル
に記憶された各計算機システムからの起動履歴情報を用
いることで前記の懸念を解消する、本発明の他の実施例
である負荷バランスの制御方法について説明する。図３
は、メモリ８に蓄えられたマイクロプログラムの処理の
概要である。
【００３２】図３に示す処理は、既に入出力を終えて、
次にどの入出力を受け付けるのか判断をする所に位置付
けられる。
次にどの入出力を受け付けるのか判断をする所に位置付
けられる。
【００３３】まず、ステップ３０１で、チャネル２又は
チャネル３からの入出力要求に対して使用中を報告した
かをチェックする。もし、チャネル２又はチャネル３に
対し、使用中を報告していれば、ステップ３０３へ分岐
する。ステップ３０２で、今サービスした入出力要求は
正常終了したかをチェックする。もし、正常終了してい
なければステップ３０９へ分岐する。
チャネル３からの入出力要求に対して使用中を報告した
かをチェックする。もし、チャネル２又はチャネル３に
対し、使用中を報告していれば、ステップ３０３へ分岐
する。ステップ３０２で、今サービスした入出力要求は
正常終了したかをチェックする。もし、正常終了してい
なければステップ３０９へ分岐する。
【００３４】ステップ３０３で、直前に入出力要求処理
を行なったチャネル２及びチャネル３のチャネルルート
をチャネルルート表示テーブル４０１に記憶する。すな
わち、入出力要求処理を行なったチャネルルート対応に
ルートＡ４０２及びルートＢ４０３をオンにする。
を行なったチャネル２及びチャネル３のチャネルルート
をチャネルルート表示テーブル４０１に記憶する。すな
わち、入出力要求処理を行なったチャネルルート対応に
ルートＡ４０２及びルートＢ４０３をオンにする。
【００３５】チャネルルート表示テーブル４０１は“０
０”クリアしない限りその状態は残り、複数のビットが
オンになることもあり得る。
０”クリアしない限りその状態は残り、複数のビットが
オンになることもあり得る。
【００３６】次にステップ３０４でチャネルルート表示
テーブル４０１に表示されているルートが１ルートかど
うか判断する。もし、１つだけだった場合、ステップ３
０６で全てのブロックスイッチ４及びブロックスイッチ
５をクリア（制御信号４ａ，５ａを“０”）とする。こ
れにより、１ルートしか接続されていなかった場合は、
ひとつしかないルートからの入出力要求をマスクして入
出力の妨げとなることがない。
テーブル４０１に表示されているルートが１ルートかど
うか判断する。もし、１つだけだった場合、ステップ３
０６で全てのブロックスイッチ４及びブロックスイッチ
５をクリア（制御信号４ａ，５ａを“０”）とする。こ
れにより、１ルートしか接続されていなかった場合は、
ひとつしかないルートからの入出力要求をマスクして入
出力の妨げとなることがない。
【００３７】又、ステップ３０４で複数ルートがある場
合は、ステップ３０５で直前に入出力要求処理を行なっ
たルート以外に過去に起動があった次のルート（図１の
場合、直前に入出力要求処理を行なったルートがブロッ
クスイッチ４の場合、ブロックスイッチ５のルート）以
外のルートを全てブロックスイッチをオン（制御信号４
ａを“１”）にして、そのルート（ブロックスイッチ５
のルート）に対する起動を優先的にサービスする様にす
る。
合は、ステップ３０５で直前に入出力要求処理を行なっ
たルート以外に過去に起動があった次のルート（図１の
場合、直前に入出力要求処理を行なったルートがブロッ
クスイッチ４の場合、ブロックスイッチ５のルート）以
外のルートを全てブロックスイッチをオン（制御信号４
ａを“１”）にして、そのルート（ブロックスイッチ５
のルート）に対する起動を優先的にサービスする様にす
る。
【００３８】次にステップ３０７で起動回数表示テーブ
ル５０１の値は２５６になったかを判断し、もし２５６
なら、ステップ３０８でチャネルルート表示テーブル４
０１を“００”クリアし、ステップ３０９を実行する。
ル５０１の値は２５６になったかを判断し、もし２５６
なら、ステップ３０８でチャネルルート表示テーブル４
０１を“００”クリアし、ステップ３０９を実行する。
【００３９】これにより、最新のチャネル起動を記憶出
来る様になり常にチャネルの動きに合わせて入出力の負
荷バランスをとることが出来る様になる。又、中央処理
装置１からの入出力要求が競合した場合、半導体記憶制
御装置９のマイクロプロセッサ７がサービスするチャネ
ルルートを特定のチャネルルートに偏らせない効果を持
つ。
来る様になり常にチャネルの動きに合わせて入出力の負
荷バランスをとることが出来る様になる。又、中央処理
装置１からの入出力要求が競合した場合、半導体記憶制
御装置９のマイクロプロセッサ７がサービスするチャネ
ルルートを特定のチャネルルートに偏らせない効果を持
つ。
【００４０】又、ステップ３０７で起動回数表示テーブ
ル５０１の値が、２５６に満たない場合は、ステップ３
０９へ分岐する。
ル５０１の値が、２５６に満たない場合は、ステップ３
０９へ分岐する。
【００４１】次に、ステップ３０９で起動受領サービス
を行なう。ここでのサービスは、ブロックスイッチ４及
びブロックスイッチ５のマスクが掛っていないチャネル
２及びチャネル３からの入出力を受け付ける。もし、チ
ャネル２及びチャネル３からの入出力要求があった場
合、起動回数表示テーブル５０１を“１”カウントアッ
プする。もしここでブロックスイッチ４及びブロックス
イッチ５のマスクが掛っていない所に一定時間入出力要
求がチャネル２及びチャネル３より出てこなかった場合
及び起動受領サービスが終了した場合は、ステップ３１
０へ処理が進み、ブロックスイッチ４及びブロックスイ
ッチ５を解除し、チャネル２及びチャネル３からの入出
力要求を受領出来る様にしてやる。
を行なう。ここでのサービスは、ブロックスイッチ４及
びブロックスイッチ５のマスクが掛っていないチャネル
２及びチャネル３からの入出力を受け付ける。もし、チ
ャネル２及びチャネル３からの入出力要求があった場
合、起動回数表示テーブル５０１を“１”カウントアッ
プする。もしここでブロックスイッチ４及びブロックス
イッチ５のマスクが掛っていない所に一定時間入出力要
求がチャネル２及びチャネル３より出てこなかった場合
及び起動受領サービスが終了した場合は、ステップ３１
０へ処理が進み、ブロックスイッチ４及びブロックスイ
ッチ５を解除し、チャネル２及びチャネル３からの入出
力要求を受領出来る様にしてやる。
【００４２】本実施例によれば、複数の計算機システム
からシェアされても各計算機システムからの負荷を均一
化することができる。
からシェアされても各計算機システムからの負荷を均一
化することができる。
【００４３】本実施例は、チャネルルートが２つであっ
たが、チャネルルートが３つ以上の場合でも適用可能で
あることは言うまでもない。又、本実施例では起動回数
表示テーブル５０１のクリアは起動回数表示テーブル５
０１の値が２５６に達した時点で行なっているが、起動
回数表示テーブル５０１のクリアの契機としては、当該
起動回数表示テーブル５０１の値が２５６の場合に限ら
ない。
たが、チャネルルートが３つ以上の場合でも適用可能で
あることは言うまでもない。又、本実施例では起動回数
表示テーブル５０１のクリアは起動回数表示テーブル５
０１の値が２５６に達した時点で行なっているが、起動
回数表示テーブル５０１のクリアの契機としては、当該
起動回数表示テーブル５０１の値が２５６の場合に限ら
ない。
【００４４】上述の実施例は、半導体記憶装置サブシス
テムに対して本発明を適用したものであったが、磁気デ
ィスク装置サブシステム、磁気テープ装置サブシステム
等の半導体記憶制御装置にも適用できる。
テムに対して本発明を適用したものであったが、磁気デ
ィスク装置サブシステム、磁気テープ装置サブシステム
等の半導体記憶制御装置にも適用できる。
【００４５】又、上述の実施例は、チャネルルート表示
テーブル４０１及び起動回数表示テーブル５０１は、特
開昭６３−２２３９３９号公報のように入出力負荷状態
を入出力制御装置に表示させなくても、各計算機システ
ムからの負荷を均一化することが可能である。
テーブル４０１及び起動回数表示テーブル５０１は、特
開昭６３−２２３９３９号公報のように入出力負荷状態
を入出力制御装置に表示させなくても、各計算機システ
ムからの負荷を均一化することが可能である。
【００４６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
【００４７】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４８】すなわち、本発明によれば、個々の記憶制
御システムにおいて独立に各上位装置からの入出力の負
荷を均一化することができるという効果が得られる。
御システムにおいて独立に各上位装置からの入出力の負
荷を均一化することができるという効果が得られる。
【図１】本発明の一実施例である記憶制御システムによ
る負荷均衡制御方式が行われる半導体記憶装置サブシス
テムのハードウェア構成の一例を示すブロック図であ
る。
る負荷均衡制御方式が行われる半導体記憶装置サブシス
テムのハードウェア構成の一例を示すブロック図であ
る。
【図２】本発明の一実施例である記憶制御システムによ
る負荷均衡制御方式の作用の一例を示すフローチャート
である。
る負荷均衡制御方式の作用の一例を示すフローチャート
である。
【図３】本発明の一実施例である記憶制御システムによ
る負荷均衡制御方式の作用の一例を示すフローチャート
である。
る負荷均衡制御方式の作用の一例を示すフローチャート
である。
【図４】本発明の一実施例である記憶制御システムによ
る負荷均衡制御方式における、チャネルルート表示テー
ブルの構成の一例を示す説明図である。
る負荷均衡制御方式における、チャネルルート表示テー
ブルの構成の一例を示す説明図である。
【図５】本発明の一実施例である記憶制御システムによ
る負荷均衡制御方式における、起動回数表示テーブルの
一例を示す説明図である。
る負荷均衡制御方式における、起動回数表示テーブルの
一例を示す説明図である。
１ 中央処理装置
２ チャネル
３ チャネル
４ ブロックスイッチ
４ａ 制御信号
５ ブロックスイッチ
５ａ 制御信号
６ 競合回路
７ マイクロプロセッサ
８ メモリ
９ 半導体記憶制御装置
１０ 半導体記憶装置
１１ 信号ケーブル（ルートＡ）
１２ 信号ケーブル（ルートＢ）
１３ インタフェースケーブル
１４ バス線
４０１ チャネルルート表示テーブル ５
０１ 起動回数表示テーブル
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 影浦 憲一
神奈川県小田原市国府津2880番地 株式
会社日立製作所 小田原工場内
(72)発明者 湯沢 泉
神奈川県小田原市国府津2880番地 株式
会社日立製作所 小田原工場内
(56)参考文献 特開 昭59−5331（ＪＰ，Ａ)
特開 昭59−180775（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/12 310
G06F 3/06 301
Claims (6)
- 【請求項１】 揮発性又は不揮発性の記憶媒体を備えた
記憶装置と、複数のルートを介して上位装置と接続され
前記上位装置からの命令に応答して前記記憶装置に対す
るデータの書込み及び読み出しの制御を行う記憶制御装
置と、からなる記憶制御システムであって、 前記記憶制御装置内に設けられ、前記上位装置からの入
出力要求を一時的に待たせる入出力要求保留手段を含
み、 前記入出力要求保留手段は、前記複数のルートの内どの
ルートが使用されたかを判定し、過去に使用されたルー
トに対して前記上位装置からの入出力要求を受け付けな
いマスク処理を行うことを特徴とする記憶制御システ
ム。 - 【請求項２】 揮発性又は不揮発性の記憶媒体を備えた
記憶装置と、複数のルートを介して上位装置と接続され
前記上位装置からの命令に応答して前記記憶装置に対す
るデータの書込み及び読み出しの制御を行う記憶制御装
置と、からなる記憶制御システムであって、 前記記憶制御装置内に設けられ、前記上位装置からの入
出力要求を一時的に待たせる入出力要求保留手段を含
み、 前記入出力要求保留手段は、前記複数のルートの内どの
ルートが使用されたかを記憶するルート情報記憶手段を
有し、 前記ルート情報記憶手段の記憶したルート情報に基づい
て優先的に入出力サービスを受け付けるルートを選択
し、前記優先的に入出力サービスを受け付けるルート以
外のルートに対して前記上位装置からの入出力要求を受
け付けないマスク処理を行うことを特徴とする記憶制御
システム。 - 【請求項３】 前記上位装置からの起動履歴を記憶する
起動履歴情報を記憶する起動履歴情報記憶手段を有し、 前記起動履歴情報記憶手段に記憶された起動履歴情報に
基づいて、前記起動履歴情報に表示されているルートが
１ルートであった場合、前記マスク処理の解除を行うこ
とを特徴とする請求項１または２記載の記憶制御システ
ム 。 - 【請求項４】 前記起動履歴情報に基づいて、前記上位
装置からの入出力要求を受け付けないマスク処理を行っ
た後、マスク処理を行っていないルートを介 する入出力
要求が一定時間以上ない場合に、前記マスク処理の解除
を行うことを特徴とする請求項３記載の記憶制御システ
ム。 - 【請求項５】 揮発性又は不揮発性の記憶媒体を備えた
記憶装置と、複数のルートを介して上位装置と接続され
前記上位装置からの命令に応答して前記記憶装置に対す
るデータの書込み及び読み出しの制御を行う記憶制御装
置と、からなる記憶制御システムであって、 前記記憶制御装置は、前記上位装置からの競合する入出
力要求を所定の裁定論理によって制御する競合回路と、
前記上位装置からの入出力要求を一時的に待たせる入出
力要求保留手段とを含み、 前記入出力要求保留手段は、前記複数のルートの内どの
ルートが使用されたかを記憶するルート情報記憶手段を
有し、 前記ルート情報記憶手段の記憶したルート情報に基づい
て優先的に入出力サービスを受け付けるルートを選択
し、前記優先的に入出力サービスを受け付けるルート以
外のルートからの入出力要求を競合回路に流入させない
処理を行うことを特徴とする記憶制御システム。 - 【請求項６】 揮発性又は不揮発性の記憶媒体を備えた
記憶装置と、複数のルートを介して上位装置と接続され
前記上位装置からの命令に応答して前記記憶装置に対す
るデータの書込み及び読み出しの制御を行う記憶制御装
置と、からなる記憶制御システムであって、 前記記憶制御装置は、前記複数のルートを介して前記上
位装置から発行される入出力要求を所定の裁定論理によ
って制御する競合回路と、メモリに蓄えられたマイクロ
プログラムを実行するマイクロプロセッサと、前記上位
装置からの入出力要求を一時的に待たせる入出力要求保
留手段とを含み、 前記入出力要求保留手段は、前記複数のルートの内どの
ルートが使用されたかを記憶するルート情報記憶手段
と、前記上位装置からの起動履歴を記憶する起動履歴情
報を記憶する起動履歴情報記憶手段とからなり、 前記マイクロプロセッサが、前記ルート情報記憶手段に
記憶されたルート情報と、前記起動履歴情報記憶手段に
記憶された起動履歴情報の少なくとも一つに基づいて、
前記複数のルートに対して前記上位装置からの入出力要
求の受け付けを 制限することを特徴とする記憶制御シス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05423291A JP3361532B2 (ja) | 1991-03-19 | 1991-03-19 | 記憶制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05423291A JP3361532B2 (ja) | 1991-03-19 | 1991-03-19 | 記憶制御システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04289947A JPH04289947A (ja) | 1992-10-14 |
| JP3361532B2 true JP3361532B2 (ja) | 2003-01-07 |
Family
ID=12964799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05423291A Expired - Fee Related JP3361532B2 (ja) | 1991-03-19 | 1991-03-19 | 記憶制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3361532B2 (ja) |
-
1991
- 1991-03-19 JP JP05423291A patent/JP3361532B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04289947A (ja) | 1992-10-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |