JPS59225429A - チヤネル処理装置 - Google Patents
チヤネル処理装置Info
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- JPS59225429A JPS59225429A JP10110083A JP10110083A JPS59225429A JP S59225429 A JPS59225429 A JP S59225429A JP 10110083 A JP10110083 A JP 10110083A JP 10110083 A JP10110083 A JP 10110083A JP S59225429 A JPS59225429 A JP S59225429A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
複数のチャネル装置を制御するチャネル処理装置にお＆
ｊるチャネル装置の制御方式に関す。
ｊるチャネル装置の制御方式に関す。
（ｂｌ 技術の背景
最近の入出力装置の高速化に伴い、チャネル装置側も入
出力装置に見合ったデータ転送能力（特に総転送能力）
を備えることが要求されるようになってきた。
出力装置に見合ったデータ転送能力（特に総転送能力）
を備えることが要求されるようになってきた。
然し、チャネル処理装置とメモリ制御ユニット間のデー
タ転送能力として： チャネル装置−入出力装置間の転送能力×総チャネル装
置数 の転送能力を用意することは、システム設計上かなりの
負担になる。
タ転送能力として： チャネル装置−入出力装置間の転送能力×総チャネル装
置数 の転送能力を用意することは、システム設計上かなりの
負担になる。
又、実際に全チャネル装置が同時に動作するということ
は、確率的に極めて低く、全チャネル装置が同時に動作
することを想定した設計は現実的でない。
は、確率的に極めて低く、全チャネル装置が同時に動作
することを想定した設計は現実的でない。
従って、ハードウェア上接続できるチャネル装置を総て
接続しても、オーバランの起こり得ない効果的なチャネ
ル装置の制御方式が望まれていた。
接続しても、オーバランの起こり得ない効果的なチャネ
ル装置の制御方式が望まれていた。
（Ｃ１従来技術と問題点
従来のチャネル処理装置においては、１つのチャネル装
置の入出力装置との間の転送速度が３ＭＢ／Ｓの時、１
６個のチャネル装置を接続しても、特にハードウェア上
の対処をしていなかった為、該チャネル処理装置と主記
憶装置（メモリ制御ユニット経由とする）との間のデー
タ転送能力に制限され、その転送能力が、例えば２４Ｍ
Ｂ／Ｓの時は最大８チャネル装置しか接続できないとい
う制限条件を付けるか、入出力装置の若干のオーバラン
を覚悟して、８チャネル装置以上接続したシステムを構
成し、オーバランが発生した時にはソフトウェアで対処
せざるを得ない問題があった。
置の入出力装置との間の転送速度が３ＭＢ／Ｓの時、１
６個のチャネル装置を接続しても、特にハードウェア上
の対処をしていなかった為、該チャネル処理装置と主記
憶装置（メモリ制御ユニット経由とする）との間のデー
タ転送能力に制限され、その転送能力が、例えば２４Ｍ
Ｂ／Ｓの時は最大８チャネル装置しか接続できないとい
う制限条件を付けるか、入出力装置の若干のオーバラン
を覚悟して、８チャネル装置以上接続したシステムを構
成し、オーバランが発生した時にはソフトウェアで対処
せざるを得ない問題があった。
ｌｄｌ 発明の目的
本発明は上記従来の欠点に鑑み、チャネル処理装置とメ
モリ制御ユニット間のデータ転送能力に応じて、同時に
動作できるチャネル装置の数を制限することにより、入
出力装置におけるオーバランの発生を事前に防止する方
法を提供することを目的とするものである。。
モリ制御ユニット間のデータ転送能力に応じて、同時に
動作できるチャネル装置の数を制限することにより、入
出力装置におけるオーバランの発生を事前に防止する方
法を提供することを目的とするものである。。
（８１発明の構成
そしてこの目的は、本発明によれば複数のチャネル装置
を制御するチャネル処理装置において、中央制御装置が
出す入出力命令により起動される入出力オペレーション
をキューイングする手段と、動作中のチャネル装置の数
を計数し保持する手段と、特定値を設定する手段と、上
記動作中のチャネル装置の数と上記特定値を比較する手
段とを設け、動作中のチャネル装置の数が上記特定値以
上にならないように、上記複数のチャネル装置を制御す
る方法を提供することによって達成され、同時に動作す
るチャネル装置の数が一定値以上にならないように制御
されるので、オーバランの発生を事前に防止できる利点
がある。
を制御するチャネル処理装置において、中央制御装置が
出す入出力命令により起動される入出力オペレーション
をキューイングする手段と、動作中のチャネル装置の数
を計数し保持する手段と、特定値を設定する手段と、上
記動作中のチャネル装置の数と上記特定値を比較する手
段とを設け、動作中のチャネル装置の数が上記特定値以
上にならないように、上記複数のチャネル装置を制御す
る方法を提供することによって達成され、同時に動作す
るチャネル装置の数が一定値以上にならないように制御
されるので、オーバランの発生を事前に防止できる利点
がある。
（ｆ） 発明の実施例
以下本発明の実施例を図面によって詳述する。
図が本発明の一実施例をブロツク図で示した図であり、
１が本発明の中核となるチャネル処理装置（ＩＯＰ ）
であって、マイクロプロセンサー（ＭＰＵ） １１．
制御メモリ（ＲＯＭ ） １２．ランダムアクセスメモ
リ （ＲＡＭ ） １３．パスハンドラー（ＢＨ） １
４．アダプター（ＡＤＰ ） １５．データバス１０で
構成されている。２がチャネル装置アダプター（ＣＰＡ
） 、 ３が本発明の対象装置であるチャネル装置（
ＣＩｉＥ ）で、その下に複数個の入出力装置が接続さ
れる。
１が本発明の中核となるチャネル処理装置（ＩＯＰ ）
であって、マイクロプロセンサー（ＭＰＵ） １１．
制御メモリ（ＲＯＭ ） １２．ランダムアクセスメモ
リ （ＲＡＭ ） １３．パスハンドラー（ＢＨ） １
４．アダプター（ＡＤＰ ） １５．データバス１０で
構成されている。２がチャネル装置アダプター（ＣＰＡ
） 、 ３が本発明の対象装置であるチャネル装置（
ＣＩｉＥ ）で、その下に複数個の入出力装置が接続さ
れる。
４はメモリ制御ユニット（ＭＣＩＩ ）であって、中央
制御波Ｍ （ＣＰＵ ） ５とチャネル処理装置（ＩＯ
Ｐ ）１との間で制御情報の転送制御を行うＭＣＵＡ
４１と主記憶装置（ＭＳ） ６とチャネル処理装置（Ｉ
ＯＰ ）１との間でデータの転送制御を行うＭＣＵＢ
４２とから成っ−（７いる。
制御波Ｍ （ＣＰＵ ） ５とチャネル処理装置（ＩＯ
Ｐ ）１との間で制御情報の転送制御を行うＭＣＵＡ
４１と主記憶装置（ＭＳ） ６とチャネル処理装置（Ｉ
ＯＰ ）１との間でデータの転送制御を行うＭＣＵＢ
４２とから成っ−（７いる。
チャネル処理袋ｇ （ＩＯＰ ）１においてはマイクロ
プロセンサー（ＭＰＩＩ ） １１がデータバス１０を
通し”ζ制御メモリ （ＲＯＭ ） １２よりマイクロ
命令を読み出し、そのマイクロプログラムによって、チ
ャネル装置アダプター（ＣＰＡ ） ２． メモリ制
御ユニット（ＭＣＩＩ ） ４１からデータバス１０を
通して入ってくる各種制御情報を読み取り、必要な処理
を行ってから、データバス１０を通して一旦ランダムア
クセスメモリ （ＲＡＭ ） １３に蓄積し、所望のチ
ャネＪレノく大制御を行うようにしている。
プロセンサー（ＭＰＩＩ ） １１がデータバス１０を
通し”ζ制御メモリ （ＲＯＭ ） １２よりマイクロ
命令を読み出し、そのマイクロプログラムによって、チ
ャネル装置アダプター（ＣＰＡ ） ２． メモリ制
御ユニット（ＭＣＩＩ ） ４１からデータバス１０を
通して入ってくる各種制御情報を読み取り、必要な処理
を行ってから、データバス１０を通して一旦ランダムア
クセスメモリ （ＲＡＭ ） １３に蓄積し、所望のチ
ャネＪレノく大制御を行うようにしている。
本発明の主眼はランダムアクセスメモリ（ＲＡＭ）１３
に入出力オペレーションをキューイングするキューメモ
リと、動作中のチャネル装置の数を針数・保持するレジ
スタを設け、マイクロプロセンサー（ＭＰ［Ｉ ） １
１が中央１ｉＩＩＩｊ装置（ＣＰＩｊ ） ５からの入
出力命令により、主記憶装置（ＭＳ） ６に設けられて
いる入出力装置対応のサブチャネルを見て、上記キュー
メモリ及びレジスタを制御し、チャネル装置に対するア
クセろ制御をしている所にある。゛上記サブチャネルは
、前述のように入出力装置対応に設けられており、その
入出力装置が接続されているチャネル装置（ＣＩｉＥ
） ３の番号、その入出力装置に対する入出力コマンド
アドレス語、各入出力装置の動作状態を示すステータス
等が格納されており、中央制御装置（ＣＰＵ）５が実行
する入出力命令によって、入出力処理が行われる時、チ
ャネル処理装置（ＩＯＰ ） １の制御部であるマイク
ロプロセンサー（ＭＰＵ ） １１によって、このサブ
チャネルが主記憶装置（１’ｌｓ） ６からメモリ制御
ユニット（ＭＣＩＪ ） ４２． ハＸハフ Ｖラ−（
ＢＨ） １４を経てチャネル装置（ＣＩｉＥ ） ３に
送出される。チャネル装置（ＣＨＩ ） ３は該サブチ
ャネル情報を見て、入出力装置３と主記憶装置６との間
でデータ転送を行うように制御される。
に入出力オペレーションをキューイングするキューメモ
リと、動作中のチャネル装置の数を針数・保持するレジ
スタを設け、マイクロプロセンサー（ＭＰ［Ｉ ） １
１が中央１ｉＩＩＩｊ装置（ＣＰＩｊ ） ５からの入
出力命令により、主記憶装置（ＭＳ） ６に設けられて
いる入出力装置対応のサブチャネルを見て、上記キュー
メモリ及びレジスタを制御し、チャネル装置に対するア
クセろ制御をしている所にある。゛上記サブチャネルは
、前述のように入出力装置対応に設けられており、その
入出力装置が接続されているチャネル装置（ＣＩｉＥ
） ３の番号、その入出力装置に対する入出力コマンド
アドレス語、各入出力装置の動作状態を示すステータス
等が格納されており、中央制御装置（ＣＰＵ）５が実行
する入出力命令によって、入出力処理が行われる時、チ
ャネル処理装置（ＩＯＰ ） １の制御部であるマイク
ロプロセンサー（ＭＰＵ ） １１によって、このサブ
チャネルが主記憶装置（１’ｌｓ） ６からメモリ制御
ユニット（ＭＣＩＪ ） ４２． ハＸハフ Ｖラ−（
ＢＨ） １４を経てチャネル装置（ＣＩｉＥ ） ３に
送出される。チャネル装置（ＣＨＩ ） ３は該サブチ
ャネル情報を見て、入出力装置３と主記憶装置６との間
でデータ転送を行うように制御される。
本発明は、チャネル処理装置（ＩＯＰ ） ｌにおける
マイクロプロセッサ−（ＭＰ［Ｉ ） １１が、動作中
のチャネル装置３の数が一定値以上にならないように制
御する方法に関与している。
マイクロプロセッサ−（ＭＰ［Ｉ ） １１が、動作中
のチャネル装置３の数が一定値以上にならないように制
御する方法に関与している。
先ず、中央制御装置（ＣＰＩＩ ） ５からの入出力命
令（ＳＩＯＦ）により、チャネル処理装置（ＩＯＰ ）
１は主記憶装置（ＭＳ） ６から当該サブチャネルを
読み出し、その中に格納されているステータスを見て、
該入出力装置が“使用可能”の状態の時、コンディショ
ンコード（以下ＣＣという）−〇を中央制御装置（ＣＰ
Ｕ ） ５に返送し、ランダムアクセスメモリ（ＲＡＭ
） １３の中に設けられている入出力オペレーション
キ二一にキューイングを行う。
令（ＳＩＯＦ）により、チャネル処理装置（ＩＯＰ ）
１は主記憶装置（ＭＳ） ６から当該サブチャネルを
読み出し、その中に格納されているステータスを見て、
該入出力装置が“使用可能”の状態の時、コンディショ
ンコード（以下ＣＣという）−〇を中央制御装置（ＣＰ
Ｕ ） ５に返送し、ランダムアクセスメモリ（ＲＡＭ
） １３の中に設けられている入出力オペレーション
キ二一にキューイングを行う。
若し、上記サブチャネルのステータスが“動作、中”又
は１割り込みベンディング中”の時はＣＣ−２を返送し
、“未実装”の時はＣＣ＝３を返送する。
は１割り込みベンディング中”の時はＣＣ−２を返送し
、“未実装”の時はＣＣ＝３を返送する。
中央制御装置（ＣＰＵ ） ５にＣＣが返送された時点
で中央制御装置（ｃｐｕ ＞ ｓは開放される。
で中央制御装置（ｃｐｕ ＞ ｓは開放される。
一方チャネル処理装置（ＩＯＰ ） １は動作中のチャ
ネル装置の数を計数し、その値がある特定値〔この値は
チャネル処理装置（ＩＯＰ ） １−メモリ制御ユニッ
ト（ＭＣＵ ） ４間の転送能力に応じて決まる固定値
でも良いし、図示していないサービスプロセンサー等か
ら任意に設定できるようにしても良い〕を越えないよう
に制御する。即ち、空きのチャネル装置があっても、入
出力オペレーションキューからデキューしないように制
御する。
ネル装置の数を計数し、その値がある特定値〔この値は
チャネル処理装置（ＩＯＰ ） １−メモリ制御ユニッ
ト（ＭＣＵ ） ４間の転送能力に応じて決まる固定値
でも良いし、図示していないサービスプロセンサー等か
ら任意に設定できるようにしても良い〕を越えないよう
に制御する。即ち、空きのチャネル装置があっても、入
出力オペレーションキューからデキューしないように制
御する。
こうすることによって、複数個のチャネル装置が同時に
動作しても、チャネル処理装置（ＩＯＰ ）１−メモリ
制御ユニン） （ＭＣＩＩ ） ４間の転送能力以上に
転送量が増加することが無い為、入出力装置においてオ
ーバランが起こることも無く、チャネル処理装置ζ（Ｉ
ＯＰ ） １−メモリ制御ユニット（ＭＣＵ ） ４−
主記憶装置６間の転送量を平均化できる。
動作しても、チャネル処理装置（ＩＯＰ ）１−メモリ
制御ユニン） （ＭＣＩＩ ） ４間の転送能力以上に
転送量が増加することが無い為、入出力装置においてオ
ーバランが起こることも無く、チャネル処理装置ζ（Ｉ
ＯＰ ） １−メモリ制御ユニット（ＭＣＵ ） ４−
主記憶装置６間の転送量を平均化できる。
上記動作中のチャネル装置の数の計数方法としてはくチ
ャネル処理装置（ＩＯＰ ） １の中のランダムアクセ
スメモリ（ＲＡＭ ） １３に設けられている計数用の
レジスタをマイクロプロセンサー（ＭＰＩＪ ）１１が
読み出し、以下の条件で＋１．−１を行って、元に戻す
ことによって行われる。
ャネル処理装置（ＩＯＰ ） １の中のランダムアクセ
スメモリ（ＲＡＭ ） １３に設けられている計数用の
レジスタをマイクロプロセンサー（ＭＰＩＪ ）１１が
読み出し、以下の条件で＋１．−１を行って、元に戻す
ことによって行われる。
即ち、■チヤネル装置を動作中とする条件（＋１を行う
）： １）上記入出力オペレーションキ二一からマイクロプロ
センサー（ＭＰＵ ） １１がデキューして空きチャネ
ル装置に制御を渡す時。
）： １）上記入出力オペレーションキ二一からマイクロプロ
センサー（ＭＰＵ ） １１がデキューして空きチャネ
ル装置に制御を渡す時。
２）ディスコネクト型のコマンドチェインでデバイスエ
ンドが報告された時。
ンドが報告された時。
■チャネル装置の動作中を開放する条件（−１を行う）
： １）入出力オペレーションが終了した時。
： １）入出力オペレーションが終了した時。
２）入出力オペレーションが中断した時（ディスコネク
ト型のコマンドチェインでチャネルエンドが報告された
時等）。
ト型のコマンドチェインでチャネルエンドが報告された
時等）。
上記ディスコネクト型のコマンドとしては例えば、ディ
スク記憶装置に対するシークコマンドがアリ、ディスク
記憶装置がこのシークコマンドを受けると、すぐチャネ
ルエンドを報告してチャネル装置を開放する（従って、
チャネル装置動作中の計数は−１となる）。そしてディ
スク記憶装置 、自身でシーク動作（レコード検索）を
行い、シーク動作を終了した所でデバイスエンドを返送
し、チャネル装置は次のチェインされているリード／ラ
イトコマンドをディスク記憶装置に送る（従って、チャ
ネル装置はデバイスエンド報告を受けた時点で動作中と
なり、チャネル装置動作中の計数は＋１となる）。
スク記憶装置に対するシークコマンドがアリ、ディスク
記憶装置がこのシークコマンドを受けると、すぐチャネ
ルエンドを報告してチャネル装置を開放する（従って、
チャネル装置動作中の計数は−１となる）。そしてディ
スク記憶装置 、自身でシーク動作（レコード検索）を
行い、シーク動作を終了した所でデバイスエンドを返送
し、チャネル装置は次のチェインされているリード／ラ
イトコマンドをディスク記憶装置に送る（従って、チャ
ネル装置はデバイスエンド報告を受けた時点で動作中と
なり、チャネル装置動作中の計数は＋１となる）。
尚、本発明の一実施例においては、マイクロプロセッサ
−を用いて制御する方法を示したが、本発明を実施する
場合、この方法に限定されないことは云う迄もない。
−を用いて制御する方法を示したが、本発明を実施する
場合、この方法に限定されないことは云う迄もない。
（荀 発明の効果
以上詳細に説明したように、本発明によれば複数のチャ
ネル装置を制御するチャネル処理装置において、常に動
作中のチャネル装置の数が一定値を越えないように制御
されているので、メモリ制御ユニットとチャネル処理装
置間の転送能力以上に、転送量が増えることが無（、入
出力装置のオーバランを防ぐことができる他、メモリ制
御ユニットとチャネル処理装置間の転送量を平均化でき
る効果がある。
ネル装置を制御するチャネル処理装置において、常に動
作中のチャネル装置の数が一定値を越えないように制御
されているので、メモリ制御ユニットとチャネル処理装
置間の転送能力以上に、転送量が増えることが無（、入
出力装置のオーバランを防ぐことができる他、メモリ制
御ユニットとチャネル処理装置間の転送量を平均化でき
る効果がある。
図は本発明の一実施例をブロック図で示した図である。
図面において、■はチャネル処理装置（ＩＯＰ ） 。
１０はデータバス、１１はマイクロプロセンサー（ＭＰ
Ｕ ） 、 １２は制御メモリ （ＲＯＭ ＞ 、 １
３はランダムアクセスメモリ （ＲＡＭ ） 、 １４
はバスハンドラー（ＢＨ）、２はチャネル装置アダプタ
ー（ＣＰＡ ） 、 ３はチャネル装置（ＣＩＩＢ ）
、 ４はメモリ制御ユニット（ＭＣＵ ） 、 ５は
中央制御装置（ＣＰｔｌ ） 、 ６は主記憶装置（Ｍ
Ｓ）をそれぞれ示す。
Ｕ ） 、 １２は制御メモリ （ＲＯＭ ＞ 、 １
３はランダムアクセスメモリ （ＲＡＭ ） 、 １４
はバスハンドラー（ＢＨ）、２はチャネル装置アダプタ
ー（ＣＰＡ ） 、 ３はチャネル装置（ＣＩＩＢ ）
、 ４はメモリ制御ユニット（ＭＣＵ ） 、 ５は
中央制御装置（ＣＰｔｌ ） 、 ６は主記憶装置（Ｍ
Ｓ）をそれぞれ示す。
Claims (1)
- 複数のチャネル装置を制御するチャネル処理装置におい
て、中央制御装置が出す入出力命令により起動される入
出力オペレーションをキューイングする手段と、動作中
のチャネル装置の数を計数し保持する手段と、特定値を
設定する手段と、上記動作中のチャネル装置の数と上記
特定値を比較する手段とを設け、動作中のチャネル装置
の数が上記特定値以上にならないように、上記複数のチ
ャネル装置を制御することを特徴とするチャネル処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10110083A JPS59225429A (ja) | 1983-06-07 | 1983-06-07 | チヤネル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10110083A JPS59225429A (ja) | 1983-06-07 | 1983-06-07 | チヤネル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59225429A true JPS59225429A (ja) | 1984-12-18 |
| JPH0126104B2 JPH0126104B2 (ja) | 1989-05-22 |
Family
ID=14291667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10110083A Granted JPS59225429A (ja) | 1983-06-07 | 1983-06-07 | チヤネル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59225429A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02285451A (ja) * | 1989-04-27 | 1990-11-22 | Oki Electric Ind Co Ltd | システムバス拡張装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5719845A (en) * | 1980-07-07 | 1982-02-02 | Fujitsu Ltd | Automatic control system of optimum task multiplicity |
-
1983
- 1983-06-07 JP JP10110083A patent/JPS59225429A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5719845A (en) * | 1980-07-07 | 1982-02-02 | Fujitsu Ltd | Automatic control system of optimum task multiplicity |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02285451A (ja) * | 1989-04-27 | 1990-11-22 | Oki Electric Ind Co Ltd | システムバス拡張装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0126104B2 (ja) | 1989-05-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees | ||
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |