JPS60103477A - 多重プロセツサ計算機システム - Google Patents
多重プロセツサ計算機システムInfo
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- JPS60103477A JPS60103477A JP59149837A JP14983784A JPS60103477A JP S60103477 A JPS60103477 A JP S60103477A JP 59149837 A JP59149837 A JP 59149837A JP 14983784 A JP14983784 A JP 14983784A JP S60103477 A JPS60103477 A JP S60103477A
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- Japan
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- processor
- signal
- circuit
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
- G06F11/0724—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU] in a multiprocessor or a multi-core unit
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多重プロセッサ計算機システム、より具体的に
は多重プロセッサ計算機システムの１つのプロセッサが
誤動作をした時、そのプロセッサを無能にし、且つ多重
計算機システムの残りのプロセッサにその１つのプロセ
ッサ内の誤動作を通知するための、上記の多重プロセッ
サ計算機システム内の装置に係る。
は多重プロセッサ計算機システムの１つのプロセッサが
誤動作をした時、そのプロセッサを無能にし、且つ多重
計算機システムの残りのプロセッサにその１つのプロセ
ッサ内の誤動作を通知するための、上記の多重プロセッ
サ計算機システム内の装置に係る。
多重プロセッサ計算機システムに於て、例えば１９６９
年９月１０日に公告された英国特許第１１６３８５９号
明細書に開示されたように、２以上のプロセッサが主メ
モリに記憶された命令を実行するのに使われている。
年９月１０日に公告された英国特許第１１６３８５９号
明細書に開示されたように、２以上のプロセッサが主メ
モリに記憶された命令を実行するのに使われている。
通常の計算機動作をしている成る多重プロセッサ計算機
システムに於て、若し１つのプロセッサが命令の実行中
に成るデータを必要とするならば、そのプロセッサはそ
の命令を実行する゛のに必要なデータのために、自身の
キャッシュをサーチする。
システムに於て、若し１つのプロセッサが命令の実行中
に成るデータを必要とするならば、そのプロセッサはそ
の命令を実行する゛のに必要なデータのために、自身の
キャッシュをサーチする。
若し、そのプロセッサはデータを見出すことが出来なけ
れば、そのデータのために、そのプロセッサは他のプロ
セッサのキャッシュをサーチする。
れば、そのデータのために、そのプロセッサは他のプロ
セッサのキャッシュをサーチする。
若し、データが他のプロセッサのキャッシュ中に見出さ
れなかったなら、そのプロセッサはそのデータのために
主メモリをサーチする。然し乍ら、若し誤動作が１つの
プロセッサ内で起きたとすると、他のプロセッサが機能
し得て、且つ使用可能であったとしても、計算機システ
ム全体は無能になる。更にまた、１つのプロセッサが無
機能でも、他のプロセッサはデータに対して上記の１つ
のプロセッサのキャッシュをサーチし続けるかも知れず
、命令実行の間の時間を浪費する。
れなかったなら、そのプロセッサはそのデータのために
主メモリをサーチする。然し乍ら、若し誤動作が１つの
プロセッサ内で起きたとすると、他のプロセッサが機能
し得て、且つ使用可能であったとしても、計算機システ
ム全体は無能になる。更にまた、１つのプロセッサが無
機能でも、他のプロセッサはデータに対して上記の１つ
のプロセッサのキャッシュをサーチし続けるかも知れず
、命令実行の間の時間を浪費する。
従って、本発明の主目的は、１つのプロセッサ内に誤動
作があった場合、そのプロセッサを無能にし、且つ多重
プロセッサ計算機システムの残りのプロセッサの使用を
継続することにある。
作があった場合、そのプロセッサを無能にし、且つ多重
プロセッサ計算機システムの残りのプロセッサの使用を
継続することにある。
本発明の他の目的は誤動作を生じたプロセッサから“誤
り“信号を発生することにあり、誤り信号は残りのプロ
セッサを付勢し、ごれにより、誤動作プロセッサのキャ
ッシュ中のデータを、残りのプロセッサによって更にサ
ーチするのを阻止する。
り“信号を発生することにあり、誤り信号は残りのプロ
セッサを付勢し、ごれにより、誤動作プロセッサのキャ
ッシュ中のデータを、残りのプロセッサによって更にサ
ーチするのを阻止する。
本発明のこれ等の目的に従って、上記の計算機システム
内のサービスプロセッサ１１は上記のコンピュータシス
テムの動作状態に関連したｆｆ［を貯蔵する。サービス
プロセッサ１１は多重プロセッサ計算機システムの誤動
作プロセッサ内に配置された１対のラッチをセットする
。１方のラッチは誤動作プロセッサを無能にする出力信
号を発生する。他方のラッチは、残りのプロセッサを付
勢する”誤り“信号を発生する。誤り信号はプロセッサ
内の誤動作に続いて発生され、そして残りのプロセッサ
によって、誤動作プロセッサのキャッシュ中のデータを
更にサーチするのを阻止する。
内のサービスプロセッサ１１は上記のコンピュータシス
テムの動作状態に関連したｆｆ［を貯蔵する。サービス
プロセッサ１１は多重プロセッサ計算機システムの誤動
作プロセッサ内に配置された１対のラッチをセットする
。１方のラッチは誤動作プロセッサを無能にする出力信
号を発生する。他方のラッチは、残りのプロセッサを付
勢する”誤り“信号を発生する。誤り信号はプロセッサ
内の誤動作に続いて発生され、そして残りのプロセッサ
によって、誤動作プロセッサのキャッシュ中のデータを
更にサーチするのを阻止する。
残りのプロセッサの１つが自身のキャッシュ内に一組の
データを見出すことが出来なかった時、誤動作プロセッ
サから発生された誤り信号によって、残りのプロセッサ
は誤動作プロセッサのキャッシュをサーチせず、直ちに
そのデータのために主メモリをサーチする。その結果、
誤動作が多重プロシステムの１つのプロセッサ内に生じ
た時、計算機システムはその性能が低下するけれども、
機能し続ける。
データを見出すことが出来なかった時、誤動作プロセッ
サから発生された誤り信号によって、残りのプロセッサ
は誤動作プロセッサのキャッシュをサーチせず、直ちに
そのデータのために主メモリをサーチする。その結果、
誤動作が多重プロシステムの１つのプロセッサ内に生じ
た時、計算機システムはその性能が低下するけれども、
機能し続ける。
第２図を参照すると、計算機システム内に配置された多
重プロセッサシステムが示されている。
重プロセッサシステムが示されている。
第１プロセツサ１０はシステムバス１２へ接続すれる。
第２プロセツサ１４もまたシステムバス１２へ接続され
る。主メモリ１６はバス１２へ接続される。加えて、タ
ーミナル又はプリンタの如、き種々の周辺装置１８がバ
ス１２へ接続される。サービスプロセッサ１１がシステ
ムバス１２へ接続される。第２図に示された多重プロセ
ッサシステム構成はよりＭ３０３３計算機のメインテナ
ンスに向けられている一組の技術マニュアル、即ち番号
５Ｙ２２７００１乃至５Ｙ２２？００７で識別しうる技
術マニュアルで更に説明されている。こね等の技術マニ
ュアルの開示事項は参照記号によって本出願明細書中に
組み入れられている。
る。主メモリ１６はバス１２へ接続される。加えて、タ
ーミナル又はプリンタの如、き種々の周辺装置１８がバ
ス１２へ接続される。サービスプロセッサ１１がシステ
ムバス１２へ接続される。第２図に示された多重プロセ
ッサシステム構成はよりＭ３０３３計算機のメインテナ
ンスに向けられている一組の技術マニュアル、即ち番号
５Ｙ２２７００１乃至５Ｙ２２？００７で識別しうる技
術マニュアルで更に説明されている。こね等の技術マニ
ュアルの開示事項は参照記号によって本出願明細書中に
組み入れられている。
第１図を参照すると、第１プロセツサ１０内及び第２プ
ロセツサ１４内に配置されている装置２゜が示されてい
る。装置２０は”当り“又は″誤り”信号を発生するよ
う機能する。当り又は誤り信号ハフロセッサにより発生
されて、多重プロセッサシステム中の他の残りのプロセ
ッサを付勢する。
ロセツサ１４内に配置されている装置２゜が示されてい
る。装置２０は”当り“又は″誤り”信号を発生するよ
う機能する。当り又は誤り信号ハフロセッサにより発生
されて、多重プロセッサシステム中の他の残りのプロセ
ッサを付勢する。
誤り信号は、第１プロセツサ内の誤動作に続いて、又は
第１プロセツサのキャッシュ中にデータを捜し出す試み
が不成功であった時に続いて第１プロセツサにより発生
される。誤り信号が第１プロセツサ内の誤動作に続いて
発生された時、第１プロセツサのキャッシュ中のデータ
を他のプロセッサによって更にサーチすることは除外さ
れる。その結果として、若し他のプロセッサがそれ自身
のキャッシュ内にデータを捜し出すことが出来なかった
ならば、そのプロセッサは直ちに、主メモリ内のデータ
を捜すよう試みるであろう。その反対に、第１プロセツ
サに誤動作がなし）場合、若し他のプロセッサが特別な
データに対して第１プロセツサのキャッシュをサーチし
且つそのサーチを捜し出したとすると、第１プロセツサ
内に配置された装［２０は他のプロセッサにそのｉ別デ
ータを成功裡に捜し出したことを通知する当り信号を発
生する。然し乍ら、若し特別データが捜し出されなけれ
ば、第１プロセツサ内に配置されている装置２０は誤り
信号を発生し、特別データを捜し出すことが出来なかっ
たことを表示する。
第１プロセツサのキャッシュ中にデータを捜し出す試み
が不成功であった時に続いて第１プロセツサにより発生
される。誤り信号が第１プロセツサ内の誤動作に続いて
発生された時、第１プロセツサのキャッシュ中のデータ
を他のプロセッサによって更にサーチすることは除外さ
れる。その結果として、若し他のプロセッサがそれ自身
のキャッシュ内にデータを捜し出すことが出来なかった
ならば、そのプロセッサは直ちに、主メモリ内のデータ
を捜すよう試みるであろう。その反対に、第１プロセツ
サに誤動作がなし）場合、若し他のプロセッサが特別な
データに対して第１プロセツサのキャッシュをサーチし
且つそのサーチを捜し出したとすると、第１プロセツサ
内に配置された装［２０は他のプロセッサにそのｉ別デ
ータを成功裡に捜し出したことを通知する当り信号を発
生する。然し乍ら、若し特別データが捜し出されなけれ
ば、第１プロセツサ内に配置されている装置２０は誤り
信号を発生し、特別データを捜し出すことが出来なかっ
たことを表示する。
第１図に於て、装置２０はサービスプロセッサ１１へ接
続された第１ラッチ回路２０ａを含む。
続された第１ラッチ回路２０ａを含む。
ラッチ回路２０ａの構成は第３図を参照して説明される
ラッチ回路３０ｄの構成と同じである。サービスプロセ
ッサ１１は計算機システム内に配置され、且つ上記計算
機システムの動作状態に関連する情報を貯蔵する。サー
ビスプロセッサ１１の構成及び動作に関する詳細は“４
３４１ よりＭＭａｉｎｔｅｎｌＬｎＱｅＩｎｆｏｒｍ
ａｔｉｏｎ”と題するマニュアルの第１７巻のｇｅｎｅ
ｒａｌ ｉｎｆｏｒｍａｔｆｏｎ、 Ｐａｒｔ。
ラッチ回路３０ｄの構成と同じである。サービスプロセ
ッサ１１は計算機システム内に配置され、且つ上記計算
機システムの動作状態に関連する情報を貯蔵する。サー
ビスプロセッサ１１の構成及び動作に関する詳細は“４
３４１ よりＭＭａｉｎｔｅｎｌＬｎＱｅＩｎｆｏｒｍ
ａｔｉｏｎ”と題するマニュアルの第１７巻のｇｅｎｅ
ｒａｌ ｉｎｆｏｒｍａｔｆｏｎ、 Ｐａｒｔ。
屋０４．４６８４０．１９８１年１１月、第１頁乃至第
１４頁に記載されている。第１５−７チ回路２０ａはイ
ンバータ回路２０ｃを介しそＯＲゲート２０ｂ−・接続
される。ＯＲゲート２０ｂは駆動器間路２０（１へ接続
され、駆動器間路は当り信号又は誤り信号を発生する。
１４頁に記載されている。第１５−７チ回路２０ａはイ
ンバータ回路２０ｃを介しそＯＲゲート２０ｂ−・接続
される。ＯＲゲート２０ｂは駆動器間路２０（１へ接続
され、駆動器間路は当り信号又は誤り信号を発生する。
若し装置２０が第１プロセツサ１０内に配置されている
ならば、第１プロセツサ１０の動作不可能を表わす誤り
信号は第２プロセツサ１４を付勢する。
ならば、第１プロセツサ１０の動作不可能を表わす誤り
信号は第２プロセツサ１４を付勢する。
その反対に、′通常の当り／誤り信号”はＯＲゲート２
０１）を付勢する。若し第２プロセツサ１４が実在する
貯蔵データに対して第１プロセツサの１０のキャッシュ
をサーチし且つ貯蔵データを捜し出したとすると、′通
常の当り“信号は第１プロセツサ１０内に配置されてい
る装置２０のＯＲゲート２０ｂを付勢する。当り信号は
第１プロセツサ１０内に配置されている装置２０の駆動
器間路２０ｄから発生され、貯蔵データが実在すること
を表示する。当り信号は第２プロセツサ１４を付勢して
、第２プロセツサに第１プロセツサ１０内に貯蔵データ
が実在することを通知する。
０１）を付勢する。若し第２プロセツサ１４が実在する
貯蔵データに対して第１プロセツサの１０のキャッシュ
をサーチし且つ貯蔵データを捜し出したとすると、′通
常の当り“信号は第１プロセツサ１０内に配置されてい
る装置２０のＯＲゲート２０ｂを付勢する。当り信号は
第１プロセツサ１０内に配置されている装置２０の駆動
器間路２０ｄから発生され、貯蔵データが実在すること
を表示する。当り信号は第２プロセツサ１４を付勢して
、第２プロセツサに第１プロセツサ１０内に貯蔵データ
が実在することを通知する。
若し第２プロセツサ１４が第１プロセツサ内に貯蔵デー
タを捜し出すことが出来なかったとすると、′通常の誤
り“信号が第１プロセツサ１０内に配置されている装置
２０のＯＲゲート２０ｂを付勢する。誤り信号は第１プ
ロセツサ１０内に配置されている駆動器間路２０ｄから
発生され、貯蔵データを捜し出せなかったことを表示す
る。既に述べたように、第１プロセツサｌＯの駆動器間
路２０ｄからの誤り信号は第２プロセツサ１４を付勢し
、第２プロセツサに貯蔵データが捜し出せなかったこと
を通知する。
タを捜し出すことが出来なかったとすると、′通常の誤
り“信号が第１プロセツサ１０内に配置されている装置
２０のＯＲゲート２０ｂを付勢する。誤り信号は第１プ
ロセツサ１０内に配置されている駆動器間路２０ｄから
発生され、貯蔵データを捜し出せなかったことを表示す
る。既に述べたように、第１プロセツサｌＯの駆動器間
路２０ｄからの誤り信号は第２プロセツサ１４を付勢し
、第２プロセツサに貯蔵データが捜し出せなかったこと
を通知する。
第３図を参照して、第１プロセツサ１０内及び第２プロ
セツサ１４内に配置された他の装置３０を説明する。装
置３０は、計算機システムの動作状態に関連する情報を
貯蔵しているサービスプロセッサ１１へ接続される。若
し、第１プロセツサ１０又は第２プロセツサ１４が動作
不能であることをサービスプロセッサ１１が表示すると
、第１プロ七ツサ及び第２プロセツサ内に配置されてい
る装置３０は捕捉（ｔｒａｐ ）信号出力を発生し、動
作不可能プロセッサ、即ちプロセッサｌＯ又はプロセッ
サ１４の何れかを不能にする。装置３０は、サービスプ
ロセッサ１１をその１つの入力端子に接続するラッチ回
路３０ａを含む。ラッチ回路３０ａはその入力端子の他
方の端子で“＋クロック“信号を受け取り、そしてその
出力端子はＨＡＮＤゲ−）３０ｂの入力端子へ接続され
る。″ＦＬＵＳＨｏｐ’信号及び“キャッシュからキャ
ッシュｏ ｐ ／／倍信号（０１０ＯＦ）信号もまたＮ
ＡＮＤゲート３０ｂの入力端子を付勢する。データが１
つのプロセッサのキャッシュに存在し且つデータが必要
とされる時、ＰＬＵＳＨＯＰ倍信号１つのプロセッサの
キャッシュから、データが検索されうる主メモリへデー
タを転送する。然し乍ら、Ｃ１０ＯＦ信号は１つのプロ
セッサのキャッシュから他のプロセッサのキャッシュへ
データを転送する。ＲＡＢＩＤゲート３０ｂの出力端子
はＨＡＮＤ−反転回路３０ｏの人力へ接続される。＋８
２信号及び＋ＤＳＰモード信号はＮＡＲＤ、−反転回路
３０ｃの他の入力を付勢する。＋８２信号はラッチ回路
３０ｄヘクロック信号を与え、且つ＋ＤＳＰモード信号
は、システムが複式サービスプロセッサとして構成され
ている時、ＮＡＭＤ−反転回路３０Ｇへゲート信号を与
える。ＮＡＮＤ−反転回路３０ｃの出力端子は他のラッ
チ回路３０ｄの十〇入力端子へ接続される。ＨＡＮＤ−
反転回路３０ｃの他の出力端子は他のラッチ回路３０ｄ
（７）−ａ入力端子へ接続される。他のＮＡＮＤ−反転
回路３０１の夫々の出力端子は他のラッチ回路３０ｄの
十〇入力端子及び−〇入力端子へ接続される。
セツサ１４内に配置された他の装置３０を説明する。装
置３０は、計算機システムの動作状態に関連する情報を
貯蔵しているサービスプロセッサ１１へ接続される。若
し、第１プロセツサ１０又は第２プロセツサ１４が動作
不能であることをサービスプロセッサ１１が表示すると
、第１プロ七ツサ及び第２プロセツサ内に配置されてい
る装置３０は捕捉（ｔｒａｐ ）信号出力を発生し、動
作不可能プロセッサ、即ちプロセッサｌＯ又はプロセッ
サ１４の何れかを不能にする。装置３０は、サービスプ
ロセッサ１１をその１つの入力端子に接続するラッチ回
路３０ａを含む。ラッチ回路３０ａはその入力端子の他
方の端子で“＋クロック“信号を受け取り、そしてその
出力端子はＨＡＮＤゲ−）３０ｂの入力端子へ接続され
る。″ＦＬＵＳＨｏｐ’信号及び“キャッシュからキャ
ッシュｏ ｐ ／／倍信号（０１０ＯＦ）信号もまたＮ
ＡＮＤゲート３０ｂの入力端子を付勢する。データが１
つのプロセッサのキャッシュに存在し且つデータが必要
とされる時、ＰＬＵＳＨＯＰ倍信号１つのプロセッサの
キャッシュから、データが検索されうる主メモリへデー
タを転送する。然し乍ら、Ｃ１０ＯＦ信号は１つのプロ
セッサのキャッシュから他のプロセッサのキャッシュへ
データを転送する。ＲＡＢＩＤゲート３０ｂの出力端子
はＨＡＮＤ−反転回路３０ｏの人力へ接続される。＋８
２信号及び＋ＤＳＰモード信号はＮＡＲＤ、−反転回路
３０ｃの他の入力を付勢する。＋８２信号はラッチ回路
３０ｄヘクロック信号を与え、且つ＋ＤＳＰモード信号
は、システムが複式サービスプロセッサとして構成され
ている時、ＮＡＭＤ−反転回路３０Ｇへゲート信号を与
える。ＮＡＮＤ−反転回路３０ｃの出力端子は他のラッ
チ回路３０ｄの十〇入力端子へ接続される。ＨＡＮＤ−
反転回路３０ｃの他の出力端子は他のラッチ回路３０ｄ
（７）−ａ入力端子へ接続される。他のＮＡＮＤ−反転
回路３０１の夫々の出力端子は他のラッチ回路３０ｄの
十〇入力端子及び−〇入力端子へ接続される。
他のＮＡＮＤ−反転回路３０１は既に参照した＋８２信
号を受け取る。反転回路３０ｊはその入力端子に“−Ｆ
ＤＭ／工ＰＵ ＷＡ工Ｔ ＴＲＡＰＯＮ”信号を受け取
り、他のＮＡＮＤ−反転回路３０ｉを付勢する出力信号
を発生する。
号を受け取る。反転回路３０ｊはその入力端子に“−Ｆ
ＤＭ／工ＰＵ ＷＡ工Ｔ ＴＲＡＰＯＮ”信号を受け取
り、他のＮＡＮＤ−反転回路３０ｉを付勢する出力信号
を発生する。
他のラッチ回路３０ｄの出力端子９は駆動器間路３０ｓ
へ接続され、駆動器間路３０ｅはニーモジュール３２を
付勢する出力信号を発生する。ニーモジュール３２はプ
ロセッサの動作を中止させる捕捉信号を発生し、それに
より第１プロセツサ又は第２プロセツサの何れかが処置
される。ニーモジュール３２からの捕捉信号の発生は現
在実行中の命令の次の命令を阻止するか、又は処置され
るプロセッサにより再実行されている現在の命令を阻止
する。その結果、プロセッサの動作は中止される。ニー
モジュール３２はまた、既に述べられ参照された“−Ｉ
ＦＤＭ／工ＰＵ ＷＡ工ＴＴＲＡＰ ＯＮ’信号を発生
し、インバータ３０ｊを付勢する。ニーモジュール３２
の構成及び動作に関する詳細は’４３４１ より Ｍ
Ｍａｉｎｔｅｎａｎｃｅ工ｎｆｏｒｍａｔｉｏ♂と題す
る技術マニュアル第１７巻ｇｅｎｅｒａｌ ｉｎｆｏｒ
ｍａｔｉｏｎ、 Ｐａｒｔ＆０４４６８３７の１頁乃至
５頁に記載されている。このマニュアルに於て、ニーモ
ジュール３２は”工ｎ５ｔｒｕｃｔｉｏｎＰｒｏｃｅｓ
ｓｏｒ“と言われている。
へ接続され、駆動器間路３０ｅはニーモジュール３２を
付勢する出力信号を発生する。ニーモジュール３２はプ
ロセッサの動作を中止させる捕捉信号を発生し、それに
より第１プロセツサ又は第２プロセツサの何れかが処置
される。ニーモジュール３２からの捕捉信号の発生は現
在実行中の命令の次の命令を阻止するか、又は処置され
るプロセッサにより再実行されている現在の命令を阻止
する。その結果、プロセッサの動作は中止される。ニー
モジュール３２はまた、既に述べられ参照された“−Ｉ
ＦＤＭ／工ＰＵ ＷＡ工ＴＴＲＡＰ ＯＮ’信号を発生
し、インバータ３０ｊを付勢する。ニーモジュール３２
の構成及び動作に関する詳細は’４３４１ より Ｍ
Ｍａｉｎｔｅｎａｎｃｅ工ｎｆｏｒｍａｔｉｏ♂と題す
る技術マニュアル第１７巻ｇｅｎｅｒａｌ ｉｎｆｏｒ
ｍａｔｉｏｎ、 Ｐａｒｔ＆０４４６８３７の１頁乃至
５頁に記載されている。このマニュアルに於て、ニーモ
ジュール３２は”工ｎ５ｔｒｕｃｔｉｏｎＰｒｏｃｅｓ
ｓｏｒ“と言われている。
ラッチ回路３０ａはインバータ回路３０ｇを経てＮＡＲ
Ｄ回路３Ｏｆへ更に接続されている。ラッチ回路３０ａ
は反転回路３０ｇを付勢する′−ＤＩ’ＡＧモード−と
標記される出力信号を発生する。
Ｄ回路３Ｏｆへ更に接続されている。ラッチ回路３０ａ
は反転回路３０ｇを付勢する′−ＤＩ’ＡＧモード−と
標記される出力信号を発生する。
ラッチ回路３０ｄの出力端子１３はＨＡＮＤ回路３０ｆ
の他の入力端子へ接続される。他の２つの信号はＮＡＮ
Ｄ回路３０ｆの２つの入力端子、′ＳＯクロック“及び
’−８ＯＡ’Ｎモード′を更に付勢する。ＳＯクロック
信号は一連のクロック信号を表わす。５ＯＡＮモ一ド信
号が存在する時、第３図のレジスタの内容は、正確性を
保つため、内容の検査を目的とする他のレジスタ（図示
せず）へ入力される。１つのレジスタからの不正確な読
み取りは、処置されるプロセッサの内の誤動作状態の存
在を表示する。ＨＡＮＤ回路３０ｆの出力端子は他のＮ
ＡＮＤ回路３０ｈの入力端子へ接続される。ＮＡＮＤ回
路３０ｈの他の入力端子はクロック信号発生器（−Ｂク
ロック）へ接続される。
の他の入力端子へ接続される。他の２つの信号はＮＡＮ
Ｄ回路３０ｆの２つの入力端子、′ＳＯクロック“及び
’−８ＯＡ’Ｎモード′を更に付勢する。ＳＯクロック
信号は一連のクロック信号を表わす。５ＯＡＮモ一ド信
号が存在する時、第３図のレジスタの内容は、正確性を
保つため、内容の検査を目的とする他のレジスタ（図示
せず）へ入力される。１つのレジスタからの不正確な読
み取りは、処置されるプロセッサの内の誤動作状態の存
在を表示する。ＨＡＮＤ回路３０ｆの出力端子は他のＮ
ＡＮＤ回路３０ｈの入力端子へ接続される。ＮＡＮＤ回
路３０ｈの他の入力端子はクロック信号発生器（−Ｂク
ロック）へ接続される。
ＮＡＮＤ回路３０ｈの出力端子はラッチ回路３０ｄの十
Ｂ入力端子へ接続される。ラッチ回路３０ｄの出力端子
２１はインバータ３０ｋを経てラッチ回路３０ｃＬの入
力端子りへ接続される。
Ｂ入力端子へ接続される。ラッチ回路３０ｄの出力端子
２１はインバータ３０ｋを経てラッチ回路３０ｃＬの入
力端子りへ接続される。
ラッチ回路３０ｄの出力端子９へ接続されているデータ
ポートム工３０Ｌはラッチ回路３０ｄをセット及びリセ
ットする付加的な機能入力を与える。このボートは拡張
器（ｅｘｔθｎｄθｒ）と言われる。
ポートム工３０Ｌはラッチ回路３０ｄをセット及びリセ
ットする付加的な機能入力を与える。このボートは拡張
器（ｅｘｔθｎｄθｒ）と言われる。
第４図及び第５図を参照して、゛第３図のＮＡＮＤ−反
転回路３０１及び３０ｃの構成を説明する。
転回路３０１及び３０ｃの構成を説明する。
第４図及び第５図に於て、各ＮＡＮＤ−反転回路３０１
及び３０ｃはＮＡＮＤゲート３０１１．３０ｃ１と、そ
れ等のＮＡＮＤゲートの出力端子へ接続されているイン
バータ３０１２．３０ｃ２とを含む。他の出力線３０１
３．３０ｃ３はＮＡＮＤ回路３０１１，３０ｃｌの出力
端子へ接続される。
及び３０ｃはＮＡＮＤゲート３０１１．３０ｃ１と、そ
れ等のＮＡＮＤゲートの出力端子へ接続されているイン
バータ３０１２．３０ｃ２とを含む。他の出力線３０１
３．３０ｃ３はＮＡＮＤ回路３０１１，３０ｃｌの出力
端子へ接続される。
第６図及び第７図を参照して、ラッチ回路３０ｄ及び３
０ａの構成を説明する。第６図及び第７図に於て、各ラ
ッチ回路３０ｄ及び３０ａはＮＡＮＤ回路３０ｄｌ及び
３０ａｌを含み、これ等ＮＡＮＤ回路の各々は１方の入
力端子にクロック信号（＋クロック）を受け、そして他
方の入力端子に“Ｄ＃と標記された信号を受け取る。Ｎ
ＡＮＤ回路３０ａｌを付勢するＩ′Ｄ“信号は第３図の
サ−ビスプロセッサ１１の出力信号を表わす。ＭＡＮＤ
回路３０ｄｌ、３０ａｌの出力端子はインバータ３０ｄ
２．３０ａ２と、出力、１Ｊ３ｏａ３．３０ａ３とに接
続される。インバータ３Ｃｚ１２．３０ａ２の出力端子
は他の出力線３０ｄ４．３０＆４へ接続される。第６図
に於て、出力線３０ｄ３は第３図の出力端子９を表わし
、１方出力線３０ｄ４は第３図の出力端子１１を表わす
。他のＮＡＮＤ回路３０ｄ５．３０ａ５はＮＡＮＤ回路
３０ｄｌ、３０ａ１とインバータ３０ｄ２．３０ａ２左
の間の結合点へ接続され、このＮＡＮＤｌ路はその入力
端子の１つに於て“−クロック“信号を受け取る。ＮＡ
ＮＤ回路３０ｄ５．３０ａ５の他の入力端子はインバー
タ３０ｄ２．３０ａ２の出力線３０ｄ４．３０ ａ ４
へ接続される。ＮＡＮＤ回路３０ｄ５．３０ａ５のこの
他の入力端子はＮＡＮＤ回路３０ｄ６．３０ａ６の入力
端子へ接続される。ＮＡＮＤ回路３０ｄ６．３０ａ６の
他の入力端子〃＋Ｂクロック”へ接続される。ＨＡＮＤ
回路３０ａ１の入力端子はＩ′Ｄ″と標記され、且つ第
３図のサービスプロセッサ１１へ接続される。
０ａの構成を説明する。第６図及び第７図に於て、各ラ
ッチ回路３０ｄ及び３０ａはＮＡＮＤ回路３０ｄｌ及び
３０ａｌを含み、これ等ＮＡＮＤ回路の各々は１方の入
力端子にクロック信号（＋クロック）を受け、そして他
方の入力端子に“Ｄ＃と標記された信号を受け取る。Ｎ
ＡＮＤ回路３０ａｌを付勢するＩ′Ｄ“信号は第３図の
サ−ビスプロセッサ１１の出力信号を表わす。ＭＡＮＤ
回路３０ｄｌ、３０ａｌの出力端子はインバータ３０ｄ
２．３０ａ２と、出力、１Ｊ３ｏａ３．３０ａ３とに接
続される。インバータ３Ｃｚ１２．３０ａ２の出力端子
は他の出力線３０ｄ４．３０＆４へ接続される。第６図
に於て、出力線３０ｄ３は第３図の出力端子９を表わし
、１方出力線３０ｄ４は第３図の出力端子１１を表わす
。他のＮＡＮＤ回路３０ｄ５．３０ａ５はＮＡＮＤ回路
３０ｄｌ、３０ａ１とインバータ３０ｄ２．３０ａ２左
の間の結合点へ接続され、このＮＡＮＤｌ路はその入力
端子の１つに於て“−クロック“信号を受け取る。ＮＡ
ＮＤ回路３０ｄ５．３０ａ５の他の入力端子はインバー
タ３０ｄ２．３０ａ２の出力線３０ｄ４．３０ ａ ４
へ接続される。ＮＡＮＤ回路３０ｄ５．３０ａ５のこの
他の入力端子はＮＡＮＤ回路３０ｄ６．３０ａ６の入力
端子へ接続される。ＮＡＮＤ回路３０ｄ６．３０ａ６の
他の入力端子〃＋Ｂクロック”へ接続される。ＨＡＮＤ
回路３０ａ１の入力端子はＩ′Ｄ″と標記され、且つ第
３図のサービスプロセッサ１１へ接続される。
ＮＡＮＤ回路３０ｄ６．３０ａ６の出力端子はインバー
タ３０ ｄ７．３０ ａ ７へ一接続される。インバー
タ３０ｄ７の出力端子はラッチ回路３０ｄの出力端子２
１を表わす出力線へ接続される。ＮＡＮＤ回路３０ａ６
の出力端子は第３図のラッチ回路３０ａの出力信号、″
Ｄ工ＡＧモード“出力信号を発生する。ＮＡＮＤ回路３
０ｄ６．３０ａ６の他の入力端子はインバータ３０ｄ９
．３０ａ９を経て他のＨＡＮＤ回路３０ｄ８．３０ａ８
の入力端子へ接続される。ＮＡＮＤ回路３０ｄ８．３０
ａ８の他の入力端子はインバータ３０ｄ７．３０ａ７の
出力端子へ接続される。ＮＡＲＤ回路３０ｄ８．３０ａ
８の出力端子はＮＡＮＤ回路３０ｄ６．３０ａ６の出力
端子へ接続される。
タ３０ ｄ７．３０ ａ ７へ一接続される。インバー
タ３０ｄ７の出力端子はラッチ回路３０ｄの出力端子２
１を表わす出力線へ接続される。ＮＡＮＤ回路３０ａ６
の出力端子は第３図のラッチ回路３０ａの出力信号、″
Ｄ工ＡＧモード“出力信号を発生する。ＮＡＮＤ回路３
０ｄ６．３０ａ６の他の入力端子はインバータ３０ｄ９
．３０ａ９を経て他のＨＡＮＤ回路３０ｄ８．３０ａ８
の入力端子へ接続される。ＮＡＮＤ回路３０ｄ８．３０
ａ８の他の入力端子はインバータ３０ｄ７．３０ａ７の
出力端子へ接続される。ＮＡＲＤ回路３０ｄ８．３０ａ
８の出力端子はＮＡＮＤ回路３０ｄ６．３０ａ６の出力
端子へ接続される。
第１プロセツサ１０及び第２プロセツサ１４の中に配置
されている装置２０及び装置３０の動作の機能的な詳細
は添付図面の第１図乃至第７図を参照して以下の項で説
明する。
されている装置２０及び装置３０の動作の機能的な詳細
は添付図面の第１図乃至第７図を参照して以下の項で説
明する。
プロセッサ１０の中で誤動作が生じたと仮定する。計算
機システムの中の種々の感知装置がプロセッサｌＯの中
の誤動作をサービスプロセッサ１１に通報する。サービ
スプロセッサ１１はバス１２を経てプロセッサ１０へ信
号を転送する。プロセッサ１０の中に配置された装置２
ｏはサービスプロセッサ１１から信号を受け取り且つ第
２図のラッチ２０ａをセットする。ラッチ２０ａは信号
を発生し、それはインバータ２０ｃを経て反転される。
機システムの中の種々の感知装置がプロセッサｌＯの中
の誤動作をサービスプロセッサ１１に通報する。サービ
スプロセッサ１１はバス１２を経てプロセッサ１０へ信
号を転送する。プロセッサ１０の中に配置された装置２
ｏはサービスプロセッサ１１から信号を受け取り且つ第
２図のラッチ２０ａをセットする。ラッチ２０ａは信号
を発生し、それはインバータ２０ｃを経て反転される。
インバータ２０ｃからの反転信号はＯＲゲート２０ｂの
１入力を付勢する。ＯＲゲートは出力信号を発生し、駆
動器回路２０ｄを付勢する。駆動器回路２０ｄは“誤り
“信号を表わす出力信号を発生し、′誤り“信号はプロ
セッサ１４を付勢する。若しプロセッサ１４が続けてそ
れ自身のキャシュの中にデータを捜すよう試み、そして
“誤り“信号の存在によって、データを捜すことが出来
なかったならば、プロセッサ１４はプロセッサ１０のキ
ャッシュの中にデータを捜すことはしない。そうではな
くてそれは主メモリ１６から所望ノデータを読み取る。
１入力を付勢する。ＯＲゲートは出力信号を発生し、駆
動器回路２０ｄを付勢する。駆動器回路２０ｄは“誤り
“信号を表わす出力信号を発生し、′誤り“信号はプロ
セッサ１４を付勢する。若しプロセッサ１４が続けてそ
れ自身のキャシュの中にデータを捜すよう試み、そして
“誤り“信号の存在によって、データを捜すことが出来
なかったならば、プロセッサ１４はプロセッサ１０のキ
ャッシュの中にデータを捜すことはしない。そうではな
くてそれは主メモリ１６から所望ノデータを読み取る。
加えてサービスプロセッサ１１がプロセッサｌＯへ信号
を転送する時、プロセッサ１０の中に配置されている装
置３０は又信号を受け取る。これに応答して装置３０は
ニーモジュール３２を付勢する出力信号を発生する。そ
の結果ニーモジュール３２は捕捉信号を発生し、捕捉信
号はプロセッサ１０の動作を中止させる。
を転送する時、プロセッサ１０の中に配置されている装
置３０は又信号を受け取る。これに応答して装置３０は
ニーモジュール３２を付勢する出力信号を発生する。そ
の結果ニーモジュール３２は捕捉信号を発生し、捕捉信
号はプロセッサ１０の動作を中止させる。
然し乍ら、プロセッサ１４は機能的に動作状態にとどま
る。それ故、本発明の計算機システムは低下した性能レ
ベルにあるけれども機能を失わない。
る。それ故、本発明の計算機システムは低下した性能レ
ベルにあるけれども機能を失わない。
第２図の計算機システムは複合プロセッサシステムでは
すく単独のプロセッサシステムとして動作する。
すく単独のプロセッサシステムとして動作する。
ニーモジュール３２を付勢するための出力信号を発生す
る装置３０の機能的動作は添付図面の第３図乃至第７図
を参照して以下に記載される。
る装置３０の機能的動作は添付図面の第３図乃至第７図
を参照して以下に記載される。
第３図乃至第７図の装置３０は複数個のＭＡＮＤゲート
を含む。これ等のＨＡＮＤゲートの各々は以下の真理衣
に従う。
を含む。これ等のＨＡＮＤゲートの各々は以下の真理衣
に従う。
既に述べたようにプロセッサｌＯが不能にナラた時、サ
ービスプロセッサ１１はパス１２を経てフロセッサ１０
へ出力信号を転送する。プロセッサｌＯの中に配置され
た装置３ｏは出力信号を受け取る。第３図を参照して、
出力信号が正であると仮定する。正の出力信号はラッチ
３０ａの端子″Ｄ“を付勢する。正のクロック信号がラ
ッチ３０ａの他の入力端子を付勢した時、第７図のＨＡ
ＮＤ回路３０ａ１は負の出力信号を発生し、負の出力信
号はインバータ３０ａ２によって反転される。
ービスプロセッサ１１はパス１２を経てフロセッサ１０
へ出力信号を転送する。プロセッサｌＯの中に配置され
た装置３ｏは出力信号を受け取る。第３図を参照して、
出力信号が正であると仮定する。正の出力信号はラッチ
３０ａの端子″Ｄ“を付勢する。正のクロック信号がラ
ッチ３０ａの他の入力端子を付勢した時、第７図のＨＡ
ＮＤ回路３０ａ１は負の出力信号を発生し、負の出力信
号はインバータ３０ａ２によって反転される。
その結果、正の信号となる。サービスプロセッサ１１か
らの正の信号出力に加えて１．この正の信号はＨＡＮＤ
回路３０ａ６の１つの入力端子を付勢する。／／＋Ｂク
ロック“の正のクロック信号がＮＡＮＤ回路３０ａ６の
他の入力端子を付勢した時、負の出力信号がＮＡＮＤ回
路３０ａ６から発生される。この負の出力信号は、第３
図のラッチ回路３０ａの出力端子２２から発生され ＃
Ｄ工ＡＧモード“と名付けられた負の出力信号を表わ
す。
らの正の信号出力に加えて１．この正の信号はＨＡＮＤ
回路３０ａ６の１つの入力端子を付勢する。／／＋Ｂク
ロック“の正のクロック信号がＮＡＮＤ回路３０ａ６の
他の入力端子を付勢した時、負の出力信号がＮＡＮＤ回
路３０ａ６から発生される。この負の出力信号は、第３
図のラッチ回路３０ａの出力端子２２から発生され ＃
Ｄ工ＡＧモード“と名付けられた負の出力信号を表わ
す。
負の“−り工ＡＧモード“出力信号はＨＡ Ｎ Ｄ３０
ｂの１つの入力端子を付勢する。ＮＡＮＤ回路のための
真理表を参照すると、ＮＡＮＤ回路３０ｂからの出力信
号は正でなけもばならない。この正の出力信号はＮＡＲ
Ｄ−反転回路３０ｃの１つの入力端子を付勢する。正の
信号がＮＡＮＤ−反転回路３０ｃの他の２つの入力端子
を付勢する。第５図及び上に述べたＮＡＮＤ回路のため
の真理表を参照すると、ＮＡＮＤ回路３０ｃｌからの出
力信号は負である。然し乍らこの負出力信号はインバー
タ３０Ｃ２によって正の信号へ反転される。それ故、正
の信号がＮＡＮＤ−反転回路３０ｃの１つの出力端子に
現われ、ラッチ回路３０ｄの入力端子＋Ｃを付勢し、１
方負の信号がＭＡＩＤ−反転回路３０ｃの他の出力端子
上に現われランチ回路３０ｄの入力端子−〇を付勢する
。この時点において、ラッチ回路３０ｄの入力端子／／
Ｄ“は正である。それ故ＨＡＮＤ回路３０ｄｌは負の出
力信号を発生する。負の出力信号は、正の信号がラッチ
３０ｄの出力端子１１に現われ、且つ負の出力信号がラ
ッチ３０ｄの出力端子９に現われるようにインバータ３
０ｄ２によって反転される。ラッチ３０ｄの出力端子９
上に負の信号が現われる結果として、駆動器回路３０ｅ
は出力信号を発生する。それ故ニーモジュール３２は捕
捉信号を発生する。捕捉信号はプロセッサｌＯの動作を
中止し、現在の命令が再実行されるのを阻止し、又は次
の命令が最初から実行されるのを阻止する。
ｂの１つの入力端子を付勢する。ＮＡＮＤ回路のための
真理表を参照すると、ＮＡＮＤ回路３０ｂからの出力信
号は正でなけもばならない。この正の出力信号はＮＡＲ
Ｄ−反転回路３０ｃの１つの入力端子を付勢する。正の
信号がＮＡＮＤ−反転回路３０ｃの他の２つの入力端子
を付勢する。第５図及び上に述べたＮＡＮＤ回路のため
の真理表を参照すると、ＮＡＮＤ回路３０ｃｌからの出
力信号は負である。然し乍らこの負出力信号はインバー
タ３０Ｃ２によって正の信号へ反転される。それ故、正
の信号がＮＡＮＤ−反転回路３０ｃの１つの出力端子に
現われ、ラッチ回路３０ｄの入力端子＋Ｃを付勢し、１
方負の信号がＭＡＩＤ−反転回路３０ｃの他の出力端子
上に現われランチ回路３０ｄの入力端子−〇を付勢する
。この時点において、ラッチ回路３０ｄの入力端子／／
Ｄ“は正である。それ故ＨＡＮＤ回路３０ｄｌは負の出
力信号を発生する。負の出力信号は、正の信号がラッチ
３０ｄの出力端子１１に現われ、且つ負の出力信号がラ
ッチ３０ｄの出力端子９に現われるようにインバータ３
０ｄ２によって反転される。ラッチ３０ｄの出力端子９
上に負の信号が現われる結果として、駆動器回路３０ｅ
は出力信号を発生する。それ故ニーモジュール３２は捕
捉信号を発生する。捕捉信号はプロセッサｌＯの動作を
中止し、現在の命令が再実行されるのを阻止し、又は次
の命令が最初から実行されるのを阻止する。
インバータ３０ｄ２からの正の出力信号はＮＡＨＤ回路
３０ｄ６の１つの入力端子を付勢する。
３０ｄ６の１つの入力端子を付勢する。
然し乍ら、′＋Ｂ“はＨＡＮＤ回路３０ｄ６の他の入力
端子をまだ付勢していない。この時点において、ラッチ
３０（Ｌの出力端子ｌｌ上に現われる正の出力信号はＮ
ＡＲＤ回路３０ｆの他の入力端子を付勢する。ラッチ回
路３０ａからの負の“−り工ＡＧモートリ出力信号はイ
ンバータ３０ｇによって反転される。それ放圧の＃Ｄ工
ＡＧモード′信号はＨＡＮＤ回路３０ｆの１つの入力端
子を付勢する。この時点において、正の信号はＮＡＩＪ
Ｄ回路３０ｆの入力端子’５ＯＡＮモード′を付勢する
。
端子をまだ付勢していない。この時点において、ラッチ
３０（Ｌの出力端子ｌｌ上に現われる正の出力信号はＮ
ＡＲＤ回路３０ｆの他の入力端子を付勢する。ラッチ回
路３０ａからの負の“−り工ＡＧモートリ出力信号はイ
ンバータ３０ｇによって反転される。それ放圧の＃Ｄ工
ＡＧモード′信号はＨＡＮＤ回路３０ｆの１つの入力端
子を付勢する。この時点において、正の信号はＮＡＩＪ
Ｄ回路３０ｆの入力端子’５ＯＡＮモード′を付勢する
。
入力信号ＩＳＯクロック“がＮＡＮＤ回路３０ｆへの正
の入力信号として導入された時ＮＡＮＤ回路の真理表に
基づいて、負の出力信号がＮＡＮＤ回路３０ｆの出力端
子に現われる。負の出力信号がＮＡＮＤ回路３０ｈの１
つの入力端子を付勢する。その結果正の信号がＨＡＮＤ
回路３０ｈの出力端子に発生され、この正の信号はラッ
チ回路３０ｄの“十Ｂ／Ｌ入力端子を付勢する信号“十
Ｂクロック“を表わす。このＩ ＋ Ｂクロック“信号
はＨＡＮＤ回路３０ｄ６の他の入力端子を付勢する。イ
ンバータ３０ｄ２からの正の信号がＮＡＮＤ回路３０ｄ
６の１つの入力端子を付勢するので、負の出力信号がＨ
ＡＮＤ回路３０ｄ６から発生される。
の入力信号として導入された時ＮＡＮＤ回路の真理表に
基づいて、負の出力信号がＮＡＮＤ回路３０ｆの出力端
子に現われる。負の出力信号がＮＡＮＤ回路３０ｈの１
つの入力端子を付勢する。その結果正の信号がＨＡＮＤ
回路３０ｈの出力端子に発生され、この正の信号はラッ
チ回路３０ｄの“十Ｂ／Ｌ入力端子を付勢する信号“十
Ｂクロック“を表わす。このＩ ＋ Ｂクロック“信号
はＨＡＮＤ回路３０ｄ６の他の入力端子を付勢する。イ
ンバータ３０ｄ２からの正の信号がＮＡＮＤ回路３０ｄ
６の１つの入力端子を付勢するので、負の出力信号がＨ
ＡＮＤ回路３０ｄ６から発生される。
この負の出力信号はインバータ３０ｄ７により反転され
る。その結果正の信号がラッチ回路３０ｄの出力端子２
１上に現われる。出力端子２１の正の信号はインバータ
３．０ ｋにより反転される。それ故、負の信号がラッ
チ３０（１の′Ｄ″入力端子を付勢する。（正の信号が
最初に＃ Ｄ ＃入力端子を付勢していた。）ラッチ３
０ｄの十〇入力端子は正のままで、あり、且つラッチ３
０ｄの一０入力端子は負のままである。その結果ラッチ
３０ｃｌの出力端子９は正に移行し、且つラッチ３０ｄ
の出力端子１１は負へ移行する。ラッチ３０ｄはリセッ
トされ且つニーモジュール３２からのＪＴ［信号の発生
は終了される。ラッチ回路３０ｄの出力端子２１が負に
移行した時、正の信号がラッチ回路３０ｄの入力端子＃
ＤＩ上に現われる。その結果、ラッチ３０ｄの出力端子
９は負に移行し且つラッチ３０ｄの出力端子１１は正に
移行する。捕捉信号は再びニーモジュール３２から発生
される。
る。その結果正の信号がラッチ回路３０ｄの出力端子２
１上に現われる。出力端子２１の正の信号はインバータ
３．０ ｋにより反転される。それ故、負の信号がラッ
チ３０（１の′Ｄ″入力端子を付勢する。（正の信号が
最初に＃ Ｄ ＃入力端子を付勢していた。）ラッチ３
０ｄの十〇入力端子は正のままで、あり、且つラッチ３
０ｄの一０入力端子は負のままである。その結果ラッチ
３０ｃｌの出力端子９は正に移行し、且つラッチ３０ｄ
の出力端子１１は負へ移行する。ラッチ３０ｄはリセッ
トされ且つニーモジュール３２からのＪＴ［信号の発生
は終了される。ラッチ回路３０ｄの出力端子２１が負に
移行した時、正の信号がラッチ回路３０ｄの入力端子＃
ＤＩ上に現われる。その結果、ラッチ３０ｄの出力端子
９は負に移行し且つラッチ３０ｄの出力端子１１は正に
移行する。捕捉信号は再びニーモジュール３２から発生
される。
この順序において、インバータ３０ｊ及びＮＡＮＤ−反
転回路３０１の機能は、ニーモジュール３２が捕捉要求
に応答し且つ捕捉信号を発生した時、ＮＡＮＤ−反転回
路３０１及びインバータ回路３０ｊを経て工ＰＵ ＷＡ
工Ｔ ＴＲＡＰラッチ３０ｄをリセットする。
転回路３０１の機能は、ニーモジュール３２が捕捉要求
に応答し且つ捕捉信号を発生した時、ＮＡＮＤ−反転回
路３０１及びインバータ回路３０ｊを経て工ＰＵ ＷＡ
工Ｔ ＴＲＡＰラッチ３０ｄをリセットする。
本発明によれば、多重プロセッサ計算機システムの１つ
のプロセッサに誤動作が生じても、従来の如くシステム
全体の機能を停止することなく、残りのプロセッサの使
用を継続出来る。
のプロセッサに誤動作が生じても、従来の如くシステム
全体の機能を停止することなく、残りのプロセッサの使
用を継続出来る。
第１図は誤り信号を発生するために、第２図の各てロセ
ツサ内に配置されている装置を説明する図・第２図は計
算機システム内の多重プロセッサシステムの１例を説明
する図、第３図はプロセッサ内に誤動作が生じた時、プ
ロセッサを無能にするために、第２図の各プロセッサ内
に配置されている装置を説明する図、第４図及び第５図
は第３図のＮＡＲＤ−反転回路の構成を説明する図、第
６図及び第７図は第３図のラッチ回路の構成を説明する
図である。 ｌＯ・・・・第１プロセツサ、１１・・・・サービスプ
ロセッサ、１２・・・・システムバス、１４・・・・第
２プロセツサ、１６・・・・主メモリ、１８・・・・周
辺装置。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション復代理人弁理士 篠 １） 文 雄 第４図 第５図
ツサ内に配置されている装置を説明する図・第２図は計
算機システム内の多重プロセッサシステムの１例を説明
する図、第３図はプロセッサ内に誤動作が生じた時、プ
ロセッサを無能にするために、第２図の各プロセッサ内
に配置されている装置を説明する図、第４図及び第５図
は第３図のＮＡＲＤ−反転回路の構成を説明する図、第
６図及び第７図は第３図のラッチ回路の構成を説明する
図である。 ｌＯ・・・・第１プロセツサ、１１・・・・サービスプ
ロセッサ、１２・・・・システムバス、１４・・・・第
２プロセツサ、１６・・・・主メモリ、１８・・・・周
辺装置。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション復代理人弁理士 篠 １） 文 雄 第４図 第５図
Claims (1)
- 【特許請求の範囲】 第１プロセツサと、第２プロセツサと、命令及びデータ
を供給するために、上記第１プロセツサ及び上記第２プ
ロセツサに接続された主メモリとを含む多重計算機シス
テムに於て、 上記第１プロセツサ及び上記第２プロセツサの動作を制
御するため上記第１プロ七ツサ及び上記第２プロセツサ
内に配置されている制御装置は、１方のプロセッサ内に
誤動作が生じた場合、上記第１プロセツサ及び上記第２
プロセツサのうち１方の動作を自動的に中止するための
手段と、誤り信号に応答して、上記１方のプロセッサの
キャッシュ中の所望のデータに対するサーチを無視する
他方のプロセッサへ誤り信号を転送する手段とから成り
、 これにより、上記計算機システムが上記値のプロセッサ
を使用する単１プロセッサシステムとして機能する多重
プロセッサ計算機システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US548748 | 1983-11-04 | ||
| US06/548,748 US4639856A (en) | 1983-11-04 | 1983-11-04 | Dual stream processor apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60103477A true JPS60103477A (ja) | 1985-06-07 |
| JPH0310980B2 JPH0310980B2 (ja) | 1991-02-14 |
Family
ID=24190241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59149837A Granted JPS60103477A (ja) | 1983-11-04 | 1984-07-20 | 多重プロセツサ計算機システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4639856A (ja) |
| JP (1) | JPS60103477A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007101509A (ja) * | 2005-10-07 | 2007-04-19 | Kyushu Hitachi Maxell Ltd | 小型電気機器 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
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