JPS60101957A - Ｉｃ用リ−ドフレ−ム - Google Patents
Ｉｃ用リ−ドフレ−ムInfo
- Publication number
- JPS60101957A JPS60101957A JP58209637A JP20963783A JPS60101957A JP S60101957 A JPS60101957 A JP S60101957A JP 58209637 A JP58209637 A JP 58209637A JP 20963783 A JP20963783 A JP 20963783A JP S60101957 A JPS60101957 A JP S60101957A
- Authority
- JP
- Japan
- Prior art keywords
- lead frame
- melting point
- low melting
- frame
- point glass
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
- H01L23/49582—Metallic layers on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はＩＣ，ＬＳＩ、ＶＬＳＩ等の集積回路用のパ
ッケージ側斜、特に低融点ガラス士ラミックパッケージ
の側斜として使用される鉄−ニッケル合金よりなるＩＣ
用リードフレームの改良に関するものであり、詳しくの
べると、４２〜４９重量％のニッケルを含有する鉄−ニ
ッケル合金基板の両面と側面に０．２〜１５μｍｎ厚の
アルミニウム層を被板したことを特徴とするＩＣ用リー
ドフレームに関するものである。
ッケージ側斜、特に低融点ガラス士ラミックパッケージ
の側斜として使用される鉄−ニッケル合金よりなるＩＣ
用リードフレームの改良に関するものであり、詳しくの
べると、４２〜４９重量％のニッケルを含有する鉄−ニ
ッケル合金基板の両面と側面に０．２〜１５μｍｎ厚の
アルミニウム層を被板したことを特徴とするＩＣ用リー
ドフレームに関するものである。
従来、ＩＣのうち高信頼性を必要とするものに多層上ラ
ミックパッケージや低融点ガラス士ラミックパッケージ
が使用されている。ところが９．′ｆに前者の場合は極
めて高い信頼性を有するが、パッケージ価格が高いｋめ
あまり好まれず、後者即ち低融点ガラス士ラミックパッ
ケージの方が安価でかつ信頼性が高いことから、その需
要が増大しつつある。
ミックパッケージや低融点ガラス士ラミックパッケージ
が使用されている。ところが９．′ｆに前者の場合は極
めて高い信頼性を有するが、パッケージ価格が高いｋめ
あまり好まれず、後者即ち低融点ガラス士ラミックパッ
ケージの方が安価でかつ信頼性が高いことから、その需
要が増大しつつある。
また、近年ＩＣデツプの大型化が進む一方で、高密度実
装に対する要求もますます増大しつつあり、封止’１Ｗ
１ｆＪ：の改善はＩＣの高信頼性化のために人さな課題
となっている。
装に対する要求もますます増大しつつあり、封止’１Ｗ
１ｆＪ：の改善はＩＣの高信頼性化のために人さな課題
となっている。
即ち、第１図に示す従来の低融点ガラス封止用ＩＣの断
面構造にて説明すると、４２％Ｎｉ−Ｆｅ合金（４２−
アロイ）基板よりなるリードフレームＩとパンケージ用
土ラミック３，３′とは封止用低融点ガラス４，４′に
よって封止され、シリコン半導体素子５を密封し、かつ
この半導体素子５はボンディングワイヤ６によってＦｅ
−Ｎｉ合金基板よりなるリードフレーム１の先端上面の
ＡＩＪＦＪ２とボンディングされている。
面構造にて説明すると、４２％Ｎｉ−Ｆｅ合金（４２−
アロイ）基板よりなるリードフレームＩとパンケージ用
土ラミック３，３′とは封止用低融点ガラス４，４′に
よって封止され、シリコン半導体素子５を密封し、かつ
この半導体素子５はボンディングワイヤ６によってＦｅ
−Ｎｉ合金基板よりなるリードフレーム１の先端上面の
ＡＩＪＦＪ２とボンディングされている。
しかしながら最近ＩＣチップの大型化が進み、第１図に
おける低融点ガラス４，４′とリードフレームＩとの封
止面積が減少する方向にあり、下記のような欠陥、 すなわちリードフレーム１におけるＡ１層が被覆きれて
いない面７においては、４２−アロイが直接低融点ガラ
ス４′と接フ弧し、Ａ１層２と密着しているリードフレ
ーム先端上面に比べると封止性が劣る。
おける低融点ガラス４，４′とリードフレームＩとの封
止面積が減少する方向にあり、下記のような欠陥、 すなわちリードフレーム１におけるＡ１層が被覆きれて
いない面７においては、４２−アロイが直接低融点ガラ
ス４′と接フ弧し、Ａ１層２と密着しているリードフレ
ーム先端上面に比べると封止性が劣る。
くれは封止面積が減少するにつれて界面剥離につながる
ものである。
ものである。
この問題に対応すべく第２図もような合金基板画面にＡ
Ｊを被４（１２，１２′）して、リードフレーム１１と
パッケージ用セラミック１３．１３’を低融点ガラス１
４．１４’で封止し内部にシリコン半導体素子１５に有
する低融点封止型ＩＣが考え出された。
Ｊを被４（１２，１２′）して、リードフレーム１１と
パッケージ用セラミック１３．１３’を低融点ガラス１
４．１４’で封止し内部にシリコン半導体素子１５に有
する低融点封止型ＩＣが考え出された。
しかし第２図のリードフレーム１１の片端のＡｌ被覆部
１２の側面１７にはＡｆはなく完全蜜月には今一つであ
った。
１２の側面１７にはＡｆはなく完全蜜月には今一つであ
った。
この発明は上記のような欠点を防止し、完全密封となる
ＩＣ用リードフレームについて検討した結う 果得零れたものである。
ＩＣ用リードフレームについて検討した結う 果得零れたものである。
すなわち４２〜４９％Ｎｉ−Ｆｅ合金よりなるリードフ
レームの先端の両面および側面に０，２〜１０μ厚と ＯＡ１層を被覆することで低融点ガラス％Ａ１表面酸化
膜を密着させてＩＣの信頼性をさらに向上させることに
成功したものである。
レームの先端の両面および側面に０，２〜１０μ厚と ＯＡ１層を被覆することで低融点ガラス％Ａ１表面酸化
膜を密着させてＩＣの信頼性をさらに向上させることに
成功したものである。
以下この発明を一実施例全示す図面に基づいて説明する
。
。
リードフレーム側斜として４２〜４９重量％のＮｉを含
有するＦＣ−Ｎ１合金材料を圧延して１１］ ２５ ｍ
ｍ厚み０２５ｍｍの基板を作ノスする。この基板を打抜
き加工により短冊状のリードフレームを作成する。次に
先端で行うのが良い。
有するＦＣ−Ｎ１合金材料を圧延して１１］ ２５ ｍ
ｍ厚み０２５ｍｍの基板を作ノスする。この基板を打抜
き加工により短冊状のリードフレームを作成する。次に
先端で行うのが良い。
第３図にイオンプレーテング法の状況を丞すがるつぼ１
８にＡＩ！を溶かし、マスク２０でリードフレーム２Ｉ
のピン先端のみＡＩ！が蒸着するようセントした状態で
ｌｏ−２〜１０ ”Ｔｏｒｒの気圧化でイオン化したＡ
Ｉ！＋（１９）をリードフレーム２１に蒸着させるわけ
である。２３はイオン化用高周波コイル、２４は基板に
負バイアス印加。本イオンプレーテング法では２２のよ
うにＡｌの回り込みが多い特徴があるためリードフレー
ムピン先端両面および側面にＡｌを被覆させることが可
能になる。
８にＡＩ！を溶かし、マスク２０でリードフレーム２Ｉ
のピン先端のみＡＩ！が蒸着するようセントした状態で
ｌｏ−２〜１０ ”Ｔｏｒｒの気圧化でイオン化したＡ
Ｉ！＋（１９）をリードフレーム２１に蒸着させるわけ
である。２３はイオン化用高周波コイル、２４は基板に
負バイアス印加。本イオンプレーテング法では２２のよ
うにＡｌの回り込みが多い特徴があるためリードフレー
ムピン先端両面および側面にＡｌを被覆させることが可
能になる。
こうして得られたリードフレームは第４図のようである
。
。
ここでＡｌ厚を０２〜１０μの範囲としたのはこれが０
８２μ未満では封止用ガラスとの同の封止１１をよくす
る効果がなく又、ボンデングワイヤ６のボンデング特性
の点で１０μを越えると高速ボンデングがしにくい点が
あるからで望ましくは１〜８μが良い。
８２μ未満では封止用ガラスとの同の封止１１をよくす
る効果がなく又、ボンデングワイヤ６のボンデング特性
の点で１０μを越えると高速ボンデングがしにくい点が
あるからで望ましくは１〜８μが良い。
かくして本発明の面に０．２〜１０μｍＡｌ被覆した４
２％Ｎｉ−ＦｅリードフレームにＰｂＯ−ＢＯＢ基低融
点ガラスを用いて４５０℃×１０分間のガラス封止を行
い９０℃Ｘ ５１１．Ｊ間の高温多湿試験を行ったとこ
ろ、従来品、即ち４２７０イを用いて片面のみにＡｌ仮
覆がある場合のリードフレームでは、水分侵入による酸
化侵食距離が３韻以上あったが、本発明品の場合、全て
０．１ ｍｍ以下で、リークテスＩ−したとこるいずれ
も１．ＯＸ １０ ａｔｍ ｃｃ／ｓｅｃであった。
２％Ｎｉ−ＦｅリードフレームにＰｂＯ−ＢＯＢ基低融
点ガラスを用いて４５０℃×１０分間のガラス封止を行
い９０℃Ｘ ５１１．Ｊ間の高温多湿試験を行ったとこ
ろ、従来品、即ち４２７０イを用いて片面のみにＡｌ仮
覆がある場合のリードフレームでは、水分侵入による酸
化侵食距離が３韻以上あったが、本発明品の場合、全て
０．１ ｍｍ以下で、リークテスＩ−したとこるいずれ
も１．ＯＸ １０ ａｔｍ ｃｃ／ｓｅｃであった。
頼性がイ：にられ、また価格の面ではより安価なものを
提供することが可ｔｔヒとなったのであり、その実用的
効果は非常に大きい。
提供することが可ｔｔヒとなったのであり、その実用的
効果は非常に大きい。
第１図、第２図は従来の低融点ガラス封止タイプＩＣの
１１ノ１面図、第３図は、本発明品の製造の一方法を示
す図、第４図は、本発明の一実施例の断面図。 ＩＩ・・リー ドフレーム、１２．１２’ ・・Ａ１層
、１３．１３’−パッケージ用土ラミック、１４．１４
’・・低融点ガラス、Ｉ５・半導体素子、１８・・Ｆｅ
−４２〜４９ ｊ（（−：１’ｙ％Ｎｉ合金基板。 Ｗ１図 芳３図 Ｗ２図 Ｗ４図 手続補正書 昭和５８年１り月／４日 特許庁長官 若杉 和 夫殿 ２、発明の名称 ＩＣ用リードフレーム ３、補正をする者 事件との関係 特許出願人 住 所 大阪市東区北浜５丁目１５番地名 称（２１３
） 住友電気工業株式会社社長 川−Ｌ舌部 ４、代理人 住 所 大阪市此花区島屋１丁目１番２３号住友電気工
業株式会ン、１内 （電話 大阪４６１−１０３１） ６、補正の対象 明細査中、発明の詳キ１■な説明の欄、７、補正の内容 （１）明ｍ書第１頁最下行から２行目の「０．２〜１５
μｍ」をｒｏ、２〜１０７ｏｎＪとンｉ［ｉ正する。
１１ノ１面図、第３図は、本発明品の製造の一方法を示
す図、第４図は、本発明の一実施例の断面図。 ＩＩ・・リー ドフレーム、１２．１２’ ・・Ａ１層
、１３．１３’−パッケージ用土ラミック、１４．１４
’・・低融点ガラス、Ｉ５・半導体素子、１８・・Ｆｅ
−４２〜４９ ｊ（（−：１’ｙ％Ｎｉ合金基板。 Ｗ１図 芳３図 Ｗ２図 Ｗ４図 手続補正書 昭和５８年１り月／４日 特許庁長官 若杉 和 夫殿 ２、発明の名称 ＩＣ用リードフレーム ３、補正をする者 事件との関係 特許出願人 住 所 大阪市東区北浜５丁目１５番地名 称（２１３
） 住友電気工業株式会社社長 川−Ｌ舌部 ４、代理人 住 所 大阪市此花区島屋１丁目１番２３号住友電気工
業株式会ン、１内 （電話 大阪４６１−１０３１） ６、補正の対象 明細査中、発明の詳キ１■な説明の欄、７、補正の内容 （１）明ｍ書第１頁最下行から２行目の「０．２〜１５
μｍ」をｒｏ、２〜１０７ｏｎＪとンｉ［ｉ正する。
Claims (1)
- （１）鉄−ニッケル合金基板よりなるリードフレームと
パッケージ用セラミックを低融点ガラスによって封止し
てなるＩＣ用リードフレームにあ・いて、４２〜４９重
量％のニッケルを含有する鉄−二ノ、ケル合金基板の両
面と側面に０．２〜ｌＯμ７７１厚の゛アルミニウム層
を被覆したことを特徴とするＩＣ用リードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209637A JPS60101957A (ja) | 1983-11-07 | 1983-11-07 | Ｉｃ用リ−ドフレ−ム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209637A JPS60101957A (ja) | 1983-11-07 | 1983-11-07 | Ｉｃ用リ−ドフレ−ム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60101957A true JPS60101957A (ja) | 1985-06-06 |
Family
ID=16576084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58209637A Pending JPS60101957A (ja) | 1983-11-07 | 1983-11-07 | Ｉｃ用リ−ドフレ−ム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60101957A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01117048A (ja) * | 1987-10-29 | 1989-05-09 | Nec Kyushu Ltd | 半導体装置用サーディップ |
| JPH05243410A (ja) * | 1992-02-27 | 1993-09-21 | Nec Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4827641U (ja) * | 1971-08-03 | 1973-04-03 |
-
1983
- 1983-11-07 JP JP58209637A patent/JPS60101957A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4827641U (ja) * | 1971-08-03 | 1973-04-03 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01117048A (ja) * | 1987-10-29 | 1989-05-09 | Nec Kyushu Ltd | 半導体装置用サーディップ |
| JPH05243410A (ja) * | 1992-02-27 | 1993-09-21 | Nec Corp | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4693770A (en) | Method of bonding semiconductor devices together | |
| JPS5940560A (ja) | 多層回路装置 | |
| US5258575A (en) | Ceramic glass integrated circuit package with integral ground and power planes | |
| JPS62230027A (ja) | 半導体装置の製造方法 | |
| JPS60101957A (ja) | Ｉｃ用リ−ドフレ−ム | |
| US4605533A (en) | Lead frame coated with aluminum as a packaging material in integrated circuits | |
| JPS63185048A (ja) | 半導体デバイス用ジャンパチップおよびその製造方法 | |
| JPS5936425B2 (ja) | 中間層を有するリ−ドフレ−ム構造 | |
| JPH05211256A (ja) | 半導体装置 | |
| JPS6013044A (ja) | ハンダ付け可能な固着薄層 | |
| JPS6025262A (ja) | Ｉｃ用リ−ドフレ−ム | |
| JPS60206054A (ja) | リ−ドフレ−ム | |
| JPS62205650A (ja) | 半導体装置用基板 | |
| JPH02303053A (ja) | 半導体パッケージの製造方法 | |
| JPS62285456A (ja) | ガラス封止型半導体装置用リ−ドフレ−ム | |
| JPH02303052A (ja) | 半導体パッケージ | |
| JPS6118157A (ja) | 半導体装置 | |
| JPH06151618A (ja) | 半導体素子収納用パッケージ | |
| JPS60262434A (ja) | 半導体装置 | |
| JPS59100554A (ja) | パツケ−ジの封止方法 | |
| JPS61127155A (ja) | 半導体装置用リ−ドフレ−ム | |
| JPH03211740A (ja) | 半導体装置 | |
| JPS59219949A (ja) | プラスチツク封止型半導体装置用リ−ドフレ−ム | |
| JPH05326527A (ja) | バンプ形成用アンダバリヤメタルリボン | |
| JP2796168B2 (ja) | 半導体装置 |