JPS60100178A - アドレス変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、画像処理システムにおいて、画像面上の１点
を指定するＸ、Ｙアドレスを画像メモリのピッ１−アド
レスに変換するアドレス変換装置に関する。

〔発明の背景〕

第１図は画像処理システムの一例の概略描成を示してい
る。この図において、図示しないホストコンピュータか
ら通信制御部ｌて受信される画像コマンドまたはデータ
（文字データ、線分・ベクタデータ、画像データ等）に
基づき、プロセサ２は画素（たとえば黒を１、白をＯと
いうように２値化された画像の最小単位情報）を生成し
、画像メモリ３に蓄積する。この画像メモリ３のデータ
は出力コントローラ４によりアドレスの昇順に読み出さ
れ、そのデータはＣＲＴ表示装置やラスクスキャン型プ
リンタ等の画像出力装置５に送られ出力される。

このような画像処理システムにおいては、画像面上の画
素位置は、第２図に示すように１画像出力装置５の出力
面（画像面）の左−４−コーナを原点０　（０，０）、
水平走査方向をＸ軸、垂直方向をＹ軸とする２次元直交
座標系で表現され、この出力面上の各点は画像メモリ４
の１つのビットアドレスと対応付けられる。たとえば、
第２図に示す出力面上の座標（ｘ、、ｙｏ）の点に対す
る画像メモリ４のビットアドレスは、出方面の水平幅を
Ｉ　Ｌドラ１〜すると、ＬＹｏ＋Ｘ、となる。

さて従来は、このような画素のｘ、Ｙアドレスの画像メ
モリ４のビットアドレスへの変換はプロセサ２でプログ
ラム処理にて行っており、がなりの時間を要するため、
画像メモリ４のアクセスの高速化、引いては画処理の高
速化の防げとなっている。この問題は、ピッ１−アドレ
スの連続しない画素を生成する場合に特に顕著である。

また１画像メモリ４の出力と並行して、画素の生成と画
像メモリ４への書き込みを行い、複数の出力面を並行処
理する場合、出力面の先頭アドレスをｎ１算し、それを
上記のＬＹｏ＋Ｘｏに加算する処理も必要である。従っ
て、この場合は上記の問題は一層深刻である。

〔発明の目的〕

本発明の目的は、上述の問題を解決するために、画像面
上の１点を指定するＸ、Ｙアドレスを画像メモリのビッ
トアドレスに高速変換するアドレス変換装置を提供する
ことにある。

〔発明の概要〕

従来は、上述のようにＬＹｏ＋Ｘｏの式によってビット
アドレスを算出しているが、ＦＪ像面」二の座標とビッ
トアドレスとの対応関係が、画像メモリの書込み時と読
取り時のいずｈにおいても一意的に定まるなら、必ずし
も上記式に従う必要はない。しかし、画像メモリを構成
する上で１画像上の連続点を、できるかぎり連続したビ
ン１−アドレスに対応させるのが一般に有利である。従
って、Ｌ記の式に近い変換式によってアドレス変換を行
うのがよいといえる・ このような点に考慮した上で、簡易なハードウェアによ
りアドレス変換する方式として、画像メモリのアドレス
レジスタの最下位から１ピッ１−１以上にＹ。をロード
し、アドレスレジスタの下位ビットにＸ。をロードする
方式が考えられる（但しＬ＝２′Ｌ）。しかし、このよ
うな単純な方式では、使用されない空きピッ１−アドレ
スがアドレス空間」二に細切れに分散して発生するため
、そのような分散した空きピッ１−アドレスの範囲だけ
メモリチップの実装を止めるわけにはゆかず、画像メモ
リの利用効率が著しく低下してしまう。

このような不利益を排除するためには１画像メモリのチ
ップ・サイズ以上の単位に、空きビットアドレスを集中
させて発生させ、空きビン１〜アドレス領域のメモリチ
ップを抜き得るようにする必要がある。本発明は、その
ような条件を満たしかつ高速のアドレス変換を可能とし
ようとするものである。

しかして１本発明によるアドレス変換装置は。

画像面上の１点の位置を示すＸアドレスとＹアドレスを
それぞれ保持するＸレジスタとＹレジスタ、およびＸレ
ジスタおよびＹレジスタの内容を少なくとも一方を画像
面サイズに関連したビット数の２つ以上の部分に分割し
画像メモリのアドレスレジスタに分散させてロードさせ
る分配回路とを具備することを特徴とするものである。

〔発明の実施例〕

以下、本発明の一実施例について第３図において詳細に
説明する。同図において、３Ｉは画像プロセサ、３２は
画像メモリ、３６は画像メモリ３２のアドレスレジスタ
である。３３はＸレジスタ、３４はＹレジスタ、３５は
分配回路、３７と３８はビット数レジスタ、３９は面レ
ジスタであり、これらは本発明のアドレス変換装置を構
成している。

画像プロセサ３１からは、画像メモリ３２に画素データ
を入力するための信号ライン４０、Ｘレジスタ３３にＸ
アドレスをロードするだめの信号ライン４１、■レジス
タ３４にＹアドレスをロードするための信号ライン４２
、さらにピッ１〜数レジスタ３７．３８と面レジスタ３
９にデータをロードするための信号ライン４３が出てい
る６Ｘ。

Ｙレジスタ３３．３４とビット数レジスタ３７゜３８の
保持データは分配回路３５に入力され１画レジスタ３９
の保持データはアドレスレジスタ３６の最上位ピッ１−
（１ビツトまたは数ピッ１−）に入力される。

次に動作を説明する。

画像プロセサ３１は画素データを生成する前に、Ｌ≦２
ｔｘ＋ｔｓ　を満たし、かつ空きアドレスビットが最も
少なくなるＱｌとＱ２　（但しＩｌｋ、）Ｑ２．Ｌは出
力面の水平幅）をめ、ａｌをビット数レジスタ３７に、
Ｑ２をピッ１〜数レジスタ３８に、それぞれロードする
。また、出力面の大きさから決まる出力面境界値Ｃ８に
対し、Ｃｏ＝２°≧１．、　Ｘ　ｏどなる値Ｃをめ、面
レジスタ３９にロードする。その後５画像プロセサ３１
は画素データを信号ライン４０に順次送出し、また各画
素のＸ、Ｙアドレスを信号ライン４］、４２に順次送出
する。

分配回路３５はＸレジスタ３３から入力されるＸアドレ
スのピッ１−列を、　下位のＱ１ピッ１−ＣＱ＋はビッ
ト数レジスタ３７から入力される）と、上位のＱ２ピッ
１〜（Ｑ２はビット数レジスタ３８から入力される）に
分割する。そして１分割したＸアドレスの下位側のビッ
ト列をアドレスレジスタ３６の下位０．ピッ１〜に入力
し、その上位のｎ１ピッ１−（但し出力面の高さＭはＭ
≦２”）にＹレジスタ３４から入力されるＶアドレスの
ビット列を入力し、その上位にＸアドレスの残りのピッ
１へ列を入力する。このようなＸ、Ｙアドレスの分割・
分配操作は加算や乗算などの操作と比較し遥かに高速に
行い得る。

以上のような高速の変換動作によって、画像プロセサ３
１から入力されたＸ、■アドレスに対応する画像メモリ
３２のビットアドレスがアドレスレジスタ３６に得られ
、そのビン１〜７１−レスに画素データが書き込まれる
。

以上、一実施例を説明したが、本発明はそれだけに限定
されるものではない。

たとえば、Ｘアドレスの分割ピッ１〜数ＱｌｌＤ、２が
固定の場合は、ビット数レジスタ３７゜３８を省き得る
。同様に、出力面の境界値Ｃ８が固定ならば、面レジス
タ３９も省き得る。

またＸアドレスだけを２分割したが、１、≦２１ｔ＋　
Ａ　２＋　Ｌ　３．、、Ｉｌｋ　ｎ　トなルＱＩ　ｒ　
Ｑ２　ｒ　Ｑａ　＋・・・Ｑｏビットずつ（但しｆｌ、
）Ｑ２）Ｑ３）・・・〉Ｑｎ）Ｘアドレスをｆ１分割し
、ま九Ｍ≦２−１＋″′２＋、、、ｍ　ｐ−となるｍ、
ｌ　ｍ２１　”’、Ｔｎ４　ビットずつ（但しｒｎ、＞
ｍｚ　＞”’＞ｍ、＋’　）Ｙアドレスをｊ分割し、Ｘ
、Ｙアドレスの分割ピッ１−列を交互にアドレスレジス
タ３６上に分配配列させてもよい。

なお、画像メモリの書き込みの場合を例にしてアドレス
変換動作を説明したが１画像メモリの読み出しの楊今も
同様である。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、画像
メモリの利用効率を殆ど低下させることなく、Ｘ、Ｙア
ドレスを画像メモリのビットアドレスへ高速に変換でき
、しがも構成の簡易なアドレス変換装置を実現できる。

【図面の簡単な説明】

第１図は画像処理システムの一例を示す概略ブロック図
、第２図は画素位置の表現方法の説明図、第３図は本発
明の一実施例を示すブロック図である。 ３１・・画像プロセサ、３２・・画像メモリ、３３・・
・Ｘレジスタ、３４・・Ｙレジスタ、３５・・分配回路
、３６・・・アドレスレジスタ、３７．３８・・・ピッ
１へ数レジスタ、３９・・両レジスタ。 第１図 第３図 １

Claims (1)

【特許請求の範囲】
1. （１）画像面上の１点の位置を示すＸアドレスとＹアド
   レスを画像メモリのビットアドレスに変換するアドレス
   変換装置であって、該Ｘアドレスを保持するＸレジスタ
   と、該Ｙアドレスを保持するＹレジスタと、該Ｘレジス
   タおよび該Ｙレジスタの内容を少なくとも一方を画像面
   サイズに関連したビット数の２つ以上の部分に分割し該
   画像メモリのアドレスレジスタに分散させてロードさせ
   る分配回路とを具備することを特徴とするアドレス変換
   装置。