JPS59985B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 本発明は高集積化に適する低雑音接合形電界効果トラン
ジスタ（以下Ｊ−ＦＥＴとする。

）を含む半導体集積回路装置に関するものである。従来
より、Ｊ−ＦＥＴは２乗特性、低雑音特性等のバイポー
ラ素子にない特徴を有しているため、音響分野を始めと
して各分野で数多く使用されている。ところが、Ｊ−Ｆ
ＥＴをバイポーラトランジスタ等の素子と一体化した半
導体集積回路におけるＪ−ＦＥＴは単体のＪ−ＦＥＴと
異なり大きな占有面積を有することは極めて不利である
。バイポーラ素子を有する半導体集積回路にＪ−ＦＥＴ
を一体に組み込む一つの理由はバイポーラトランジスタ
に比べて低雑音化を可能とするためである。一方、集積
回路内のＪ−ＦＥＴは他の集積回路内の素子に必要な電
流が要求されるとともに、低雑音性能も充分満足されね
ばならない。これらの要求を満たすためにはゲート抵抗
が小さく伝達コンダクタンスｇｍの大きなＪ−ＦＥＴが
要求され、大きな面積を必要とし、集積回路内の限られ
た面積内に十分な特性を有するＪ−ＦＥＴを得ることは
困難であつた。すなわち上述の性能が要求されるＪ−Ｆ
ＥＴは、バイポーラトランジスタに比べ集積回路内にお
いて１５〜２０倍程度の占有面積を必要とし、Ｊ−ＦＥ
Ｔを複数個作り込むとＪ−ＦＥＴは集積回路全体の２０
〜３０％を占めるため、集積回路チツプ面積の増加をも
たらし極めて不利となつていた。第１図は集積化された
バツクゲート構造のＮｃｈＪ−ＦＥＴを示す。

同図において、１はｐ形シリコン基板、２はｐ形シリコ
ン基板１上に形成されたｎ形シリコンエピタキシヤル層
よりなるｎ形島領域、３はｎ形エピタキシヤル島領域２
中に形成され、ゲートとなるｐ形埋込領域、４，５はｎ
形ソース．ドレイン領域、６はｐ形表面ゲート領域、で
ｐ形埋込領域３と接続されている。そして７は表面ゲー
ト６の下部領域でチヤンネル部を表わしている。８，９
，１０はソース，ドレイン，ゲート電極、１１は絶縁酸
化膜、１２はエピタキシヤル層を多数の島領域に分離す
るｐ形分離領域である。

この第１図に示す如きＪ−ＦＥＴでは、ソース４，ドレ
イン５それぞれの対向面つまり片方だけにチヤンネルが
存在するだけであるため、所定のＧｍを得ようとすると
チヤンネル巾ｙを大きくする必要があるとともに巾のせ
まいゲート領域が長くなりゲート抵抗が大きくなる。

このようにゲート抵抗が大きくなると熱雑音が大きくな
る問題があつた。すなわち、集積回路内の一つの島領域
内に２０〜３０程度のソース，ドレインを形成するとこ
れらにすべてコンタクトを設けることは大きな面積を必
要とする。コンタクト部ならびにこれらを結ぶ配線の面
積は島領域の約５０％程度を占め、第２図のＪ−ＦＥＴ
では占有面積を第１図の７０（：Ｆ６程度とするのが限
度であつた。そこで第２図Ａ，ｂに示すＪ−ＦＥＴの様
にソース４領域４ａ，４ｂ，４ｃドレイン領域５，５ａ
，５ｂを交互に配置し、それらの間にチヤンネル７，７
ａ，７ｂ，７ｃ，７ｄが存在する様にして、実質的にチ
ヤンネル巾ｙを短かくした状態で必要な伝達コンダクタ
ンスを得る方法が考えられる。しかしながら、この第２
図のＪ−ＦＥＴはチヤンネル巾を短かくでき、かつゲー
ト抵抗を下げることができその結果熱雑音特性を改善す
ることが可能であり、同−Ｇｍを得るためには第１図の
ＦＥＴと比較して約７０（Ｆ６の面積で良い。しかるこ
の構造はソース４，ドレイン５を埋込ゲート３で囲まれ
た領域に交互に存在させねばならず、ソース４，ドレイ
ン５の電極取り出しの為のコンタクト部分が多くなり、
占有面積を少なくするにも限度がある。そこで本発明は
、島領域内に埋込みゲート領域を設け、この上部の島領
域内に表面ゲート領域ならびにソース又はドレイン領域
を形成し、表面ゲート領域をはさんで位置するドレイン
又はソース領域を埋込みゲート直下の島領域にて互いに
電気的に接続し、電極取出しのためのコンタクト数を減
らし、小さな占有面積で必要なＧｍならびに低雑音性の
すぐれたＪ−ＦＥＴを有する半導体集積回路装置を得る
ものである。

以下本発明の実施例を図面とともに説明する。第３図は
本発明の一実施例にかかる半導体集積回路内に作成され
たＪ−ＦＥＴを示す。

第３図において、１０１はｐ形基板、１０２はｐ形基板
１０１上に形成された抵抗１〜３ΩＣｍＯ）ｎ形のエピ
タキシヤル層よりなるｎ形島領域、１０３はｎ形エピタ
キシヤル島領域１０２中に形成されたゲートとなるｐ形
埋込領域（以下埋込ゲートとす５、１０４（１０４ａ−
ｃ）は島領域１０２の一部よりなるドレイン領域で、１
０４ａはコンタクトのためｎ＋拡散を施している。１０
５（１０５ａ，１０５ｂ）は埋込ゲート１０３上の島領
域１０２に形成されたソース領域、１０６は埋込ゲート
１０３の上部に形成されたゲートとなるｐ＋拡散領域（
以下表面ゲートとする）、１０７（１０７ａ〜ｄ）は表
面ゲート１０６と埋込ゲート１０３にはさまれたｎ形エ
ピタキシヤル層の一部で０．５〜１．５μｍの深さのチ
ヤンネル領域となつている。

１０８，１０９，１１０はそれぞれソース，ドレイン，
ゲートの電極配線、１１１は絶縁酸化膜、１１２はｎ形
エピタキシヤル層を複数の島領域に分離する為のｐ形分
離領域である。

本実施例によればドレイン１０４ａ−ｃが埋込みゲート
１０３の下のエピタキシヤル島領域１０２を通じて互い
に電気的に破線のごとく接続されている為、各々のドレ
イン１０４ａ−ｃから電極配線を取り出す必要がない。

つまり、第３図に示す如くドレイン１０４ａのみから電
極配線１０９を取り出せばよいので電極取り出しの為の
コンタクト部分が本実施例の場合第２図に示す構造と比
較しただけでも２箇所不用となり、その分の面積が小さ
くなる。通常電極取り出し用のコンタクトに際してはマ
スクずれを考慮して数μ〜１０μ程度のマージンを必要
とするとともに、コンタクト部分までの配線部分も必要
となり大きな面積が必要となる。

つのＪ−ＦＥＴ内にソース，ドレイン領域を２０〜３０
個程度作成する場合、コンタクトの形成が少なくなるこ
とは半導体集積回路の製造上大きな利益となる。さらに
第３図によれば、ドレイン領域１０６ｂ，１０６ｃはソ
ース電極配線１０９の下にも形成でき、ソースの電極配
線の形成が容易となり、ドレイン配線１１０の設置場所
も極めて小さくすることができる。このような実状によ
り第３図のＪ−ＦＥＴではＧｍｌ雑音等において同一性
能の場合第２図のＪ−ＦＥＴに比べて面積を６０〜８０
％とることが可能となつた。すなわち、第３図によれば
Ｊ−ＦＥＴにおける大幅なＪＦＥＴの占有面積の減少を
はかることができ、多数のＪ−ＦＥＴを一度に作成する
半導体集積回路において大きな効果を発揮することがで
きる。なお、実際の半導体集積回路の製造に当つては、
１０６と同時にバイポーラトランジスタ（図示せず）の
ベース領域、１０５，１０６と同時に同トランジスタの
エミツタ領域を形成することができる。次に第４図は本
発明の第２の実施例にかかるＪＦＥＴを示す。

第３図と同一番号は同一機能を有する部分を示す。この
実施例においてドレイン抵抗を下げるためにドレイン部
分にはｎ＋拡散領域１０４ｂ７，１０４ｃ７を形成して
いる。この様にドレイン抵抗を下げることによりＪ−Ｆ
ＥＴの立上り特性を大きく改善することが可能となる。
次に第５図は本発明の第３の実施例にかかるＪＦＥＴを
示し、第４図と同一番号は同一機能部分を示す。又周囲
において、１１３はドレイン抵抗を小さくするために基
板１０１と島領域１０２の間に形成されたｎ＋埋込拡散
層である。さらに、本実施例では平面図から明らかなと
おり、ソース，ドレインを増やしチヤンネル１０７をメ
ツシユ状にしている。すなわち例えばドレイン１０４ｄ
をみるとその上下、左右の４方向でチヤンネルが形成さ
れている。従つて実質的にチヤンネル巾が長くなり、伝
達コンダクタンスが極めて大きくなる。第２図に示す例
で、チヤンネルをメツシユ状にしようとすると、ソース
，ドレイン配線がどうしても交互することになり、多層
配線にしなけれはならず製造工程が増え、ＩＣ製造上、
極めて不利であるが、本発明ではドレイン１０４をソー
ス配線１０８下にも形成することが出来るので製造工程
を増やすことなくチヤンネル１０７を容易にメツシユ状
にすることが出来る。ここで、チヤンネル１０７をメツ
シユ状にすることの効果は伝達コンダクタンスを大きく
することばかりでなく、ゲート抵抗を小さくすることが
出来るという点である。

つまりチヤンネル１０７をメツシユ状にすることはとり
もなおさず表面ゲート１０６をメツシユ状にすることに
なり、ゲート取り出し配線部から最も遠く離れたゲート
位置までの抵抗も各位置のゲート抵抗が並列に接続され
る様になりゲート抵抗が非常に少なくなり、熱雑音を少
なく出来る。この効果はソース，ドレインの数が増すに
従つて顕著に現われる。さらに第６図は埋込ゲート領域
１０３を、島領域１０２の下部に形成したもので高濃度
のｎ形埋込み領域１１３を基板１０１との間に介してい
る。

すなわち高濃度の領域１１３にて埋込みゲート領域１０
３と基板１０１との分離が行われている。前述の第３，
４，５図において、埋込ゲートの形成は２重エピタキシ
ヤル法を用いてこの間に埋込むか又はイオン注入法を用
いる必要がある。しかるに第６図の構造であれば基板１
０１上に選択的に１０３，１１３形成用の拡散を施して
おくだけで通常のバイポーラプロセスを何ら変更するこ
となく埋込ゲート１０６を形成することができ、かつド
レインは互いに領域１１３にて低い抵抗にて電気的に接
続されることになる。以上のように本発明は、ソース又
はドレインの一方を埋込ゲート領域下の島領域を通じて
互いに電気的に接続されるため、電極取出用のコンタク
ト面積ならびに配線面積を減少でき、高性能を有するＪ
−ＦＥＴの面積減少の点で大きな効果を発揮する。

さらに本発明はチヤンネルおよび表面ゲートを容易にメ
ツシユ状にでき、Ｇｍの増大、ゲート抵抗の減少が可能
となり、低雑音性能を一層向上させることができる。こ
のように、本発明は高性能Ｊ−ＦＥＴを含む低価格な半
導体集積回路の実現に大きく寄与するものである。

【図面の簡単な説明】

第１図Ａ，第２図ａはそれぞれ従来構造のＪＦＥＴの要
部概略平面図、第１図Ｂ，第２図ｂは同ａ（：！）Ｉ−
Ｖ，−Ｗ線断面図、第３図Ａ，第４図Ａ，第５図Ａ，第
６図ａはそれぞれ本発明の実施例にかかる半導体集積回
路内のＪ−ＦＥＴの要部概略平面図、第３図Ｂ，第４図
Ｂ，第５図Ｂ，第６図ｂは同ａの−（−つＶ−Ｖ，−７
線の断面図である。 １０１・・・・・・ｐ形シリコン基板、１０２・・・・
・・ｎ形島領域、１０３・・・・・・埋込ゲート、１０
４ａ−ｆ・・・ドレイン、１０５ａ−ｆ・・・・・・ソ
ース、１０６・・・・・・表面ゲート、１０７ａ−ｄ・
・・・・・チヤンネル領域、１１３・・・・・・ｎ形高
濃度埋込領域。

Claims (1)

1. 【特許請求の範囲】 １ 第１の導電形の半導体基板上に形成された第２の導
   電形の半導体層よりなる島領域と、この島領域内に埋込
   み形成された第１の導電形の埋込ゲート領域と、この埋
   込ゲート領域上の上記島領域に選択的に形成された上記
   第２の導電形のソース（又はドレイン）領域と、上記ソ
   ース（又はドレイン）領域に隣接して上記埋込ゲート上
   に形成された上記第１の導電形の表面ゲート領域とを備
   え、上記埋込ゲート領域と表面ゲート領域間を接合形電
   界効果トランジスタのチャンネル領域とし、上記埋込ゲ
   ート領域上を除く上記島領域を上記埋込ゲート領域下の
   上記第２の導電形の島領域にて互いに、電気的に接続し
   、上記基板の一方表面にソース、ドレインおよびゲート
   の電極を有することを特徴とする半導体集積回路装置。 ２ 島領域の一部に第２の導電形の高濃度半導体領域を
   形成してなることを特徴とする特許請求の範囲第１項に
   記載の半導体集積回路装置。 ３ 埋込みゲート領域下に第２の導電形の高濃度埋込領
   域を形成してなることを特徴とする特許請求の範囲第１
   項記載の半導体集積回路装置。 ４ 表面ゲート領域をメッシュ状に形成してなることを
   特徴とする特許請求の範囲第１項に記載の半導体集積回
   路装置。