JPS5994450A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5994450A JPS5994450A JP20339882A JP20339882A JPS5994450A JP S5994450 A JPS5994450 A JP S5994450A JP 20339882 A JP20339882 A JP 20339882A JP 20339882 A JP20339882 A JP 20339882A JP S5994450 A JPS5994450 A JP S5994450A
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- JP
- Japan
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- semiconductor substrate
- thin film
- electrode
- capacitance unit
- substrate
- Prior art date
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置にかかシ、特に容量部の電極を構
成する金属薄膜パターンの構造に関するものである。
成する金属薄膜パターンの構造に関するものである。
従来、半導体基板表面の容量部に付される金属薄膜パタ
ーンは容量部として機能させるために容量部の上に付さ
れるか又は容量間あるいは容量と他の金属配線間の配線
として形成されるのが普通で、半導体基板とは電気的に
絶縁されていた。一方、半導体装置の微細化が進むにつ
れ、容量部の電極面積が小さくな勺、半導体装置として
正常に機能させるために必要な容量を得るためには電極
間絶縁物の厚さを薄くせざるを得なくなった。このため
半導体装置製造工程中で静電気が発生し、半導体装置表
面に乗ったシ、あるいはイオン注入、プラズマエツチン
グ処理等の際に半導体装置表面が帯電すると容量部の電
極間に異常に高い電界が生じ、薄い絶縁膜がこの高電界
に耐え切れず電極間の絶縁破壊を生じ、歩留、品質の低
下をもたらしていた。
ーンは容量部として機能させるために容量部の上に付さ
れるか又は容量間あるいは容量と他の金属配線間の配線
として形成されるのが普通で、半導体基板とは電気的に
絶縁されていた。一方、半導体装置の微細化が進むにつ
れ、容量部の電極面積が小さくな勺、半導体装置として
正常に機能させるために必要な容量を得るためには電極
間絶縁物の厚さを薄くせざるを得なくなった。このため
半導体装置製造工程中で静電気が発生し、半導体装置表
面に乗ったシ、あるいはイオン注入、プラズマエツチン
グ処理等の際に半導体装置表面が帯電すると容量部の電
極間に異常に高い電界が生じ、薄い絶縁膜がこの高電界
に耐え切れず電極間の絶縁破壊を生じ、歩留、品質の低
下をもたらしていた。
この発明の目的は、半導体装置製造における歩留、品質
の低下がない容量部の電極を構成する金属薄膜パターン
の構造を有する半導体装置を提供することにある。
の低下がない容量部の電極を構成する金属薄膜パターン
の構造を有する半導体装置を提供することにある。
この発明の特徴は、半導体基板表面に絶縁膜及び金属薄
膜電極を順に付して形成された容量部を有する半導体装
置において、前記金属薄膜電極が当初半導体基板上のあ
る領域でコンタクト開孔を介して半導体基板表面と接触
した構造として形成され、後に容量部の電極領域とコン
タクト開孔を介して半導体基板と接触している領域が切
断分離され、電極領域が半導体基板と絶縁された構造と
して形成されることでおる。
膜電極を順に付して形成された容量部を有する半導体装
置において、前記金属薄膜電極が当初半導体基板上のあ
る領域でコンタクト開孔を介して半導体基板表面と接触
した構造として形成され、後に容量部の電極領域とコン
タクト開孔を介して半導体基板と接触している領域が切
断分離され、電極領域が半導体基板と絶縁された構造と
して形成されることでおる。
次に、この発明の実施例につき図面を用いて説明する。
第１図〜第４図は、この発明の一実施例を順に説明する
ための半導体装置の断面図である。
ための半導体装置の断面図である。
この発明の容量部の電極を構成する金属薄膜パターンの
構造は、半導体基板１の表面に厚い絶縁膜２により素子
分離された領域に容量部の電極間絶縁膜として機能する
薄い絶縁膜３が伺され、さらに容量部の電極としての金
属薄膜パターン６とコンタクト開孔４を介して半導体基
板１と接触している金属薄膜パターン７が形成されてい
る。これらの金属薄膜パターン６．７は、絶縁膜８．１
゜によシ保護され、切断部９によシ互いに分離されてい
る。
構造は、半導体基板１の表面に厚い絶縁膜２により素子
分離された領域に容量部の電極間絶縁膜として機能する
薄い絶縁膜３が伺され、さらに容量部の電極としての金
属薄膜パターン６とコンタクト開孔４を介して半導体基
板１と接触している金属薄膜パターン７が形成されてい
る。これらの金属薄膜パターン６．７は、絶縁膜８．１
゜によシ保護され、切断部９によシ互いに分離されてい
る。
即ち、必要に応じて不純物拡散層が形成された半導体基
板１の表面に素子分離のだめの厚い絶縁膜２を形成し、
さらに将来容量部の電極間絶縁膜ともなる薄い絶縁膜３
を一層又は多層に形成する。
板１の表面に素子分離のだめの厚い絶縁膜２を形成し、
さらに将来容量部の電極間絶縁膜ともなる薄い絶縁膜３
を一層又は多層に形成する。
しかるのち、所定のフォトレジストパターンニング及び
選択エツチング工程を経てコンタクト開孔４を形成する
。次に、全体に金属薄膜、例えば多結晶シリコンにリン
を拡散したものを付し、再びフォトレシストパターンニ
ング及ヒ選択エノテング工程を経て金属薄膜パターン５
を形成する。以上の工程により、金属薄膜パターン５が
コンタクト開孔４を介して半導体基板１ど接触している
だめ容量部において電極間の電位差が全く生じず、表面
がいかに帯電しても容量部の電極間絶縁膜が絶縁破壊す
ることがＡい。金属薄膜パターンを保護するために絶縁
膜８を全体に伺した上で、別の金属１ｖ脱を付してパタ
ーンニングをしたシ、イオン注入によシネ鈍物拡散層を
形成したシする１）最後にフォトレジストパターンニン
グ及び選択エツチング工程を経て切断部９の絶縁膜８及
び金属薄膜５を除去し、容量部の金属薄膜パターン６と
コンタクト開孔４を介して半導体基板ｌと接触している
部分の金ａＷｉ膜バター・−７７に分離する。さらに、
切断部９を仮設する絶紡５膜１０を付して本実施例の半
導体装置が完成する。
選択エツチング工程を経てコンタクト開孔４を形成する
。次に、全体に金属薄膜、例えば多結晶シリコンにリン
を拡散したものを付し、再びフォトレシストパターンニ
ング及ヒ選択エノテング工程を経て金属薄膜パターン５
を形成する。以上の工程により、金属薄膜パターン５が
コンタクト開孔４を介して半導体基板１ど接触している
だめ容量部において電極間の電位差が全く生じず、表面
がいかに帯電しても容量部の電極間絶縁膜が絶縁破壊す
ることがＡい。金属薄膜パターンを保護するために絶縁
膜８を全体に伺した上で、別の金属１ｖ脱を付してパタ
ーンニングをしたシ、イオン注入によシネ鈍物拡散層を
形成したシする１）最後にフォトレジストパターンニン
グ及び選択エツチング工程を経て切断部９の絶縁膜８及
び金属薄膜５を除去し、容量部の金属薄膜パターン６と
コンタクト開孔４を介して半導体基板ｌと接触している
部分の金ａＷｉ膜バター・−７７に分離する。さらに、
切断部９を仮設する絶紡５膜１０を付して本実施例の半
導体装置が完成する。
この実施例によれば、容量部の電極が形成されてから後
に半導体基板表面に静電気が策ったシ、プラズマエッチ
やイオン注入等の処理をして表面が帯電した場合にも、
容量部の電極がコンタクト開孔４を介して半導体基板１
と接続されておシ、電極間絶縁物に電界が生じること力
＜、絶縁破壊を発生しない。ＦｌＴ定の工程が終了した
時点で、切断部９により容量部の金属薄膜パターン６と
コンタクト開孔４を介して半導体基板１と接触している
部分の金属薄膜パターン７に分離され容量部の電、極６
が半導体基板１と絶縁されるため、容量部の機能がそこ
なわれることはない。以上の結果、半導体装置製造中に
、容量部の絶縁破壊が生じることなく、歩留、品質の低
下を招くことがない。
に半導体基板表面に静電気が策ったシ、プラズマエッチ
やイオン注入等の処理をして表面が帯電した場合にも、
容量部の電極がコンタクト開孔４を介して半導体基板１
と接続されておシ、電極間絶縁物に電界が生じること力
＜、絶縁破壊を発生しない。ＦｌＴ定の工程が終了した
時点で、切断部９により容量部の金属薄膜パターン６と
コンタクト開孔４を介して半導体基板１と接触している
部分の金属薄膜パターン７に分離され容量部の電、極６
が半導体基板１と絶縁されるため、容量部の機能がそこ
なわれることはない。以上の結果、半導体装置製造中に
、容量部の絶縁破壊が生じることなく、歩留、品質の低
下を招くことがない。
上述の実施例において、素子分離のための厚い絶縁膜は
下方にチャンネルストッパーの不純物拡散層を含んだも
のに変更できるし、容量部の電極パターンは、多くの容
量を共通におおう連続パターンに変更できる。さらに、
半導体基板と接触している金属薄膜パターンは、別の金
属薄膜配線と半導体基板を接続する配線として転用する
ことも可能である。
下方にチャンネルストッパーの不純物拡散層を含んだも
のに変更できるし、容量部の電極パターンは、多くの容
量を共通におおう連続パターンに変更できる。さらに、
半導体基板と接触している金属薄膜パターンは、別の金
属薄膜配線と半導体基板を接続する配線として転用する
ことも可能である。
′４、図面の簡単な説明
第１図〜第４図は、本発明の一実施例を順に説明するだ
めの半導体装置の断面図である。
めの半導体装置の断面図である。
Claims (1)
- 半導体基板表面に絶縁膜及び金属薄膜電極を順に付して
形成された容量部を有する半導体装置において、前記全
域薄膜電極が、当初半導体基板上のある領域でコンタク
ト開孔を介して半導体基板面と接触した構造として形成
され、後に容量部の電極領域とコンタクト開孔を介して
半導体基板と接触している領域が切断分離され電極領域
が半導体基板と絶縁された構造として形成されることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20339882A JPS5994450A (ja) | 1982-11-19 | 1982-11-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20339882A JPS5994450A (ja) | 1982-11-19 | 1982-11-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5994450A true JPS5994450A (ja) | 1984-05-31 |
| JPH0454975B2 JPH0454975B2 (ja) | 1992-09-01 |
Family
ID=16473381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20339882A Granted JPS5994450A (ja) | 1982-11-19 | 1982-11-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5994450A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4953386A (ja) * | 1972-09-25 | 1974-05-23 | ||
| JPS5464460A (en) * | 1977-10-11 | 1979-05-24 | Supadea Guregorio | Ion implantation method |
| JPS5775463A (en) * | 1980-10-28 | 1982-05-12 | Nec Corp | Manufacture of semiconductor device |
-
1982
- 1982-11-19 JP JP20339882A patent/JPS5994450A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4953386A (ja) * | 1972-09-25 | 1974-05-23 | ||
| JPS5464460A (en) * | 1977-10-11 | 1979-05-24 | Supadea Guregorio | Ion implantation method |
| JPS5775463A (en) * | 1980-10-28 | 1982-05-12 | Nec Corp | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0454975B2 (ja) | 1992-09-01 |
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