JPH09237832A

JPH09237832A - 半導体装置の製造方法

Info

Publication number: JPH09237832A
Application number: JP8041978A
Authority: JP
Inventors: Masayuki Norishima; 政之法島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-02-29
Filing date: 1996-02-29
Publication date: 1997-09-09

Abstract

(57)【要約】【課題】微細化ＭＯＳ型半導体集積回路の製造におい
て、ヴィアホールを形成する為に異方性ドライエッチン
グ法（ＲＩＥ法）を用いても、ゲート絶縁膜へ注入され
るプラズマダメージを低減できる半導体装置の簡便な製
造方法を提供する事にある。【解決手段】本発明は、ＭＯＳ型半導体素子の制御電
極と電気的に接続されている配線を含む配線層を形成す
るに際し、該配線層の下層の上に導電性膜を堆積し、該
導電性膜の上にプラズマストッパー膜となる絶縁膜を形
成した後に該配線層及び該配線層の上層配線層とを絶縁
分離する層間絶縁膜を堆積する。その後、該層間絶縁膜
上にレジストを塗布し、リソグラフィー法により該レジ
ストをパターニングし、異方性ドライエッチング法を用
いて前記層間絶縁膜のみを除去する事によりヴィアホー
ルを形成する。その後、等方性エッチング法を用いて、
前記ヴィアホール内の前記プラズマストッパー膜となる
絶縁膜を除去し、該導電性膜を露出させる工程とを有す
る事を特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板上にＭ
ＯＳ型半導体素子を有する半導体装置、半導体集積回路
の製造方法に関するもので、特に配線を含む配線層が複
数層形成されている大規模ＭＯＳ型半導体集積回路の製
造方法に関する物である。

【０００２】

【従来の技術】配線を含む配線層が複数層形成されてい
る大規模ＭＯＳ型半導体集積回路の従来の製造方法を図
２を用いて詳細に説明する。図６の（１）に示すよう
に、半導体基板２００の上に通常のＬＯＣＯＳ法を用い
て素子間分離絶縁膜２０５を形成し、熱酸化法を用いて
ゲート絶縁膜２１０を形成し、素子間分離絶縁膜２０５
及びゲート絶縁膜２１０の上にポリシリコン２１６を堆
積し、このポリシリコン２１６の上にタングステンケイ
化物２１７を堆積する事により導電性膜２１５を形成し
た後、該導電性膜２１５の上に層間絶縁膜２２０を形成
する。また、該導電性膜２１５はＭＯＳ型半導体素子で
の制御電極（ゲート電極）として作用する。

【０００３】次に、図６の（２）に示すように、第一の
層間絶縁膜２２０の上にレジスト２２５を塗布し、リソ
グラフィー法を用いてレジスト２２５をパターニング
し、該パターニングされたレジスト２２５をマスクにし
て、エッチャントガスを部分的にイオン化したプラズマ
状態にして、生じたイオンと被加工材料とを反応させる
事によりエッチングを行う異方性ドライエッチング法
（ＲＩＥ法）を用いて、第一の層間絶縁膜２２０を除去
し、コンタクト孔２３０を形成する事によりＭＯＳ型半
導体素子を含んだＭＯＳ型半導体素子形成層２３５を形
成する。

【０００４】また、ＭＯＳ型半導体素子形成層２３５の
上に形成される予定の上層の配線層とＭＯＳ型半導体素
子形成層２３５との層間容量を低減するため、第一の層
間絶縁膜２２０の厚さを数ミクロン程度と厚く堆積させ
る。この厚い層間絶縁膜２３０を所望の形状及び深さに
加工するためには、最も加工制御性の良い異方性ドライ
エッチング法（ＲＩＥ法）の使用は必要不可欠である。

【０００５】また、第一の層間絶縁膜２２０を異方性ド
ライエッチング法（ＲＩＥ法）を用いてエッチングする
際、プラズマ状態で部分的にイオン化した粒子が放電用
にかけられた電界で加速されて上記被加工材料である第
一の層間絶縁膜２２０に照射される。そして次第に該第
一の層間絶縁膜２２０がエッチングされて、プラズマ状
態で部分的にイオン化した粒子が、第一の層間絶縁膜２
２０の下の導電体である導電性膜２１５に触れると、図
６の（２）に示すように、プラズマの影響が該導電性膜
２１５を伝わり、該ＭＯＳ型半導体素子等に影響を与え
る（以下、この影響をプラズマダメージという）。

【０００６】上述のプラズマダメージが導電体である導
電性膜２１５を伝わり、素子間分離絶縁膜２０５へ
（ａ）、ゲート絶縁膜２１０へ（ｂ）それぞれ注入され
る（図６の（２）参照）。特に、ゲート絶縁膜２１０に
プラズマダメージが注入された場合、ゲート絶縁膜２１
０の厚さは通常数ｎｍ程度と非常に薄いので、ＭＯＳ型
半導体素子の特性に大きく影響を与える。また、第一の
層間絶縁膜２２０をエッチングする際、良好なコンタク
ト孔を形成するために、前記導電性膜２１５が十分に露
出するまでエッチングを行わなければならないので、上
述のプラズマダメージの注入は避けられない。

【０００７】次に、図６の（１）に示すように、レジス
ト２２５を剥離した後、コンタクト孔２３０に気層成長
法（ＣＶＤ法）によりタングステン２３１を埋め込み、
第一の層間絶縁膜２２０の上及び前記コンタクト孔２３
０内のタングステン２３１の上に、チタン膜２４１、チ
タン窒化膜２４２、Ａｌ−Ｃｕ合金膜２４３、反射防止
用チタン窒化膜２４４の積層構造からなる金属配線２４
０を形成し、この金属配線２４０の上にレジスト２５０
を塗布する。

【０００８】次に、図７の（２）に示すように、リソグ
ラフィー法を用いて、レジスト２５０をパターニング
し、該パターニングされたレジスト２５０をマスクにし
て、ＲＩＥ法により、金属配線２４０をエッチングす
る。また、この金属配線２４０のエッチングの際にも、
プラズマダメージが図７の（２）に示したように、金属
配線２４０及びコンタクト孔２３０及び導電性膜２１５
を伝わり、素子間分離絶縁膜２０５へ（ａ）、ゲート絶
縁膜２１０へ（ｂ）、及び隣の半導体素子へ（ｃ）、そ
れぞれ注入される。しかし、この金属配線２４０の加工
の際のプラズマダメージは隣に形成された半導体素子に
多く分配され、ゲート絶縁膜２１０へ大きな影響は与え
ない。

【０００９】次に、図８の（１）に示すように、前記レ
ジスト２５０を剥離した後、エッチングにより加工され
た金属配線２４０及び第一の層間絶縁膜２２０の上に第
二の層間絶縁膜２５５を堆積し、この第二の層間絶縁膜
２５５の上にレジスト２６０を塗布する。

【００１０】次に、図８の（２）に示すように、リソグ
ラフィー法を用いて、レジスト２６０をパターニング
し、このパターニングされたレジスト２６０をマスクに
して、異方性ドライエッチング法（ＲＩＥ法）により、
第二の層間絶縁膜２５５をエッチングし、ヴィアホール
２６５を形成する事によりＭＯＳ型半導体素子形成層２
３５の上に第一の配線層２７０を形成し、大規模ＭＯＳ
型半導体集積回路が製造される。

【００１１】図８の（２）に示した様に、この異方性ド
ライエッチングの際、プラズマダメージが導電体である
金属配線２４０及びコンタクト孔２３０及び導電性膜２
１５を伝わり、素子間分離絶縁膜２０５へ（ａ）、ゲー
ト絶縁膜２１０へ（ｂ）それぞれ注入される。特に、ゲ
ート絶縁膜２１０にプラズマダメージが注入された場
合、ゲート絶縁膜２１０の厚さは通常数ｎｍ程度と非常
に薄いので、ＭＯＳ型半導体素子の特性に大きく影響を
与える。この第二の層間絶縁膜２５５をエッチングする
際、良好なヴィアホールを形成するために、前記金属電
極２４０が十分に露出するまでエッチングを行わなけれ
ばならないの上述のプラズマダメージの注入は避けられ
ない。

【００１２】上述のように、異方性ドライエッチング法
（ＲＩＥ法）を用いるたびにプラズマダメージが蓄積さ
れていき、特に、薄いゲート絶縁膜２１０にプラズマダ
メージが注入された場合、ＭＯＳ型半導体素子のゲート
絶縁膜の耐圧性の劣化及びしきい値電圧の変動等が生
じ、初期特性及び信頼性劣化等の問題を引き起こす。プ
ラズマダメージによるこの問題を避けるために、従来は
放電用にかける電界の強さ、分布及びガス条件等の各種
エッチング条件の最適化やエッチング装置の改良を行
い、注入されるプラズマダメージがＭＯＳ型半導体素子
の初期特性及び信頼性劣化等を引き起こさない程度に抑
制していた。

【００１３】しかしながら、現在製造されている微細化
半導体集積回路においては、以下のような問題が発生し
ている。（イ）半導体集積回路の大規模化、多機能化により、配
線層の層数が増加する事により各配線層間を接続するヴ
ィアホールの数も増加している。これに伴い、異方性ド
ライエッチング法を用いる回数が必然的に増加し、プラ
ズマダメージを受ける回数が増加している事。

【００１４】（ロ）半導体集積回路の大規模化及び高速
化を達成するため半導体素子及び半導体素子間を接続す
る配線の微細化が進んでおり、より微細なヴィアホール
等を精度良く、かつ、均一に加工するために、より高密
度なプラズマ使用した異方性ドライエッチング法（ＲＩ
Ｅ法）を用いる必要があり、一回の異方性ドライエッチ
ング法で受けるプラズマダメージが増大している事。

【００１５】（ハ）半導体集積回路の高速化のため、使
用されるＭＯＳ型半導体素子のゲート長の縮小及びゲー
ト絶縁膜の薄膜化により、ゲート絶縁膜がプラズマダメ
ージの影響に対しより敏感になっている。

【００１６】（ニ）半導体集積回路の微細化を達成する
ためヴィアホールの径は小さくなっているが、層間容量
を低減するためヴィアホールの深さはそれ程浅くなら
ず、結果的にヴィアホールを開孔するためのエッチング
時間が伸びる傾向にある事。

【００１７】上述の（イ）乃至（ニ）により、現在製造
されている微細化半導体集積回路において、ヴィアホー
ル形成の際のエッチング条件の最適化及びエッチング装
置の改良を行っても、注入されるプラズマダメージがゲ
ート絶縁膜に注入され事に起因するＭＯＳ型半導体素子
の初期特性及び信頼性劣化等の問題を抑制する事が出来
ない。

【００１８】

【発明が解決しようとする課題】上述の（イ）乃至
（ニ）の状況により、現在製造されている微細化半導体
集積回路において、ヴィアホール形成の際のエッチング
条件の最適化及びエッチング装置の改良を行っても、注
入されるプラズマダメージがゲート絶縁膜に注入される
事に起因するＭＯＳ型半導体素子の初期特性及び信頼性
劣化等を抑制する事が出来なくなってきている。

【００１９】本発明は、微細化ＭＯＳ型半導体集積回路
の製造において、ヴィアホールを形成する為に異方性ド
ライエッチング法（ＲＩＥ法）を用いても、ゲート絶縁
膜へ注入されるプラズマダメージを低減できる半導体装
置の簡便な製造方法を提供する事を目的とする。

【００２０】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、ＭＯＳ型半導体素子の制御電極となる導
電性膜と電気的に接続されている配線を含む配線層を形
成するに際し、該形成される予定の配線層の下層配線層
の上に導電性膜を堆積し、該導電性膜の上にプラズマス
トッパー膜となる絶縁膜を形成した後に該配線層及び該
配線層の上層配線層とを絶縁分離する層間絶縁膜を堆積
する。その後、該層間絶縁膜上にレジストを塗布し、リ
ソグラフィー法により該レジストをパターニングし、こ
のパターニングされたレジストをマスクにして異方性ド
ライエッチング法を用いて前記層間絶縁膜を除去する事
によりヴィアホールを形成する。その後、等方性エッチ
ング法を用いて、前記ヴィアホール内のプラズマストッ
パー膜となる絶縁膜を除去し、該導電性膜を露出させる
工程とを有する事を特徴とする。

【００２１】本発明は、導電性膜上にプラズマストッパ
ー膜を形成しているので、ヴィアホールを形成する為に
異方性ドライエッチング法（ＲＩＥ法）を用いても、ゲ
ート絶縁膜へ注入されるプラズマダメージを低減する事
ができる。この為、プラズマダメージに起因するＭＯＳ
型半導体素子の初期特性及び信頼性劣化等の問題を解消
する事が出きる。

【００２２】

【発明の実施の形態】本発明の実施形態を図１を用いて
詳細に説明する。図１の（１）に示すように、半導体基
板１００の上に通常のＬＯＣＯＳ法を用いて素子間分離
絶縁膜１０５を形成し、熱酸化法を用いてゲート絶縁膜
１１０を形成し、素子間分離絶縁膜１０５及びゲート絶
縁膜１１０の上にリン等の不純物が導入されたポリシリ
コン１１６を堆積し、このポリシリコン１１６の上にタ
ングステンケイ化物１１７を堆積する事によりＰｏｌｙ
ｃｉｄｅ構造積層膜からなる導電性膜（ゲート電極）と
して作用する導電性膜１１５を形成し、該導電性膜１１
５の上にプラズマＣＶＤ法を用いて厚さ２０〜１００ｎ
ｍ、例えば５０ｎｍのシリコン窒化膜からなるプラズマ
ストッパー膜１１８を該導電性膜１１５の上に形成した
後、該シリコン窒化膜からなるプラズマストッパー膜１
１８の上にプラズマＣＶＤ法を用いて二酸化シリコンか
らなる第一の層間絶縁膜１２０を厚さ３００〜１５００
ｎｍ、例えば５００ｎｍ形成する。

【００２３】次に、図１の（２）に示すように、第一の
層間絶縁膜１２０の上にレジスト１２５を塗布し、リソ
グラフィー法を用いてレジスト１２５をパターニング
し、該パターニングされたレジスト１２５をマスクにし
て、異方性ドライエッチング法（ＲＩＥ法）を用いて、
第一の層間絶縁膜１２０のみを除去し、第一のプラズマ
ストッパー膜１１８を露出させる事によりコンタクト孔
１３０を形成し、前記パターニングされたレジスト１２
５をマスクにして、等方性エッチング法（ＣＤＥ法）に
より、該コンタクト孔１３０内のプラズマストッパー膜
１１８のみを除去する事によりＭＯＳ型半導体素子を含
んだＭＯＳ型半導体素子形成層１３５を形成する。ま
た、プラズマストッパー膜１１８を等方性エッチング法
により除去する際、パターニングされたレジスト１２５
を剥離して、該レジスト１２５の下の第一の層間絶縁膜
１２０をマスクとして用いても良い。

【００２４】また、前記コンタクト孔１３０を形成する
際に使用する層間絶縁膜除去用のＲＩＥ法は、前記二酸
化シリコンからなる第一の層間絶縁膜１２０を十分にエ
ッチングでき、かつ、前記コンタクト孔１３０内の二酸
化シリコンからなる第一の層間絶縁膜１２０を完全に除
去するために行われるいわゆるオーバーエッチングを行
っても第一の層間絶縁膜１２０の下のシリコン窒化膜か
らなる第一のプラズマストッパー膜１１８が除去されて
該プラズマストッパー膜１１８の下の導電性膜１１５が
露出してしまわない様な、第一のプラズマストッパー膜
１１８とのエッチング選択比が十分大きいという条件で
行われる。

【００２５】また、このプラズマストッパー膜１１８の
厚さと第一の層間絶縁膜１２０との厚さの関係は、該プ
ラズマストッパー膜１１８と該第一の層間絶縁膜１２０
とのエッチング選択比で決まる。

【００２６】また、コンタクト孔１３０内に露出したプ
ラズマストッパー膜１１８を除去する等方性エッチング
法（ＣＤＥ法）は、プラズマ状態で部分的にイオン化し
た粒子を放電用にかけられた電界で加速させ被加工物に
衝突させる事によりエッチングを行うＲＩＥ法とは異な
り、プラズマ状態で部分的にイオン化した粒子の雰囲気
中に被加工物をさらす事によりエッチングを行うので、
等方性エッチングの際のプラズマダメージの影響は無視
できる。

【００２７】また、第一の層間絶縁膜１２０を異方性ド
ライエッチング法（ＲＩＥ法）を用いてエッチングする
際、プラズマ状態で部分的にイオン化した粒子が放電用
にかけられた電界で加速されて上記被加工材料である第
一の層間絶縁膜１２０に照射される。そして次第に該第
一の層間絶縁膜１２０がエッチング除去されて、プラズ
マ状態で部分的にイオン化した粒子は、シリコン窒化膜
からなるプラズマストッパー膜１１８の表面に照射され
る様になる。この際、該イオン化した粒子はプラズマス
トッパー膜１１８の存在により下層の導電体である導電
性膜１１５に触れないので、従来のようなＭＯＳ型半導
体素子のゲート絶縁膜１１０へのプラズマダメージの注
入を防ぐ事が出来る。

【００２８】次に、図２の（１）に示すように、レジス
ト１２５を剥離した後、コンタクト孔１３０に気層成長
法（ＣＶＤ法）によりタングステン１３１を埋め込み、
第一の層間絶縁膜１２０の上及び前記コンタクト孔１３
０内のタングステン１３１の上に、チタン膜１４１、チ
タン窒化膜１４２、Ａｌ−Ｃｕ合金膜１４３、反射防止
用チタン窒化膜１４４の積層構造からなる第一の金属配
線１４０を形成し、該第一の金属配線１４０の上に窒化
シリコンからなる第二のプラズマストッパー膜１１９を
形成し、更に該第二のプラズマストッパー膜１１９の上
にレジスト１５０を塗布する。

【００２９】次に、図２の（２）に示すように、リソグ
ラフィー法を用いて、レジスト１５０をパターニング
し、該パターニングされたレジスト１５０をマスクにし
て、ＲＩＥ法により、第二のプラズマストッパー膜１１
９及び第一の金属配線１４０をエッチングする。また、
この第一の金属配線１４０のエッチングの際のプラズマ
ダメージは上述の理由によりゲート絶縁膜１１０へ大き
な影響は与えない。

【００３０】次に、図３の（１）に示すように、前記レ
ジスト１５０を剥離した後、第二のプラズマストッパー
膜１１９及び第一の層間絶縁膜１２０の上に第二の層間
絶縁膜１５５を堆積し、この第二の層間絶縁膜１５５の
上にレジスト１６０を塗布する。

【００３１】次に、図３の（２）に示すように、リソグ
ラフィー法を用いて、レジスト１６０をパターニング
し、このパターニングされたレジスト１６０をマスクに
して、異方性ドライエッチング法（ＲＩＥ法）により、
第二の層間絶縁膜１５５をエッチング除去し、前記第二
のプラズマストッパー膜１１９を露出させヴィアホール
１６５を形成し、前記パターニングされたレジスト１６
０をマスクにして等方性エッチング法（ＣＤＥ法）によ
り、該ヴィアホール１６５内の第二のプラズマストッパ
ー膜１１９のみを除去する事により第一の配線層１７０
を形成する。

【００３２】また、プラズマストッパー膜１１９を等方
性エッチング法により除去する際、パターニングされた
レジスト１６０を剥離して、該レジスト１６０の下の第
二の層間絶縁膜１５５をマスクとして用いても良い。

【００３３】前記ヴィアホール１６５を形成する際に使
用する二酸化シリコンからなる層間絶縁膜除去用のＲＩ
Ｅ法は、前記二酸化シリコンからなる第二の層間絶縁膜
１５５を十分にエッチングでき、かつ、前記ヴィアホー
ル１６５内の二酸化シリコンからなる第二の層間絶縁膜
１５５を完全に除去するために行われるいわゆるオーバ
ーエッチングを行っても第二の層間絶縁膜１５５の下の
シリコン窒化膜からなる第二のプラズマストッパー膜１
１９が除去されて該第二のプラズマストッパー膜１１９
の下の金属配線１４０が露出してしまわない様な、第二
のプラズマストッパー膜１１９とのエッチング選択比が
十分大きいという条件で行われる。

【００３４】また、この第二のプラズマストッパー膜１
１９の厚さと第二の層間絶縁膜１５５との厚さの関係
は、該第二のプラズマストッパー膜１１９と該第二の層
間絶縁膜１５５とのエッチング選択比で決まる。

【００３５】また、既に述べたように、等方性エッチン
グの際のプラズマダメージの影響は無視できる。また、
第二の層間絶縁膜１５５を異方性ドライエッチング法
（ＲＩＥ法）を用いてエッチングする際、前述と同様
に、第二のプラズマストッパー膜１１９の存在により該
イオン化した粒子は第二のプラズマストッパー膜１１９
の下の導電体である金属配線１４０に触れないので、従
来のようなＭＯＳ型半導体素子のゲート絶縁膜１１０へ
のプラズマダメージの注入を防ぐ事が出来る。

【００３６】また、図４に示すように、図２〜図３と同
様に、第一の配線層１７０の上に第二の配線層１７５を
形成し、大規模ＭＯＳ型半導体集積回路を製造する。本
実施形態は、ＭＯＳ型半導体素子層に含まれるＭＯＳ型
半導体素子は、ＭＯＳトランジスタを想定したが、ＭＯ
Ｓキャパシタでも良い。

【００３７】また、上記のプラズマストッパー膜を除去
する等方性エッチング法は熱リン酸等の溶液エッチング
法でも良い。この溶液エッチング法（ウエットエチング
法）はプラズマを利用しないのでＣＤＥ法より確実にプ
ラズマダメージを抑制する事が出来する。

【００３８】また、本実施形態は第一及び第二の層間絶
縁膜に二酸化シリコンを使用したが、プラズマストッパ
ー膜と層間絶縁膜とのエッチング選択比が十分に取れれ
ば、これらの層間絶縁膜及びプラズマストッパー膜の種
類は任意に選ぶ事が出来る。たとえば層間絶縁膜にテフ
ロン等の低誘電率有機膜を用い、プラズマストッパー膜
に二酸化シリコンを使用しても良い。

【００３９】また、本実施形態ではＭＯＳ型半導体素子
形成領域及びそれぞれの配線層を形成する際に各層全て
にプラズマストッパー膜によるプラズマ対策を施した
が、ＭＯＳ型半導体集積回路の使用上問題なければ任意
の層のみ、もしくは任意の複数層にプラズマ対策を施し
ても良い。

【００４０】また、本実施形態では積層された金属配線
を含む配線層が隣接する配線層にヴィアホール１６５及
び１８０を介して電気的に接続されているが、図５に示
すように、一つの配線層を貫通するヴィアホール１８５
を有していても良い。

【００４１】

【発明の効果】本発明は以上の様に構成されているの
で、コンタクトホール及びヴィアホールを形成する為に
異方性ドライエッチング法（ＲＩＥ法）を用いても、ゲ
ート絶縁膜へ注入されるプラズマダメージを低減でき、
プラズマダメージに起因するＭＯＳ型半導体素子の初期
特性及び信頼性劣化等の問題を従来の方法よりも効果的
に抑制する事が出きる。

【図面の簡単な説明】

【図１】本発明の方法を用いた大規模ＭＯＳ型半導体集
積回路を製造工程の実施形態図。

【図２】本発明の方法を用いた大規模ＭＯＳ型半導体集
積回路を製造工程の実施形態図。

【図３】本発明の方法を用いた大規模ＭＯＳ型半導体集
積回路を製造工程の実施形態図。

【図４】本発明の方法を用いた大規模ＭＯＳ型半導体集
積回路を製造工程の実施形態図。

【図５】本発明の方法を用いた大規模ＭＯＳ型半導体集
積回路を製造工程の実施形態図。

【図６】従来の大規模ＭＯＳ型半導体集積回路を製造工
程図。

【図７】従来の大規模ＭＯＳ型半導体集積回路を製造工
程図。

【図８】従来の大規模ＭＯＳ型半導体集積回路を製造工
程図。

【符号の説明】

１００、２００半導体基板１０５、２０５素子間分離絶縁膜１１０、２１０ゲート絶縁膜１１６、２１６ポリシリコン１１７、２１７タングステンケイ化物１１５、２１５導電性膜１２０、２２０第一の層間絶縁膜１２５、２２５、２５０レジスト１３０、２３０コンタクト孔１３５、２３５ＭＯＳ型半導体素子を含んだＭＯＳ型
半導体素子形成層１３１、２３１タングステン１４１、２４１チタン膜１４２、２４２チタン窒化膜１４３、２４３Ａｌ−Ｃｕ合金膜１４４、２４４反射防止用チタン窒化膜１４０、２４０金属配線１５５、１５８第二の層間絶縁膜１７０、２７０第一の配線層１６５、２６５、１８０、１８５ヴィアホール１１８第一のプラズマストッパー膜１１９第二のプラズマストッパー膜ａ，ｂ，ｃプラズマダメージの注入

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成された絶縁膜上に制御
電極となる第一の導電層を形成する事によりＭＯＳ型半
導体素子を形成し、該第一の導電層の上に第一の層間絶
縁膜を形成した後にリソグラフィー法及び異方性ドライ
エッチング法を用い該第一の層間絶縁膜にコンタクト孔
を形成し、該コンタクト孔に第一の電極材料を形成する
事によりＭＯＳ型半導体素子を含むＭＯＳ型半導体素子
形成層を形成する工程と、前記半導体素子形成層の上に配線として使用し、金属か
らなる第ニの導電層を形成し、該第二の導電層の上に絶
縁膜からなる第一のプラズマストッパー膜を形成し、該
第一のプラズマストッパー膜の上に第二の層間絶縁膜を
形成した後にリソグラフィー法及び異方性ドライエッチ
ング法を用いる事により該第二の層間絶縁膜にヴィアホ
ールを形成した後、前記ヴィアホール内のプラズマスト
ッパー膜のみを等方性エッチング法により除去し、前記
第二の導電層を露出させ、該ヴィアホール内に第二の電
極材料を形成する事により金属配線を含んだ第一の配線
層を形成する工程と、前記第一の配線層上に配線として使用し、金属からなる
第三の導電層を形成し、該第三の導電層の上に絶縁膜か
らなる第ニのプラズマストッパー膜を形成し、該第二の
プラズマストッパー膜の上に第三の層間絶縁膜を形成し
た後、リソグラフィー法及び異方性ドライエッチング法
を用いる事により該第三の層間絶縁膜にヴィアホールを
形成し、前記ヴィアホール内のプラズマストッパー膜の
みを等方性エッチング法により除去し、前記第三の導電
層を露出させ、該ヴィアホール内に第三の電極材料を形
成する事により金属配線を含んだ第ニの配線層を形成す
る工程と有する事を特徴とする半導体装置の製造方法。
【請求項２】半導体基板上に形成された絶縁膜上に制御
電極となる第一の導電層を形成する事によりＭＯＳ型半
導体素子を形成し、該第一の導電層の上に第一の層間絶
縁膜を形成した後にリソグラフィー法及び異方性ドライ
エッチング法を用いて該第一の層間絶縁膜にコンタクト
孔を形成し、該コンタクト孔に電極材料を形成する事に
よりＭＯＳ型半導体素子を含むＭＯＳ型半導体素子形成
層を形成した後、前記ＭＯＳ型半導体素子形成層の上に
金属配線を含む配線層がニ層以上積層され、前記ＭＯＳ
型半導体素子形成層の上に形成される配線層に含まれる
金属配線がコンタクト孔を介し前記ＭＯＳ型半導体素子
の制御電極に電気的に接続され、かつ、該積層された個
々の配線層に含まれる金属配線が、該配線層の下層の配
線層に含まれる金属配線とヴィアホールを介し電気的に
接続されている前記積層された配線層の個々の配線層を
形成する工程において、既に形成された配線層の層間絶縁膜の上に金属配線とな
る第二の導電層を形成し、該第二の導電層の上に絶縁膜
ならなるプラズマストッパー膜を形成した後に第二の層
間絶縁膜を堆積する事により、積層された配線層のうち
の一つの配線層を形成する工程と、該第二の層間絶縁膜上にレジストを塗布し、リソグラフ
ィー法により該レジストをパターニングし、該パターニ
ングしたレジストをマスクにして異方性ドライエッチン
グ法を用いて前記第二の層間絶縁膜を除去する事により
ヴィアホールを形成する工程と、前記パターニングされたレジストをマスクにして等方性
エッチング法を用いて、前記ヴィアホール内のプラズマ
ストッパー膜となる絶縁膜を除去し、前記プラズマスト
ッパー膜下層の金属配線となる第二の導電層を露出させ
る工程とを有する事を特徴とする半導体装置の製造方
法。
【請求項３】半導体基板上に形成された絶縁膜上に制御
電極となる第一の導電層を形成する事によりＭＯＳ型半
導体素子を形成し、該第一の導電層の上に第一の層間絶
縁膜を形成した後にリソグラフィー法及び異方性ドライ
エッチング法を用い該第一の層間絶縁膜にコンタクト孔
を形成し、該コンタクト孔に電極材料を形成する事によ
りＭＯＳ型半導体素子を含むＭＯＳ型半導体素子形成層
を形成し、前記ＭＯＳ型半導体素子形成層の上に金属配
線を含む配線層がニ層以上積層され、前記ＭＯＳ型半導
体素子形成層の上に形成される配線層に含まれる金属配
線がコンタクト孔を介し前記ＭＯＳ型半導体素子の制御
電極に電気的に接続され、かつ、該積層された個々の配
線層に含まれる金属配線が、該配線層の下層の配線層に
含まれる金属配線とヴィアホールを介し電気的に接続さ
れている前記積層された配線層の最上層以外の少なくと
も一層の配線層を形成する工程において、既に形成された配線層の層間絶縁膜の上に金属配線とな
る第二の導電層を形成し、該第二の導電層の上に絶縁膜
ならなるプラズマストッパー膜を形成した後に第二の層
間絶縁膜を堆積する事により積層された配線層のうちの
一つの配線層を形成する工程と、該第二の層間絶縁膜上にレジストを塗布し、リソグラフ
ィー法により該レジストをパターニングし、該パターニ
ングしたレジストをマスクにして異方性ドライエッチン
グ法を用いて前記第二の層間絶縁膜を除去する事により
ヴィアホールを形成する工程と、前記パターニングされたレジストをマスクにして等方性
エッチング法を用いて、前記ヴィアホール内のプラズマ
ストッパー膜となる絶縁膜を除去し、前記プラズマスト
ッパー膜下層の金属配線となる第二の導電層を露出させ
る工程とを有する事を特徴とする半導体装置の製造方
法。
【請求項４】半導体基板上に形成された絶縁膜の上に制
御電極となる導電性膜を有したＭＯＳ型半導体素子を形
成する工程と、前記制御電極となる導電性膜の上に絶縁
膜からなるプラズマストッパー膜を形成する工程と、前記プラズマストッパー膜となる絶縁膜の上に層間絶縁
膜を形成する工程と、前記層間絶縁膜上にレジストを塗
布し、リソグラフィー法により該レジストをパターニン
グし、該パターニングされたレジストをマスクにして、
異方性ドライエッチング法により前記層間絶縁膜を除去
する事によりコンタクト孔を形成する工程と、前記パターニングしたレジストをマスクにして、前記コ
ンタクト孔の底に露出した絶縁膜からなるプラズマスト
ッパー膜を等方性エッチング法により除去する事により
前記ＭＯＳ型半導体素子の制御電極となる導電性膜を露
出する工程とを有する事を特徴をする半導体装置の製造
方法。
【請求項５】絶縁膜からなるプラズマストッパー膜を除
去する為に用いた等方性エッチング法がＣＤＥ法による
事を特徴をする請求項１ないし３記載の半導体装置の製
造方法。
【請求項６】絶縁膜からなるプラズマストッパー膜を等
方性エッチング法により除去する際にマスクとして使用
したパターニングされたレジストを剥離し層間絶縁膜を
露出させ、該露出した層間絶縁膜をマスクにして等方性
エッチングを行う事を特徴をする請求項１ないし４記載
の半導体装置の製造方法。