JP4302929B2 - 半導体基板の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は半導体基板の製造方法、特に、支持基板の上に絶縁膜を挟んで単結晶の半導体層を有する半導体基板の製造方法に関するものである。
【０００２】
【従来の技術】
ＳＯＩ基板は、素子の形成される単結晶の半導体層の下が絶縁膜であるために、従来のバルクシリコン基板と比較して寄生容量を小さくできるという利点があり、近年、半導体装置の基板として盛んに用いられるようになっている。
ＳＯＩ基板１１０は、図３に示すように、単結晶シリコン等からなる支持基板１０１の上に厚い酸化膜１０２を堆積させ、さらにその上に単結晶基板１０３を貼り合わせて支持基板１０１の反対側から単結晶基板１０３を研削して薄くすることにより得られる。
ＳＯＩ基板１１０は上述のように酸化膜１０２があるために単結晶基板１０３と支持基板１０１とが電気的に分離されている。従って、ＳＯＩ基板１１０を用いた半導体装置の製造工程において、異方性ドライエッチング（ＲＩＥ）のような電荷を帯びた気体化学種を単結晶基板１０３に衝突させるエッチング工程、あるいは電荷を帯びたイオンを単結晶基板１０３に衝突させるイオン注入やイオンプレーティングの際に図３のように単結晶基板１０３が帯電してしまう。単結晶基板１０３が帯電してしまうと、特に、図３のような数ｎｍ〜数十ｎｍと非常に薄いゲート酸化膜１０６を有しているＭＯＳトランジスタにおいては、ゲート電極１０７と単結晶基板１０３間で静電気による放電が生じてゲート酸化膜１０６を破壊してしまう危険性がある。静電破壊が発生するとゲート電極１０７と単結晶基板１０３とが電気的にショートしてしまうため、半導体装置として不良品となる。
【０００３】
【発明が解決しようとする課題】
しかしながら、ＳＯＩ基板において単結晶基板と支持基板とを電気的に接続する手法の公知例として、図４に示す特開平１１−２２０１４２号公報に示される技術がある。
【０００４】
図４（ａ）のように、ＳＯＩ基板の製造工程において、第１のシリコン基板２０３上に酸化膜２０２を成膜し、製品のチップサイズを決める単結晶基板のスクライブ線に相当する箇所の酸化膜２０２を開口して開口２０８を形成し、続いて、図４（ｂ）のように、不純物がドープされたポリシリコン２０１を堆積させる。
【０００５】
次に、図４（ｃ）のように、第１のシリコン基板２０３を逆さまにして、ポリシリコン２０１上に第２のシリコン基板２０９を重ね、高温熱処理により互いに接合させる。その後、第１のシリコン基板２０３を研削して薄くする。
【０００６】
このようにして、第１のシリコン基板２０３と第２のシリコン基板２０９とを開口２０８のポリシリコン２０１を通して電気的に接続する。
しかしながら、この製造方法では、工程数が増えるためＳＯＩ基板が高価になる、また、ＳＯＩ基板が所定の製品に用いられるため他の製品には使用できないという制約からＳＯＩ基板としての汎用性が無くなる等の問題がある。
【０００７】
図５は、同じく特開平１１−２２０１４２号公報に示される別の技術である。図５（ａ）のように、支持基板３０１及びシリコン基板３０３の間に絶縁膜３０２を挟んだ構造のＳＯＩ基板３１０に対して、図５（ｂ）のように、シリコン基板３０３、絶縁膜３０２、支持基板３０１の外周部を面取りして、シリコン基板３０３の側面及び支持基板３０１の上面を露出させる。
次に、図５（ｃ）のように、シリコン基板３０３の上面及び支持基板３０１の上面の一部に高濃度拡散層３１１、３１２を形成し、金属配線３１３により高濃度拡散層３１１、３１２同士を短絡させる。
しかしながら、面取り部においてイオン注入と不純物拡散の手法により高濃度不純物拡散層３１１、３１２を内部素子の高濃度不純物拡散層３１３とともに形成し、ＣＶＤ手法により金属膜を成膜し、フォトリソグラフィならびにドライエッチングの手法によりパターニングすることで、内部素子の金属配線３１４とともに形成された金属配線３１５を通してシリコン基板３０３及び支持基板３０１の電気的接続を行っている。この場合、金属配線３１４、３１５形成までに要する工程が長いため、金属配線形成まで行われる工程において静電気対策ができず、歩留まりが悪くなるという問題がある。
【０００８】
本発明の目的は、素子が形成される前の段階で短い工程数で単結晶シリコン層に静電気対策を施したＳＯＩ構造の半導体基板の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の半導体基板の製造方法は、第１の基板に絶縁膜を堆積させる工程と、
前記第１の基板と前記絶縁膜を挟んで第２の基板を対向配置する工程と、
前記絶縁膜をエッチングして前記第１の基板と前記第２の基板との間にのみ、前
記第１の基板と前記第２の基板とが対向する面より内側に前記絶縁膜を残す工程
と、前記絶縁膜と前記第１の基板と前記第２の基板の表面に導電膜を形成する工程と、
前記絶縁膜と前記第１の基板と前記第２の基板とが対向する面とで囲まれる隙間の内壁に沿ってのみ導電膜を残し、他の導電膜を除去する工程と、を有することを特徴とする。
【００１２】
上記本発明の半導体基板の製造方法において、前記絶縁膜をエッチングして前記第１の基板と前記第２の基板との間にのみ、前記第１の基板と前記第２の基板とが対向する面より内側に前記絶縁膜を残す工程において、前記エッチングがウェットエッチングである。
【００１３】
上記本発明の半導体基板の製造方法において、前記絶縁膜と前記第１の基板と前記第２の基板とが対向する面とで囲まれる隙間の内壁に沿ってのみ導電膜を残し、他の導電膜を除去する工程において、前記導電膜を異方性ドライエッチングにより除去する。
【００１４】
上記本発明の半導体基板の製造方法において、前記導電膜は化学気相成長により堆積される。
【００１５】
【発明の実施の形態】
本発明の半導体基板及びその製造方法の実施形態について、図１、２の断面図を参照して説明する。図１（ａ）は本発明の半導体基板全体の断面図であり、図１（ｂ）〜図２（ｃ）は、図１（ａ）の後に行われる半導体基板の製造方法を説明するために、図１（ａ）の破線で囲んだ部分を拡大して示している。
【００１６】
本実施形態の半導体基板の製造方法では、図１（ａ）に示すように、単結晶シリコン等からなる支持基板１とその周囲を覆うと絶縁膜２と、支持基板１の一方の絶縁膜２上に単結晶シリコン等からなる構造膜３が形成されたＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板１０を用いる。このとき、構造膜３は、構造膜３が支持基板１から剥がれないようにするために、支持基板１の外周部から内側（エッジから１〜３ｍｍ）に入った領域に形成される。構造膜３は、支持基板１の一方の絶縁膜２上に形成された構造膜のうち、支持基板１の周辺部上の構造膜を削除し、構造膜のない面取り部４を有するＳＯＩ基板１０とする。面取り部４は構造膜が削除されているので、図１（ｂ）のように絶縁膜２が露出した構造となっている。
【００１７】
半導体基板の製造工程の第一段階として、バッファードフッ酸等のフッ酸を含むエッチング液を使って、図１（ｃ）のように面取り部４の露出した絶縁膜２をエッチングする。エッチングのポイントは、構造膜３の底面と絶縁膜２との接点Ｃ１が構造膜３のエッジから１．０〜２．０μｍ中央側に移動し、且つ絶縁膜２と支持基板１の接点Ｃ２が構造膜３のエッジより０．５〜１．０μｍ中央側に移動するようにエッチング時間を設定する。
【００１８】
第二段階として、タングステンをＬＰ−ＣＶＤの手法により厚さ５００〜１０００ｎｍ成膜する。これにより、図２（ａ）のように構造膜３と絶縁膜２と支持基板１を覆うようにタングステン５が成膜される。
【００１９】
第三段階として、ドライエッチングの手法によりタングステン５をエッチングする。これにより、図２（ｂ）のように第一段階で作られた絶縁膜２の窪みにのみタングステン１５が残される。
【００２０】
以上の３段階を経ることで、面取り部４において構造膜３と支持基板１がタングステン１５で電気的に接続されることとなる。
【００２１】
このように、本実施形態では構造膜３と支持基板１を半導体製造工程の最初の段階で電気的に接続することで、構造膜３に帯電した電荷を支持基板１に放電することができるため構造膜３が帯電することは無く、その結果帯電による半導体装置の静電破壊を防止することが可能である。
【００２２】
【発明の効果】
以上のように、本発明はポリシリコン層を持たない通常のＳＯＩ基板を用いてＳＯＩ基板製造直後に半導体素子を形成する半導体層と支持基板との間の絶縁膜をオーバーエッチングさせ、その部分で対向することとなる半導体層と支持基板を金属膜で接続するという非常に簡単な方法により、半導体層と支持基板との間の電気的接続を行うため、ＳＯＩ基板は高価にならない。また、ＳＯＩ基板製造直後に半導体層と支持基板との間の電気的接続を行うため、半導体素子製造工程において生じる静電気を支持基板に逃がすことができ、歩留まり向上にも効果がある。
【図面の簡単な説明】
【図１】本発明の半導体基板及びその製造方法の実施形態を示す半導体基板の製造工程の断面図である。
【図２】図１に続く製造工程を示す断面図である。
【図３】従来のＳＯＩ基板を用いて素子を形成する場合のＳＯＩ基板の断面図である。
【図４】従来のＳＯＩ基板の製造方法を示す断面図である。
【図５】従来のＳＯＩ基板の別の製造方法を示す断面図である。
【符号の説明】
１、１０１、３０１ 支持基板
２ 絶縁膜
３ 構造膜
４ 面取り部
５ タングステン
１０、１１０、３１０ ＳＯＩ基板
１５ タングステン
１０２ 酸化膜
１０３ 単結晶基板
１０６ ゲート酸化膜
１０７ ゲート電極
２０１ ポリシリコン
２０２ 酸化膜
２０３ 第１のシリコン基板
２０８ 開口
２０９ 第２のシリコン基板
３０２ 絶縁膜
３０３ シリコン基板
３１１、３１２、３１３ 高濃度拡散層
３１４、３１５ 金属配線

Claims (4)

1. 第１の基板に絶縁膜を堆積させる工程と、
   前記第１の基板と前記絶縁膜を挟んで第２の基板を対向配置する工程と、
   前記絶縁膜をエッチングして前記第１の基板と前記第２の基板との間にのみ、前記第１の基板と前記第２の基板とが対向する面より内側に前記絶縁膜を残す工程と、
   前記絶縁膜の表面と前記第１の基板の表面と前記第２の基板の表面に導電膜を形成する工程と、
   前記絶縁膜と前記第１の基板と前記第２の基板とが対向する面とで囲まれる隙間の内壁に沿ってのみ導電膜を残し、他の導電膜を除去する工程と、
   を有することを特徴とする半導体基板の製造方法。
2. 前記絶縁膜をエッチングして前記第１の基板と前記第２の基板との間にのみ、前記第１の基板と前記第２の基板とが対向する面より内側に前記絶縁膜を
   残す工程において、前記エッチングがウェットエッチングである請求項１記載の半導体基板の製造方法。
3. 隙間を除き他の導電膜を除去する工程において、
   前記導電膜を異方性ドライエッチングにより除去する請求項１又は２記載の半導体基板の製造方法。
4. 前記導電膜は化学気相成長により堆積される請求項１、２又は３記載の半導体基板の製造方法。

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