JPS5994449A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS5994449A
JPS5994449A JP58118319A JP11831983A JPS5994449A JP S5994449 A JPS5994449 A JP S5994449A JP 58118319 A JP58118319 A JP 58118319A JP 11831983 A JP11831983 A JP 11831983A JP S5994449 A JPS5994449 A JP S5994449A
Authority
JP
Japan
Prior art keywords
tab
burr
semiconductor substrate
resin
corner
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58118319A
Other languages
English (en)
Inventor
Shigeo Amagi
滋夫 天城
Masahiro Kitamura
北村 允宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP58118319A priority Critical patent/JPS5994449A/ja
Publication of JPS5994449A publication Critical patent/JPS5994449A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Die Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体基板全体を樹脂でモールドしたIC,L
SI等の半導体装置の構造に係る。
樹脂でモールドする半導体装置の構造は第1図に示すよ
うになっており、半導体基板2を金属板よりなるタブ3
に固着した状態で樹脂1によっつつんでいる。このモー
ルド樹脂1と半導体基板2、タブ3の線膨張係数が異る
ため各構成材には温度変化に伴う熱応力が生じる。ここ
に使用されている金属板製タブ3は第1図に示すリード
4と共に一枚の金属板より型打ち抜き加工により形成さ
れる。このためタブの一方の側の角部には第2図に示す
ように鋭い角のバリ6が残っている。従来技術において
は半導体基板をバリ6が残る面に対し反対側の面に固着
した後、樹脂でモールドしていた。このためタブの周辺
部に高い応力集中が起ることとなり、モールドレジンに
破断個所7が生じ易かった。
本発明の目的は樹脂でモールドした半導体装置において
モールド樹脂の破壊を防止することにある。
本発明は、樹脂でモールドした半導体装置において、タ
ブ近傍に生じる応力を解析した結果なされたものであり
、タブの角部に生じる高い応力を低減する手段として第
3図に示すようにタブ3のバリ6のような鋭い角を周辺
に持つタブ面へ半導体基板2を固着するようにしたもの
である。
金属板よりタブ3.リードフレームを作り出す最も低価
格で量産性の高い加工法は型打ち抜き法である。この加
工法によれば打ち抜かれた板の側面と表面および裏面と
なす角のうち一方はバリ6のような鋭い角となり、他方
は金属の塑性流動に伴い曲面状になる。そこで、この曲
面状になった角を半導体基板が固着される面に対して反
対側に位置させれば、樹脂への応力集中を低減できる。
また、バリ6のような鋭い角部を半導体基板が固着され
る側に位置させれば、弾性率が高い半導体基板の近くに
バリ6があるため、バリ6による樹脂への高(・応力集
中を防止することができる。
このためタブのバリ取り作業、角を丸める作業が不要と
なる。
本発明の実施例を第3図、第4図によって説明する。
半導体基板2はタブ3のバリが出ている側に固着すれ、
モールド樹脂1によって全体がモールドされている。こ
のタブ3の半導体基板を固着した面に対し又反対側の角
の曲率半径Rは0.01111である。本実施例におけ
るタブの角部に加わる応力と従来品の角部の応力を比較
すると5本実旅例の方が従来品より3割近く低減してい
ることがわかりた。
本発明によれば半導体装置におけるタブの角部に生じる
応力集中を軽減できるのでモールド樹脂の破壊を防止で
きる。
また、型打ち抜き加工したタブのバリ取りあるいは角の
丸め作業が不要となる。
【図面の簡単な説明】
第1図は樹脂モールドによりパッケージしたLSIの部
分断面斜視図、第2図は従来品の断面図、第3図は本発
明の実施例の断面図、第4図は本発明の実施例の部分断
面図である。 1・・・モールド樹脂、2・・・半導体基板、3・・・
タブ、4・・・リードフレーム、5・・・引出し線、6
・・・ばり、7・・・破断個所。 代理人 弁理士  高 橋 明 失 策 1 図 第 2 口 第4−図

Claims (1)

    【特許請求の範囲】
  1. 1、半導体基板を一方の表面の周辺にパリが存在する金
    属板よりなるタブの上記表面側に固着し、上記半導体基
    板を樹脂で封止した半導体装置であって、上記パリと上
    記半導体基板の側面とが近接されていることによって上
    記パリの近くの樹脂に加わる応力が緩和され℃なること
    を特徴とする半導体装置。
JP58118319A 1983-07-01 1983-07-01 半導体装置 Pending JPS5994449A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58118319A JPS5994449A (ja) 1983-07-01 1983-07-01 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58118319A JPS5994449A (ja) 1983-07-01 1983-07-01 半導体装置

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP58118320A Division JPS5980949A (ja) 1983-07-01 1983-07-01 樹脂封止半導体装置
JP11832183A Division JPS5980950A (ja) 1983-07-01 1983-07-01 樹脂封止型半導体装置

Publications (1)

Publication Number Publication Date
JPS5994449A true JPS5994449A (ja) 1984-05-31

Family

ID=14733722

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58118319A Pending JPS5994449A (ja) 1983-07-01 1983-07-01 半導体装置

Country Status (1)

Country Link
JP (1) JPS5994449A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010080913A (ja) * 2008-08-28 2010-04-08 Sanyo Electric Co Ltd 樹脂封止型半導体装置及びその製造方法、樹脂封止型電子装置
JP2018125372A (ja) * 2017-01-31 2018-08-09 ローム株式会社 半導体装置およびその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS554985A (en) * 1978-06-27 1980-01-14 Nec Kyushu Ltd Lead frame for semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS554985A (en) * 1978-06-27 1980-01-14 Nec Kyushu Ltd Lead frame for semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010080913A (ja) * 2008-08-28 2010-04-08 Sanyo Electric Co Ltd 樹脂封止型半導体装置及びその製造方法、樹脂封止型電子装置
US8502360B2 (en) 2008-08-28 2013-08-06 Sanyo Semiconductor Co., Ltd. Resin sealing type semiconductor device and method of manufacturing the same, and resin sealing type electronic device
JP2018125372A (ja) * 2017-01-31 2018-08-09 ローム株式会社 半導体装置およびその製造方法

Similar Documents

Publication Publication Date Title
JPS5994449A (ja) 半導体装置
JPS5980949A (ja) 樹脂封止半導体装置
JPS5980950A (ja) 樹脂封止型半導体装置
JPH0545063B2 (ja)
JPS5828841A (ja) 樹脂封止型半導体装置の製造方法
JPH05326782A (ja) リードフレームおよびそれを用いた半導体装置
JPS6232622A (ja) 半導体装置用樹脂封止金型
JPS61156845A (ja) 樹脂封止型半導体装置用リ−ドフレ−ム
JPH0358452A (ja) 樹脂封止型半導体装置
JPS61289637A (ja) 封止金型装置
JP2616685B2 (ja) 樹脂封止型半導体装置の製造方法
JPS59169161A (ja) 半導体装置
JP2665076B2 (ja) リードフレーム
JPH0493057A (ja) 電子部品用リードフレーム及びこれを用いた電子部品の製造方法
JP2997182B2 (ja) 面実装用樹脂封止半導体装置
JPH02154454A (ja) リードフレームの製造方法
JPH0444416B2 (ja)
JPH04206560A (ja) 半導体装置の製造方法
JPH08124950A (ja) 半導体装置の製造方法
JPH0722561A (ja) 半導体装置用リードフレーム及びこれを用いた半導体装置の製造方法
JPH03248451A (ja) 半導体装置用リードフレーム
JPS62149140A (ja) 樹脂封止型半導体装置の製造方法
JPH0638435B2 (ja) 半導体モ−ルド方法
JPH0467665A (ja) 半導体装置用リードフレーム
JPH07111277A (ja) 樹脂封止型半導体装置の製造方法