JPS5990940A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPS5990940A JPS5990940A JP57201545A JP20154582A JPS5990940A JP S5990940 A JPS5990940 A JP S5990940A JP 57201545 A JP57201545 A JP 57201545A JP 20154582 A JP20154582 A JP 20154582A JP S5990940 A JPS5990940 A JP S5990940A
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- Japan
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- crystal
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- shaped
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体素子のベレッタイズ方法に関するもので
あシ、特に半導体レーザや端面発光型発光ダイオードな
どの半導体端面な機能部として有する電子デバイスのベ
レッタイメを容易する製造方法に関する。
あシ、特に半導体レーザや端面発光型発光ダイオードな
どの半導体端面な機能部として有する電子デバイスのベ
レッタイメを容易する製造方法に関する。
従来、半導体レーザなど、端面を機能部として有する半
導体素子は、端面を作成するためにヘキ開によってウェ
ハーを一度棒状にし、その後カミソリ等によって各素子
を分割する方法によって製造されていた１、シかるに従
来の分割方法においては、半導体素子のｈさが極めて薄
い場合を除いては分割した側面に斜め割れの発生が、極
めて１）い駒合で起こる１１例えばＱａＡｓ系素月の場
合半導体素子の厚さが７０μｍ以上の場合、７０φ以−
ヒの発生率で分割した側面に２０μｍ以」二のが１め１
１すれが発生する。３このことｔＪ、外観不良の光生の
原因となっているばかりでなく、リーク電流不良による
特性歩留の低下、更には厚さが均一でかつ薄いウニ・・
−を作成する必要があるためにウェノ・−ツイズ拡大化
が困難等様々な重要な問題の原因となっていた。
導体素子は、端面を作成するためにヘキ開によってウェ
ハーを一度棒状にし、その後カミソリ等によって各素子
を分割する方法によって製造されていた１、シかるに従
来の分割方法においては、半導体素子のｈさが極めて薄
い場合を除いては分割した側面に斜め割れの発生が、極
めて１）い駒合で起こる１１例えばＱａＡｓ系素月の場
合半導体素子の厚さが７０μｍ以上の場合、７０φ以−
ヒの発生率で分割した側面に２０μｍ以」二のが１め１
１すれが発生する。３このことｔＪ、外観不良の光生の
原因となっているばかりでなく、リーク電流不良による
特性歩留の低下、更には厚さが均一でかつ薄いウニ・・
−を作成する必要があるためにウェノ・−ツイズ拡大化
が困難等様々な重要な問題の原因となっていた。
本発明は上記の方法を改善し、よシ整形された半尋体素
イを容易にかつ人髪に生産する極めて有利な方法である
。本発明の主要な特徴は次の４点である。まず第１の特
徴は棒状ウェハーを固定するために粘着′アープを使用
することである。第２の揚機は個々の素子に分割する部
分に剣状または楔形状治具を用いて■溝状キズを作成す
ることである。第３の特徴は、上記■溝状キズの作成部
分を棒状ウェハーの端部１０μ■１を除く中央部に限定
しノｃことである１、紀・ｌの特徴は、上記Ｖ溝キズと
平行な方向に長軸方向を１ｊする円柱状棒体全棒状ウェ
ハーの裏面上を回転さゼることである。
イを容易にかつ人髪に生産する極めて有利な方法である
。本発明の主要な特徴は次の４点である。まず第１の特
徴は棒状ウェハーを固定するために粘着′アープを使用
することである。第２の揚機は個々の素子に分割する部
分に剣状または楔形状治具を用いて■溝状キズを作成す
ることである。第３の特徴は、上記■溝状キズの作成部
分を棒状ウェハーの端部１０μ■１を除く中央部に限定
しノｃことである１、紀・ｌの特徴は、上記Ｖ溝キズと
平行な方向に長軸方向を１ｊする円柱状棒体全棒状ウェ
ハーの裏面上を回転さゼることである。
以下に図面を用いて本発明なる方法の具体的−例を詳し
く説明］゛る。氾１図には２つの平行な測色１１１を長
軸方向に３１する細長い結晶体１２を粘着う′−プ１３
土に該両側面１１と該粘着テープ表面とが１１．又ゴる
様に、且つ次の段階で針状または楔形状治具で■溝状キ
スケ作成する結晶体表面１４は粘着テープとの接着面と
の反対面となる様に粘着テープにはシつける段階を示す
。本段階の目的は結晶体を固定するためである。
く説明］゛る。氾１図には２つの平行な測色１１１を長
軸方向に３１する細長い結晶体１２を粘着う′−プ１３
土に該両側面１１と該粘着テープ表面とが１１．又ゴる
様に、且つ次の段階で針状または楔形状治具で■溝状キ
スケ作成する結晶体表面１４は粘着テープとの接着面と
の反対面となる様に粘着テープにはシつける段階を示す
。本段階の目的は結晶体を固定するためである。
第２図には該結晶体表面１４と該結晶体長軸方向に平行
な結晶体両側面１１との交線２１からｌＯμｍ以上離れ
た結晶体表面１４上を該両側面１１と垂直な方向に一定
間隔で針状または横形状治具２２を用いて■溝状キズ２
３を作成する段階を示す。本段階において重要な点は、
結晶体の端から１０μｍ以上離れた結晶体表面１４に限
って■溝状キズ２３を作成する事である。すなわち、そ
の理由は結晶体表面の端から端まで■溝状キズを作成し
た場合においては、結晶体両側面１１に大きなカケを生
じることによる。また本段階において作成する■溝状キ
ズの方向は、結晶の容易ヘキ開方向と一致している事が
望ましい。第３図は、■溝状キズ２３を有する結晶体１
２の裏面上３１ある粘着テープ１３を介して、軸方向が
■溝状キズ２３の方向と平行に４る様に置かれた円柱状
棒体３２を荷重を加えながら回転させ、個々の半導体素
子３３に分割している段階を示す。結晶体に円柱状押体
によって荷重が加えられる事によυ、■溝状キズ部近傍
に応力が集中する。この時、円柱状棒体の軸方向とＶ軸
状キズの方向は一致しているので、■溝状キズ部近傍に
添って一様に応力集中が起きている。そしてこの応力が
結晶の臨界弾性強度に到達した瞬間に裂断が発生する。
な結晶体両側面１１との交線２１からｌＯμｍ以上離れ
た結晶体表面１４上を該両側面１１と垂直な方向に一定
間隔で針状または横形状治具２２を用いて■溝状キズ２
３を作成する段階を示す。本段階において重要な点は、
結晶体の端から１０μｍ以上離れた結晶体表面１４に限
って■溝状キズ２３を作成する事である。すなわち、そ
の理由は結晶体表面の端から端まで■溝状キズを作成し
た場合においては、結晶体両側面１１に大きなカケを生
じることによる。また本段階において作成する■溝状キ
ズの方向は、結晶の容易ヘキ開方向と一致している事が
望ましい。第３図は、■溝状キズ２３を有する結晶体１
２の裏面上３１ある粘着テープ１３を介して、軸方向が
■溝状キズ２３の方向と平行に４る様に置かれた円柱状
棒体３２を荷重を加えながら回転させ、個々の半導体素
子３３に分割している段階を示す。結晶体に円柱状押体
によって荷重が加えられる事によυ、■溝状キズ部近傍
に応力が集中する。この時、円柱状棒体の軸方向とＶ軸
状キズの方向は一致しているので、■溝状キズ部近傍に
添って一様に応力集中が起きている。そしてこの応力が
結晶の臨界弾性強度に到達した瞬間に裂断が発生する。
Ｖ溝状キズの方向と、結晶の容易ヘキ開方向とが一致し
ている場合においては、裂断は■溝状キズに添って容易
に発展し、個々の半導体素子に分割されるＢ ｙ溝状キ
ズの方向と結晶の容易ヘキ開方向とが一致し力い場合に
は、■溝状キズ方向の結晶の臨界弾性強度は前記の場合
よシも強くなシ、■溝状キズ方向に裂断を発生させるの
に必要な応力も大きくなる。しかし、あらかじめ、分割
する半導体素子の大きさに比べて、結晶体の厚さを薄く
しておくことによシ、■溝状キズ部近傍に添って上記裂
断を発生させるのに必要な応力を集中する事は可能であ
る。この場合裂断面は結晶方位に関係した微細な段差を
有する。
ている場合においては、裂断は■溝状キズに添って容易
に発展し、個々の半導体素子に分割されるＢ ｙ溝状キ
ズの方向と結晶の容易ヘキ開方向とが一致し力い場合に
は、■溝状キズ方向の結晶の臨界弾性強度は前記の場合
よシも強くなシ、■溝状キズ方向に裂断を発生させるの
に必要な応力も大きくなる。しかし、あらかじめ、分割
する半導体素子の大きさに比べて、結晶体の厚さを薄く
しておくことによシ、■溝状キズ部近傍に添って上記裂
断を発生させるのに必要な応力を集中する事は可能であ
る。この場合裂断面は結晶方位に関係した微細な段差を
有する。
第４図及び第５図に於て、従来の方法と本発明による方
法によって分割した半導体素子の典型的外観を比較する
。主要な条件は下記の通シである。
法によって分割した半導体素子の典型的外観を比較する
。主要な条件は下記の通シである。
材 質 ＧａＡｓ
表面の方位 （１００）
側面の方位 （０１１）と（Ｏｌｌ）両側面間の
距離 ２００μｎ１ 結晶体の厚さ ４０〜１４０μｍ Ｖ溝状キズの方向 ＜０１１＞ ■溝状キズの間隔 ２５０μｍ 第４図（ａ）には従来の方法において作成した半導体素
子の外観を示す。分割は鋭利なカミソリの刃を用いて行
なわれた。分割面４１は極めて不規則な割れ方をしてお
シ、分割部に微細な割れを伴った突起部分４２を有する
事が多い。特に結晶体の厚さが厚いほど不規則な割れや
突起部分を有しやすい。
距離 ２００μｎ１ 結晶体の厚さ ４０〜１４０μｍ Ｖ溝状キズの方向 ＜０１１＞ ■溝状キズの間隔 ２５０μｍ 第４図（ａ）には従来の方法において作成した半導体素
子の外観を示す。分割は鋭利なカミソリの刃を用いて行
なわれた。分割面４１は極めて不規則な割れ方をしてお
シ、分割部に微細な割れを伴った突起部分４２を有する
事が多い。特に結晶体の厚さが厚いほど不規則な割れや
突起部分を有しやすい。
第４図の）には結晶体の端部から端部まで、夕′イヤモ
ンドポイントでＶ溝状キズ４３を作成して分割した半導
体素子の外観を示す。この場合には、分割面４４は非常
に理想的である。しかしながらダイヤモンドポイントで
Ｖ溝状キズを作成する段階において側面１１に大きな欠
は部分４５を生じる。半導体レーザ等、側面を機能部と
して有する半導体素子においでは、側面が欠ける事は致
命的である１、 第４図（Ｃ）には、本発明による方法で作成した半導体
素子の外観を示す。全体的に理想的形状が得られる。第
４図中）における側面の欠は部分４５を発生しない様に
するには両側面から１０μｍ以上内側だけに限り、■溝
状キズを作成する事が重要である。
ンドポイントでＶ溝状キズ４３を作成して分割した半導
体素子の外観を示す。この場合には、分割面４４は非常
に理想的である。しかしながらダイヤモンドポイントで
Ｖ溝状キズを作成する段階において側面１１に大きな欠
は部分４５を生じる。半導体レーザ等、側面を機能部と
して有する半導体素子においでは、側面が欠ける事は致
命的である１、 第４図（Ｃ）には、本発明による方法で作成した半導体
素子の外観を示す。全体的に理想的形状が得られる。第
４図中）における側面の欠は部分４５を発生しない様に
するには両側面から１０μｍ以上内側だけに限り、■溝
状キズを作成する事が重要である。
第５図には従来のカミソリによる方法と、本発明による
方法とを、分割面での２０μｍ以上の不規則な割れの発
生率を結晶体の厚さをパラメータにして示す。図中、×
印及び破線は従来の方法による結果を示し、○印及び実
線は本発明による結果を示している。これによシ、本発
明による方法の方が明らかに分割面での不規則な割れが
生じにくいことがわかる。
方法とを、分割面での２０μｍ以上の不規則な割れの発
生率を結晶体の厚さをパラメータにして示す。図中、×
印及び破線は従来の方法による結果を示し、○印及び実
線は本発明による結果を示している。これによシ、本発
明による方法の方が明らかに分割面での不規則な割れが
生じにくいことがわかる。
上記の結晶は、ＩｎＰなど他の結晶材料についても全く
同様に期待できる。
同様に期待できる。
以上述べた様に、本発明によれば、細長い結晶体を、そ
の側面を損傷する事なく、個々の半導体素子に分割する
ことが可能である。このように本発明は側面が整った状
態の半導体素子を生産するのに極めて有利な方法である
。
の側面を損傷する事なく、個々の半導体素子に分割する
ことが可能である。このように本発明は側面が整った状
態の半導体素子を生産するのに極めて有利な方法である
。
第１図は結晶体を粘着テーノにはシつける段階を示す斜
視図である。第２図は結晶体表面にＶ溝状キズをつける
段階を示す斜視図である。第３図は結晶体裏面上に粘加
テーグを介して円柱状棒体に荷重を加えて回転さぜるこ
とによシ、結晶体を個々の半導体素子に分割する段階を
示す斜視図である。第５図は従来の方法による半導体素
子の外観と本発明による半導体素子の外観を示す図であ
シ、第４図（ａ）、Φ）には従来の方法による半導体素
子の外観図を、第４図（Ｃ）には本発明の方法による半
導体素子の外観図を示す。第５図従来の方法と本発明に
よる方法による分割面での２０μｍ以上の割れの発生率
の結晶体の厚さ依存性を示す特性図である。 ｈ ／ 霞 １、□ ζ′ｌ：・” 鵠 、？ 図 、３１ ．３３ ｙ 、、３ 霞 犯４霞ｒｂ） Ｚ ４図（１’） に ６１、Ｆ−の厚ご ≠ｍ） ｆ−７５口
視図である。第２図は結晶体表面にＶ溝状キズをつける
段階を示す斜視図である。第３図は結晶体裏面上に粘加
テーグを介して円柱状棒体に荷重を加えて回転さぜるこ
とによシ、結晶体を個々の半導体素子に分割する段階を
示す斜視図である。第５図は従来の方法による半導体素
子の外観と本発明による半導体素子の外観を示す図であ
シ、第４図（ａ）、Φ）には従来の方法による半導体素
子の外観図を、第４図（Ｃ）には本発明の方法による半
導体素子の外観図を示す。第５図従来の方法と本発明に
よる方法による分割面での２０μｍ以上の割れの発生率
の結晶体の厚さ依存性を示す特性図である。 ｈ ／ 霞 １、□ ζ′ｌ：・” 鵠 、？ 図 、３１ ．３３ ｙ 、、３ 霞 犯４霞ｒｂ） Ｚ ４図（１’） に ６１、Ｆ−の厚ご ≠ｍ） ｆ−７５口
Claims (1)
- ２つの平行な側面を長軸方向に有する細長い結晶体を該
結晶体の表面の上にして粘着テープに該両側面と該テー
プ表面とが垂直になる様にはりつける工程と、該結晶体
表面と該結晶体の長軸方向に平行な結晶体両側面との交
線から少なくとも１０μｍｒ１以上離れた結晶体表面上
を該両側面と垂直な方向に一定間隔で剣状または楔形状
治具でＶ溝状キズを作成する工程と、該結晶体の裏面上
に粘着テープを介して、軸方向が上記■溝状キズの方向
と平行になる様に置かれた円柱状棒体を荷重を加えなが
ら回転させる工程とを含む半導体素子の分割方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57201545A JPS5990940A (ja) | 1982-11-17 | 1982-11-17 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57201545A JPS5990940A (ja) | 1982-11-17 | 1982-11-17 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5990940A true JPS5990940A (ja) | 1984-05-25 |
| JPS6226183B2 JPS6226183B2 (ja) | 1987-06-08 |
Family
ID=16442821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57201545A Granted JPS5990940A (ja) | 1982-11-17 | 1982-11-17 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5990940A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116591A (ja) * | 1984-07-02 | 1986-01-24 | Rohm Co Ltd | 半導体レ−ザのチツプ製造方法 |
| US5393707A (en) * | 1992-07-31 | 1995-02-28 | Northern Telecom Limited | Semiconductor - slice cleaving |
| WO2002056365A3 (de) * | 2001-01-16 | 2002-12-05 | Osram Opto Semiconductors Gmbh | Verfahren zum vereinzeln von wafern in chips |
-
1982
- 1982-11-17 JP JP57201545A patent/JPS5990940A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116591A (ja) * | 1984-07-02 | 1986-01-24 | Rohm Co Ltd | 半導体レ−ザのチツプ製造方法 |
| US5393707A (en) * | 1992-07-31 | 1995-02-28 | Northern Telecom Limited | Semiconductor - slice cleaving |
| WO2002056365A3 (de) * | 2001-01-16 | 2002-12-05 | Osram Opto Semiconductors Gmbh | Verfahren zum vereinzeln von wafern in chips |
| US6833284B2 (en) | 2001-01-16 | 2004-12-21 | Osram Opto Semiconductors Gmbh | Method for subdividing wafers into chips |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6226183B2 (ja) | 1987-06-08 |
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