JPS6226183B2 - - Google Patents
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- JPS6226183B2 JPS6226183B2 JP20154582A JP20154582A JPS6226183B2 JP S6226183 B2 JPS6226183 B2 JP S6226183B2 JP 20154582 A JP20154582 A JP 20154582A JP 20154582 A JP20154582 A JP 20154582A JP S6226183 B2 JPS6226183 B2 JP S6226183B2
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- Japan
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- crystal
- groove
- shaped
- side surfaces
- scratch
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- Expired
Links
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- 239000004065 semiconductor Substances 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 13
- 239000002390 adhesive tape Substances 0.000 claims description 10
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- 235000012431 wafers Nutrition 0.000 description 6
- 238000003776 cleavage reaction Methods 0.000 description 4
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Processing Of Stones Or Stones Resemblance Materials (AREA)
- Dicing (AREA)
- Semiconductor Lasers (AREA)
Description
【発明の詳細な説明】
本発明は半導体素子のペレツタイズ方法に関す
るものであり、特に半導体レーザや端面発光型発
光ダイオードなどの半導体端面を機能部として有
する電子デバイスのペレツタイズを容易する製造
方法に関する。
るものであり、特に半導体レーザや端面発光型発
光ダイオードなどの半導体端面を機能部として有
する電子デバイスのペレツタイズを容易する製造
方法に関する。
従来、半導体レーザなど、端面を機能部として
有する半導体素子は、端面を作成するためにヘキ
開によつてウエハーを一度棒状にし、その後カミ
ソリ等によつて各素子を分割する方法によつて製
造されていた。しかるに従来の分割方法において
は、半導体素子の厚さが極めて薄い場合を除いて
は分割した側面に斜め割れの発生が極めて高い割
合で起こる。例えばGaAs系素材の場合半導体素
子の厚さが70μｍ以上の場合、70％以上の発生率
で分割した側面に20μｍ以上の斜め割れが発生す
る。このことは、外観不良の発生の原因となつて
いるばかりでなく、リーク電流不良による特性歩
留の低下、更には厚さが均一でかつ薄いウエハー
を作成する必要があるためにウエハーサイズ拡大
化が困難等様々な重要な問題の原因となつてい
た。
有する半導体素子は、端面を作成するためにヘキ
開によつてウエハーを一度棒状にし、その後カミ
ソリ等によつて各素子を分割する方法によつて製
造されていた。しかるに従来の分割方法において
は、半導体素子の厚さが極めて薄い場合を除いて
は分割した側面に斜め割れの発生が極めて高い割
合で起こる。例えばGaAs系素材の場合半導体素
子の厚さが70μｍ以上の場合、70％以上の発生率
で分割した側面に20μｍ以上の斜め割れが発生す
る。このことは、外観不良の発生の原因となつて
いるばかりでなく、リーク電流不良による特性歩
留の低下、更には厚さが均一でかつ薄いウエハー
を作成する必要があるためにウエハーサイズ拡大
化が困難等様々な重要な問題の原因となつてい
た。
本発明は上記の方法を改善し、より整形された
半導体素子を容易にかつ大量に生産する極めて有
利な方法である。本発明の主要な特徴は次の４点
である。まず第１の特徴は棒状ウエハーを固定す
るために粘着テープを使用することである。第２
の特徴は個々の素子に分割する部分に針状または
楔形状治具を用いてＶ溝状キズを作成することで
ある。第３の特徴は、上記Ｖ溝状キズの作成部分
を棒状ウエハーの端部10μｍを除く中央部に限定
したことである。第４の特徴は、上記Ｖ溝キズと
平行な方向に長軸方向を有する円柱状棒体を棒状
ウエハーの裏面上を回転させることである。
半導体素子を容易にかつ大量に生産する極めて有
利な方法である。本発明の主要な特徴は次の４点
である。まず第１の特徴は棒状ウエハーを固定す
るために粘着テープを使用することである。第２
の特徴は個々の素子に分割する部分に針状または
楔形状治具を用いてＶ溝状キズを作成することで
ある。第３の特徴は、上記Ｖ溝状キズの作成部分
を棒状ウエハーの端部10μｍを除く中央部に限定
したことである。第４の特徴は、上記Ｖ溝キズと
平行な方向に長軸方向を有する円柱状棒体を棒状
ウエハーの裏面上を回転させることである。
以下に図面を用いて本発明なる方法の具体的一
例を詳しく説明する。第１図には２つの平行な側
面１１を長軸方向に有する細長い結晶体１２を粘
着テープ１３上に該両側面１１と該粘着テープ表
面とが直交する様に、且つ次の段階で針状または
楔形状治具でＶ溝状キズを作成する結晶体表面１
４は粘着テープとの接着面との反対面となる様に
粘着テープにはりつける段階を示す。本段階の目
的は結晶体を固定するためである。
例を詳しく説明する。第１図には２つの平行な側
面１１を長軸方向に有する細長い結晶体１２を粘
着テープ１３上に該両側面１１と該粘着テープ表
面とが直交する様に、且つ次の段階で針状または
楔形状治具でＶ溝状キズを作成する結晶体表面１
４は粘着テープとの接着面との反対面となる様に
粘着テープにはりつける段階を示す。本段階の目
的は結晶体を固定するためである。
第２図には該結晶体表面１４と該結晶体長軸方
向に平行な結晶体両側面１１との交線２１から10
μｍ以上離れた結晶体表面１４上を該両側面１１
と垂直な方向に一定間隔で針状または楔形状治具
２２を用いてＶ溝状キズ２３を作成する段階を示
す。本段階において重要な点は、結晶体の端から
10μｍ以上離れた結晶体表面１４に限つてＶ溝状
キズ２３を作成する事である。すなわち、その理
由は結晶体表面の端から端までＶ溝状キズを作成
した場合においては、結晶体両側面１１に大きな
カケを生じることによる。また本段階において作
成するＶ溝状キズの方向は、結晶の容易ヘキ開方
向と一致している事が望ましい。第３図は、Ｖ溝
状キズ２３を有する結晶体１２の裏面上３１ある
粘着テープ１３を介して、軸方向がＶ溝状キズ２
３の方向と平行になる様に置かれた円柱状棒体３
２を荷重を加えながら回転させ、個々の半導体素
子３３に分割している段階を示す。結晶体に円柱
状棒体によつて荷重が加えられる事により、Ｖ溝
状キズ部近傍に応力が集中する。この時、円柱状
棒体の軸方向とＶ溝状キズの方向は一致している
ので、Ｖ溝状キズ部近傍に添つて一様に応力集中
が起きている。そしてこの応力が結晶の臨界弾性
強度に到達した瞬間に裂断が発生する。Ｖ溝状キ
ズの方向と、結晶の容易ヘキ開方向とが一致して
いる場合においては、裂断はＶ溝状キズに添つて
容易に発展し、個々の半導体素子に分割される。
Ｖ溝状キズの方向と結晶の容易ヘキ開方向とが一
致しない場合には、Ｖ溝状キズ方向の結晶の臨界
弾性強度は前記の場合よりも強くなり、Ｖ溝状キ
ズ方向に裂断を発生させるのに必要な応力も大き
くなる。しかし、あらかじめ、分割する半導体素
子の大きさに比べて、結晶体の厚さを薄くしてお
くことにより、Ｖ溝状キズ部近傍に添つて上記裂
断を発生させるのに必要な応力を集中する事は可
能である。この場合裂断面は結晶方位に関係した
微細な段差を有する。
向に平行な結晶体両側面１１との交線２１から10
μｍ以上離れた結晶体表面１４上を該両側面１１
と垂直な方向に一定間隔で針状または楔形状治具
２２を用いてＶ溝状キズ２３を作成する段階を示
す。本段階において重要な点は、結晶体の端から
10μｍ以上離れた結晶体表面１４に限つてＶ溝状
キズ２３を作成する事である。すなわち、その理
由は結晶体表面の端から端までＶ溝状キズを作成
した場合においては、結晶体両側面１１に大きな
カケを生じることによる。また本段階において作
成するＶ溝状キズの方向は、結晶の容易ヘキ開方
向と一致している事が望ましい。第３図は、Ｖ溝
状キズ２３を有する結晶体１２の裏面上３１ある
粘着テープ１３を介して、軸方向がＶ溝状キズ２
３の方向と平行になる様に置かれた円柱状棒体３
２を荷重を加えながら回転させ、個々の半導体素
子３３に分割している段階を示す。結晶体に円柱
状棒体によつて荷重が加えられる事により、Ｖ溝
状キズ部近傍に応力が集中する。この時、円柱状
棒体の軸方向とＶ溝状キズの方向は一致している
ので、Ｖ溝状キズ部近傍に添つて一様に応力集中
が起きている。そしてこの応力が結晶の臨界弾性
強度に到達した瞬間に裂断が発生する。Ｖ溝状キ
ズの方向と、結晶の容易ヘキ開方向とが一致して
いる場合においては、裂断はＶ溝状キズに添つて
容易に発展し、個々の半導体素子に分割される。
Ｖ溝状キズの方向と結晶の容易ヘキ開方向とが一
致しない場合には、Ｖ溝状キズ方向の結晶の臨界
弾性強度は前記の場合よりも強くなり、Ｖ溝状キ
ズ方向に裂断を発生させるのに必要な応力も大き
くなる。しかし、あらかじめ、分割する半導体素
子の大きさに比べて、結晶体の厚さを薄くしてお
くことにより、Ｖ溝状キズ部近傍に添つて上記裂
断を発生させるのに必要な応力を集中する事は可
能である。この場合裂断面は結晶方位に関係した
微細な段差を有する。
第４図及び第５図に於て、従来の方法と本発明
による方法によつて分割した半導体素子の典型的
外観を比較する。主要な条件は下記の通りであ
る。
による方法によつて分割した半導体素子の典型的
外観を比較する。主要な条件は下記の通りであ
る。
材 質 GaAs
表面の方位 （100）
側面の方位 （011）と（０）
両側面間の距離 200μｍ
結晶体の厚さ 40〜140μｍ
Ｖ溝状キズの方向 ＜011＞
Ｖ溝状キズの間隔 250μｍ
第４図ａには従来の方法において作成した半導
体素子の外観を示す。分割は鋭利なカミソリの刃
を用いて行なわれた。分割面４１は極めて不規則
な割れ方をしており、分割部に微細な割れを伴つ
た突起部分４２を有する事が多い。特に結晶体の
厚さが厚いほど不規則な割れや突起部分を有しや
すい。
体素子の外観を示す。分割は鋭利なカミソリの刃
を用いて行なわれた。分割面４１は極めて不規則
な割れ方をしており、分割部に微細な割れを伴つ
た突起部分４２を有する事が多い。特に結晶体の
厚さが厚いほど不規則な割れや突起部分を有しや
すい。
第４図ｂには結晶体の端部から端部まで、ダイ
ヤモンドポイントでＶ溝状キズ４３を作成して分
割した半導体素子の外観を示す。この場合には、
分割面４４は非常に理想的である。しかしながら
ダイヤモンドポイントでＶ溝状キズを作成する段
階において側面１１に大きな欠け部分４５を生じ
る。半導体レーザ等、側面を機能部として有する
半導体素子においては、側面が欠ける事は致命的
である。
ヤモンドポイントでＶ溝状キズ４３を作成して分
割した半導体素子の外観を示す。この場合には、
分割面４４は非常に理想的である。しかしながら
ダイヤモンドポイントでＶ溝状キズを作成する段
階において側面１１に大きな欠け部分４５を生じ
る。半導体レーザ等、側面を機能部として有する
半導体素子においては、側面が欠ける事は致命的
である。
第４図ｃには、本発明による方法で作成した半
導体素子の外観を示す。全体的に理想的形状が得
られる。第４図ｂにおける側面の欠け部分４５を
発生しない様にするには両側面から10μｍ以上内
側だけに限り、Ｖ溝状キズを作成する事が重要で
ある。
導体素子の外観を示す。全体的に理想的形状が得
られる。第４図ｂにおける側面の欠け部分４５を
発生しない様にするには両側面から10μｍ以上内
側だけに限り、Ｖ溝状キズを作成する事が重要で
ある。
第５図には従来のカミソリによる方法と、本発
明による方法とを、分割面での20μｍ以上の不規
則な割れの発生率を結晶体の厚さをパラメータに
して示す。図中、×印及び破線は従来の方法によ
る結果を示し、〇印及び実線は本発明による結果
を示している。これにより、本発明による方法の
方が明らかに分割面での不規則な割れが生じにく
いことがわかる。
明による方法とを、分割面での20μｍ以上の不規
則な割れの発生率を結晶体の厚さをパラメータに
して示す。図中、×印及び破線は従来の方法によ
る結果を示し、〇印及び実線は本発明による結果
を示している。これにより、本発明による方法の
方が明らかに分割面での不規則な割れが生じにく
いことがわかる。
上記の結晶は、InPなど他の結晶材料について
も全く同様に期待できる。
も全く同様に期待できる。
以上述べた様に、本発明によれば、細長い結晶
体を、その側面を損傷する事なく、個々の半導体
素子に分割することが可能である。このように本
発明は側面が整つた状態の半導体素子を生産する
のに極めて有利な方法である。
体を、その側面を損傷する事なく、個々の半導体
素子に分割することが可能である。このように本
発明は側面が整つた状態の半導体素子を生産する
のに極めて有利な方法である。
第１図は結晶体を粘着テープにはりつける段階
を示す斜視図である。第２図は結晶体表面にＶ溝
状キズをつける段階を示す斜視図である。第３図
は結晶体裏面上に粘着テープを介して円柱状棒体
に荷重を加えて回転させることにより、結晶体を
個々の半導体素子に分割する段階を示す斜視図で
ある。第５図は従来の方法による半導体素子の外
観と本発明による半導体素子の外観を示す図であ
り、第４図ａ，ｂには従来の方法による半導体素
子の外観図を、第４図ｃには本発明の方法による
半導体素子の外観図を示す。第５図従来の方法と
本発明による方法による分割面での20μｍ以上の
割れの発生率の結晶体の厚さ依存性を示す特性図
である。
を示す斜視図である。第２図は結晶体表面にＶ溝
状キズをつける段階を示す斜視図である。第３図
は結晶体裏面上に粘着テープを介して円柱状棒体
に荷重を加えて回転させることにより、結晶体を
個々の半導体素子に分割する段階を示す斜視図で
ある。第５図は従来の方法による半導体素子の外
観と本発明による半導体素子の外観を示す図であ
り、第４図ａ，ｂには従来の方法による半導体素
子の外観図を、第４図ｃには本発明の方法による
半導体素子の外観図を示す。第５図従来の方法と
本発明による方法による分割面での20μｍ以上の
割れの発生率の結晶体の厚さ依存性を示す特性図
である。
Claims (1)
- １ ２つの平行な側面を長軸方向に有する細長い
結晶体を該細晶体の表面の上にして粘着テープに
該両側面と該テープ表面とが垂直になる様にはり
つける工程と、該結晶体表面と該結晶体の長軸方
向に平行な結晶体両側面との交線から少なくとも
10μｍ以上離れた結晶体表面上を該両側面と垂直
な方向に一定間隔で針状または楔形状治具でＶ溝
状キズを作成する工程と、該結晶体の裏面上に粘
着テープを介して、軸方向が上記Ｖ溝状キズの方
向と平行になる様に置かれた円柱状棒体を荷重を
加えながら回転させる工程とを含む半導体素子の
分割方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57201545A JPS5990940A (ja) | 1982-11-17 | 1982-11-17 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57201545A JPS5990940A (ja) | 1982-11-17 | 1982-11-17 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5990940A JPS5990940A (ja) | 1984-05-25 |
| JPS6226183B2 true JPS6226183B2 (ja) | 1987-06-08 |
Family
ID=16442821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57201545A Granted JPS5990940A (ja) | 1982-11-17 | 1982-11-17 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5990940A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116591A (ja) * | 1984-07-02 | 1986-01-24 | Rohm Co Ltd | 半導体レ−ザのチツプ製造方法 |
| GB2269268B (en) * | 1992-07-31 | 1995-11-29 | Northern Telecom Ltd | Semiconductor slice cleaving |
| DE10101737A1 (de) * | 2001-01-16 | 2002-07-25 | Osram Opto Semiconductors Gmbh | Verfahren zum Vereinzeln von Wafern in Chips |
-
1982
- 1982-11-17 JP JP57201545A patent/JPS5990940A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5990940A (ja) | 1984-05-25 |
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