JPS5987610A - 書込デ−タのプリシフト回路 - Google Patents
書込デ−タのプリシフト回路Info
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- JPS5987610A JPS5987610A JP57197192A JP19719282A JPS5987610A JP S5987610 A JPS5987610 A JP S5987610A JP 57197192 A JP57197192 A JP 57197192A JP 19719282 A JP19719282 A JP 19719282A JP S5987610 A JPS5987610 A JP S5987610A
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- G11B20/10046—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
１〔発明の技術分野〕
本発明は、磁気ディスク、磁気テープ等のデジタル磁気
記憶装置における書込データ作成回路に係り、特に磁化
反転に対応した２値情報の磁化反転間隔の長短ケ調べ、
その長短に応じて２値情報の磁化反転タイミングをシフ
トするようにしだ書込データのプリシフト（％Ｖｒｉｔ
ｅ Ｃｏｍｐｅｎｓａｔｉｏｎ）回路に関するものであ
る。 〔従来技術と問題点〕 第１図は記録情報を読出すときに生じるパターン効果を
説明するための概念図、第２図はプリシフト回路の従来
例ケ示す図、第３図は第２図に示すプリシフト回路の動
作を説明するタイムチャートである。 デジタル磁気記憶装置において、記録情報の間隔を詰め
、磁化反転密度を上げると、該記憶情報を読出したとき
、所謂パターン効果（Ｐｕｌｓｅ ａｒｏｖｒｄｉｎｇ
ｅｆｆｅｃｔ）現象罠より再生信号波形が変化し、ピ
ークシフトが生ずることはよく知られている。そのパタ
ーン効果ｌ説明するための概念図が第１図である。第１
図において、破線で示された波形が、個々の信号につい
ての波形であり、第１図から明らかなように、磁化反転
密度を上げると一方の波形のずそが他方の隣の波形のピ
ーク位置まで広がってしまうことになる。したがって、
正規の書込みタイミングで書かれたものを読出すと、破
線で示された波形の合成された実線の波形が読出され、
隣の波形との干渉によりピーク点が磁化反転間隔の広い
方に移動する。この現象ｔノくターン効果という。この
ピークシフトを補正するために沓込み時のタイミングを
正規の位置よりすらせることンプリシフト（Ｗｒｉｔｅ
Ｃｏｍｐｅｎｓａｔｉｏｎ）という。又、両側の磁気
反転間隔が広〜場合に、周波数対遅延特性の補正ｔする
目的で前方または後方へプリシフト回路う場合もある。 プリシフト回路の従来例を示したのが第２図である。第
２図において、ｌはシフト・レジスタ、２は組合せ論理
回路、３は遅延回路、４ないしｌＯはフリップ・フロッ
プ、１１ないし１５はアンド・ゲート、１６はインバー
タ、１７はオア・ゲート、１８と１９は澤延素子を示す
。第２図において、シフト−レジスタ１はフリップ・フ
ロップ４ないし１０により構成され１組合せ論理回路２
はアンド・ゲート１１ないし１５とインバータ１６とオ
ア・ゲート１７により構成され、遅延回路３は遅延素子
１８と１９により構成されている。遅延回路３では、Ｃ
ＬＯＣＫ Ｉに基づいて遅延素子１８による遅延量だけ
遅延されたＣＬＯＣＫ…、さらに遅延素子１９による遅
延量だけ遅延されたＣＬＯＣＫＩがつくられる。シフト
・レジスタ１には、記録媒体上の磁化反転に対応した２
値情報ＤＡＴＡが入力され、ＣＬＯＣＫＩによりシフト
される。そして、シフト・レジスタ１をｓ成する１段目
のフリップ゛・フロップ４の肯定出力信号Ａと否定出力
信号Ｘ、４段目のフリップ・フロッグ７の肯定出力信号
Ｂ、及び１０段目のフリップ・フロップ１０の肯定出力
信号Ｃと否定出力信号σが偽組合せ論理回路２に送られ
る。組合せ論理回路２では、プリシフトが行われるとき
論理「１」にされ、プリシフトが行われないとき論理「
０」にされるプリシフト可否指令ＣＭＰと信号Ｂがアン
ド・ゲート１１ないし１５の入力として供給される。た
だし、アンド・ゲート１５に対するプリシフト可否指令
のみがインバータ１６を通して供給される。そしズさら
に、信号Ａがアンド・ゲート１３と１４の入力として供
給され、信号Ａがアンド・ゲート１１と１２の入力とし
て供給され、信号Ｃがアンド・ゲート１２と１４の入力
として供給され、信号Ｃがアンド・ゲート】１と１３の
入力として供給される。 又、ＣＬＯＣＫＩの負論理であるＣＬＯＣＫ Ｉがアン
ド・ゲート１２０入力として供給され、ＣＬＯＣＫＩの
負論理であるＣＬＯＣＫＩがアンド・ゲート１１と１４
と１５の入力として供給され、ＣＬＯＣＫＩ［の負論理
であるＣＬＯＣＫＩがアンド・ゲート］３の入力として
供給される。これらのアンド・ゲート１１ないし１５の
出力の論理和（オア）がオア・ゲート１７からライト・
データＷＤとして出力される。 次に第３図のタイムチャートを参照しつつ回路の動作を
簡単に説明する。なお、第３図において、各信号波形の
左側に示す記号は第２図のものに対応するものである。 第３図に示された内容のＤＡＴＡがシフト・レジスタ五
に入力されると、ＤＡＴＡはＣＬＯＣＲＨによってシフ
トされ、第３図に示すＡ、Ｂ、 Ｃの出力信号が夫々の
段のフリップ・フロップから得られる。組合せ論理回路
２では、プリシフト可否指令ＣＭＰが論理「０」の場合
には信号Ｂの内容がＣＬＯＣＫＩ［に同期してアンド・
ゲート１５から出力される。この場合における各信号の
内容χ示したのが第３図の破線である。プリシフト可否
指令ＣＭＰが論理「１」の場合には、信号ＡとＣが共に
論理「０」のときはアンド・ゲート１１から、又信号Ａ
とＣが共に論理「１」のときはアンド・ゲート１４から
信号Ｂの内容がＣＬＯＣＫｌに同期して出力される。し
かし、伯９ｊ Ａが論理「０」で信号Ｃが論理「１」の
ときはアンド・ゲー）１２から信号Ｂの内容がＣＬＯＣ
ＫＩに同期して出力される。したがってこの出力は遅延
素子１８による遅延量だけＣＬＯＣＫｎより進めるよう
にシフトされる。即ち、第３図における■と■との間の
シフト量が遅延量である。又、信号Ａが論理「１」で信
号Ｃが論理「０」のときはアンド・ゲート１３から信号
Ｂの内容がＣＬＯＣＫｉに同期して出力される。したが
ってこの出力は遅延素子１９による遅延量だけＣＬＯＣ
ＫＩより遅延するようにシフトされる。即ち、第３図托
おける■と■との間のシフト量が遅延量である。 このような従来の方式では、第２図及び第３図から明ら
かなように、シフト・レジスタ１の出力信号Ａ、 Ｂ、
Ｃの幅の範囲内、即ち１クロック周期の間でプリシフ
ト論理の決定及びプリシフト量を決定する数種類の遅延
量の異なるクロック（ＣＬＯＣＫＩ 、 ＣＬＯＣＫＩ
、ＣＬＯＣＫＩ ）のパルスを全部通過させなければな
らない。したがって、ブリシフト量ン大きくすることが
できないという欠点があり、又、プリシフト論理の決定
回路を高速化することが必要となり、回路も高価なもの
になるという問題がある。 なお、プリシフト可否指令ＣＭＰは、例えば磁気ディス
ク装置にデータｙａ−書込む場合、内側（インナー）に
おいてパターン効果が大きく、外側（アウター）におい
てパターン効果が小さいという特性を一般に持っている
ことから、内側に書込む場合に論理「１」にし、外側に
書込む場合に論理「０」にするように制御される。又、
その他゛、書込む場合の条件や環境に応じ
記憶装置における書込データ作成回路に係り、特に磁化
反転に対応した２値情報の磁化反転間隔の長短ケ調べ、
その長短に応じて２値情報の磁化反転タイミングをシフ
トするようにしだ書込データのプリシフト（％Ｖｒｉｔ
ｅ Ｃｏｍｐｅｎｓａｔｉｏｎ）回路に関するものであ
る。 〔従来技術と問題点〕 第１図は記録情報を読出すときに生じるパターン効果を
説明するための概念図、第２図はプリシフト回路の従来
例ケ示す図、第３図は第２図に示すプリシフト回路の動
作を説明するタイムチャートである。 デジタル磁気記憶装置において、記録情報の間隔を詰め
、磁化反転密度を上げると、該記憶情報を読出したとき
、所謂パターン効果（Ｐｕｌｓｅ ａｒｏｖｒｄｉｎｇ
ｅｆｆｅｃｔ）現象罠より再生信号波形が変化し、ピ
ークシフトが生ずることはよく知られている。そのパタ
ーン効果ｌ説明するための概念図が第１図である。第１
図において、破線で示された波形が、個々の信号につい
ての波形であり、第１図から明らかなように、磁化反転
密度を上げると一方の波形のずそが他方の隣の波形のピ
ーク位置まで広がってしまうことになる。したがって、
正規の書込みタイミングで書かれたものを読出すと、破
線で示された波形の合成された実線の波形が読出され、
隣の波形との干渉によりピーク点が磁化反転間隔の広い
方に移動する。この現象ｔノくターン効果という。この
ピークシフトを補正するために沓込み時のタイミングを
正規の位置よりすらせることンプリシフト（Ｗｒｉｔｅ
Ｃｏｍｐｅｎｓａｔｉｏｎ）という。又、両側の磁気
反転間隔が広〜場合に、周波数対遅延特性の補正ｔする
目的で前方または後方へプリシフト回路う場合もある。 プリシフト回路の従来例を示したのが第２図である。第
２図において、ｌはシフト・レジスタ、２は組合せ論理
回路、３は遅延回路、４ないしｌＯはフリップ・フロッ
プ、１１ないし１５はアンド・ゲート、１６はインバー
タ、１７はオア・ゲート、１８と１９は澤延素子を示す
。第２図において、シフト−レジスタ１はフリップ・フ
ロップ４ないし１０により構成され１組合せ論理回路２
はアンド・ゲート１１ないし１５とインバータ１６とオ
ア・ゲート１７により構成され、遅延回路３は遅延素子
１８と１９により構成されている。遅延回路３では、Ｃ
ＬＯＣＫ Ｉに基づいて遅延素子１８による遅延量だけ
遅延されたＣＬＯＣＫ…、さらに遅延素子１９による遅
延量だけ遅延されたＣＬＯＣＫＩがつくられる。シフト
・レジスタ１には、記録媒体上の磁化反転に対応した２
値情報ＤＡＴＡが入力され、ＣＬＯＣＫＩによりシフト
される。そして、シフト・レジスタ１をｓ成する１段目
のフリップ゛・フロップ４の肯定出力信号Ａと否定出力
信号Ｘ、４段目のフリップ・フロッグ７の肯定出力信号
Ｂ、及び１０段目のフリップ・フロップ１０の肯定出力
信号Ｃと否定出力信号σが偽組合せ論理回路２に送られ
る。組合せ論理回路２では、プリシフトが行われるとき
論理「１」にされ、プリシフトが行われないとき論理「
０」にされるプリシフト可否指令ＣＭＰと信号Ｂがアン
ド・ゲート１１ないし１５の入力として供給される。た
だし、アンド・ゲート１５に対するプリシフト可否指令
のみがインバータ１６を通して供給される。そしズさら
に、信号Ａがアンド・ゲート１３と１４の入力として供
給され、信号Ａがアンド・ゲート１１と１２の入力とし
て供給され、信号Ｃがアンド・ゲート１２と１４の入力
として供給され、信号Ｃがアンド・ゲート】１と１３の
入力として供給される。 又、ＣＬＯＣＫＩの負論理であるＣＬＯＣＫ Ｉがアン
ド・ゲート１２０入力として供給され、ＣＬＯＣＫＩの
負論理であるＣＬＯＣＫＩがアンド・ゲート１１と１４
と１５の入力として供給され、ＣＬＯＣＫＩ［の負論理
であるＣＬＯＣＫＩがアンド・ゲート］３の入力として
供給される。これらのアンド・ゲート１１ないし１５の
出力の論理和（オア）がオア・ゲート１７からライト・
データＷＤとして出力される。 次に第３図のタイムチャートを参照しつつ回路の動作を
簡単に説明する。なお、第３図において、各信号波形の
左側に示す記号は第２図のものに対応するものである。 第３図に示された内容のＤＡＴＡがシフト・レジスタ五
に入力されると、ＤＡＴＡはＣＬＯＣＲＨによってシフ
トされ、第３図に示すＡ、Ｂ、 Ｃの出力信号が夫々の
段のフリップ・フロップから得られる。組合せ論理回路
２では、プリシフト可否指令ＣＭＰが論理「０」の場合
には信号Ｂの内容がＣＬＯＣＫＩ［に同期してアンド・
ゲート１５から出力される。この場合における各信号の
内容χ示したのが第３図の破線である。プリシフト可否
指令ＣＭＰが論理「１」の場合には、信号ＡとＣが共に
論理「０」のときはアンド・ゲート１１から、又信号Ａ
とＣが共に論理「１」のときはアンド・ゲート１４から
信号Ｂの内容がＣＬＯＣＫｌに同期して出力される。し
かし、伯９ｊ Ａが論理「０」で信号Ｃが論理「１」の
ときはアンド・ゲー）１２から信号Ｂの内容がＣＬＯＣ
ＫＩに同期して出力される。したがってこの出力は遅延
素子１８による遅延量だけＣＬＯＣＫｎより進めるよう
にシフトされる。即ち、第３図における■と■との間の
シフト量が遅延量である。又、信号Ａが論理「１」で信
号Ｃが論理「０」のときはアンド・ゲート１３から信号
Ｂの内容がＣＬＯＣＫｉに同期して出力される。したが
ってこの出力は遅延素子１９による遅延量だけＣＬＯＣ
ＫＩより遅延するようにシフトされる。即ち、第３図托
おける■と■との間のシフト量が遅延量である。 このような従来の方式では、第２図及び第３図から明ら
かなように、シフト・レジスタ１の出力信号Ａ、 Ｂ、
Ｃの幅の範囲内、即ち１クロック周期の間でプリシフ
ト論理の決定及びプリシフト量を決定する数種類の遅延
量の異なるクロック（ＣＬＯＣＫＩ 、 ＣＬＯＣＫＩ
、ＣＬＯＣＫＩ ）のパルスを全部通過させなければな
らない。したがって、ブリシフト量ン大きくすることが
できないという欠点があり、又、プリシフト論理の決定
回路を高速化することが必要となり、回路も高価なもの
になるという問題がある。 なお、プリシフト可否指令ＣＭＰは、例えば磁気ディス
ク装置にデータｙａ−書込む場合、内側（インナー）に
おいてパターン効果が大きく、外側（アウター）におい
てパターン効果が小さいという特性を一般に持っている
ことから、内側に書込む場合に論理「１」にし、外側に
書込む場合に論理「０」にするように制御される。又、
その他゛、書込む場合の条件や環境に応じ
【論理「１」
にしたり、論理「０」にしたりされるものである。 〔発明の目的〕 本発明は、上記の問題を解決するものであって、高速の
論理素子を必要とせず、大きなシフト量を得ることがで
きる書込データのプリシフト回路ｌ提供することｔ目的
とするものである。 〔発明の構成〕 そのために本発明の書込で一夕のプリシフト回路は、記
録媒体上の磁化反転に対応した２値情報Ｚ磁化反転間隔
の長短に応じてシフトさせる書込データのプリシフト回
路であって、ＥＨ化反転間隔の長短ン判別するプリシフ
ト論理決定手段と該論理決定手段と縦続接続された遅延
手段とｔ具備し、上記プＩＪ ９フト論理決定手段は、
２値情報ン入力し、磁化反転が前後にわたり連続してい
るか、磁化反転が前からのみ連続しているか、磁化反転
が後にのみ連続しているか、若しくは磁化反転が前後の
いずれとも連続していないかン判別するように構成され
、上記遅延手段は、複数個の遅延素子ケ有し、上記プリ
シフト論理決定手段において磁化反転が前からのみ連続
していると判別されたこと’＆＋件に当該２値情報ン前
方にシフトし、磁化反転が後にのみ連続していると判別
されたこと７条件に当該２値情報な後方にシフトし、磁
化反転が前後にわたり連続していると判別されたことｔ
栄件に当該２値情報ｔシフトせずに出力するように構成
されたこと馨特徴とするものである。 〔発明の実施例］ 以下、本発明の実施例を図面ン参照しつつ説明する。 第４図はズリシフト回路の本発明の１実施例〉示す図、
第５図は第４図に示すプリシフト回路の動作ｔ、説明す
るためのタイムチャートである。第４図において、１．
２．４ないし１６は第２図に対応するものであり、２０
と２１はオア・ゲート、２２ないし２４はレジスタ、２
５と２６は遅延素子を示Ｙ。シフト・レジスタ１は先に
説明した第２図のものと同一構成のものである。組合せ
論理回路２は、アンド・ゲート１１ないし１５にクロッ
クＣＬＯＣＫＩ％ＣＬＯＣＫＩ［、ＣＬＯＣＫＩが入力
されないようになっている以外、他の入力条件は第２図
と同一構成である。組合せ論理回路２にお・いて。 アンド・ゲート１１．１４と１５の出力端子がオア・ゲ
ート２０の入力端子に接続され、アンド・ゲート１２の
出力端子がレジスタ２２０入力端子に接続され、アンド
・ゲート１３の出力端子がレジスタ２３の入力端子に接
続され、オア・ゲート２０の出力端子がレジスタ２４０
入力端子に接続される。レジスタ２２ないし２４のクロ
ック端子にはＣＬＯＣＫが供給され、レジスタ２２の出
力端子は直接オア・ゲー）２１の入力端子に接続され、
レジスタ２３と２４の出力端子は夫々遅延素子２５と２
６の入力端子に接続され、遅延素子２５と２６の出力端
子がオア・ゲート２１の入力端子に接続される。そして
オア・ゲート２１の出力がライト・データＷＤどされる
。 次に第５図のタイムチャートを参照しつつプリシフト回
路の動作ン説明する。ＤＡＴＡはすでに記録媒体上の磁
化反転に対応した２値情報であり。 第５図に示すような内容のものがＣＬＯＣＫによりシフ
ト・レジスタ１に入力されると、シフト・レジスタ１の
１段目の７リツプ・フロップ４の肯定出力信号Ａ、４段
目のフリップ・フロップ７の肯定出力信号Ｂ、及び７段
目の７リツプ・フロップの肯定出力信号Ｃ７は夫々第５
図に示すＡ、 Ｂ、 Ｃのように変化する。プリシフト
可否指令ＣＭＰが論理「０」の場合には、先に述べた第
２図に示すプリシフト回路と同様に信号Ｂがそのままア
ンド・ゲート１５から出力されるが、プリシフト可否指
令ＣＭＰが論理「１」の場合には、アンド・ゲート１１
ないし１４のうちのいずれかから出力される。 アンド・ゲート１１は信号Ｂのみが論理「１」で信号Ａ
とＣが共に論理「０」即ち信号ＡとＣの負論理にとσが
論理「１」のときにアンド条件が成立するように構成さ
れ、そのとき出力■が論理「１」になる。アンド・ゲー
ト１２は信号ＢとＣが論理「１」で信号Ａが論理「０」
のときアンド条件が成立するように構成され、そのとき
出力■が論理「１」になる。アンド・ゲート１３は信号
ＡとＢが論理「１」で信号Ｃが論理「０」のときにアン
ド条件が成立するように構成され、そのとき出力■が論
理「１」になる。アンド・ゲート１４は信号ＡとＢとＣ
が論理「１」のときにアンド条件が成立するように構成
され、そのとき出力■が論理「１」になる。そして、出
力■が論理「１」の場合にはその内容はレジスタ２２に
セットされると直接オア・ゲート２１からＷＤとして出
力されるが、出力■が論理「１」の場合にはその内容は
レジスタ２３にセットされろと遅延素子２５Ｙ通した後
オア・ゲート２１からＷＤとして出力され、又出力■、
■或いは■が論ｌ！Ｉｕ ｊ Ｉ Ｊの場合にはその内
容はレジスタ２４にセットされると遅延孝子２６′ｆｆ
通した後オア・ゲート２１からＷＤとして出力される。 なお、ここでアンド・ゲート１１ないし１５のアンド条
件が成立するタイミングは、ＣＬ ＯＣＫに同期してい
るのでレジスタ２２ないし２４を省略してもよいが、シ
フト・レジスタ１やアンド・ゲート１１ないし１５、オ
ア・ゲート２０における回路の特性のバラツキがあるた
め出力信号のタイミングにずれが生じるような場合に、
レジスタ２２ないし２４を設けることは、このレジスタ
２２ないし２４において再度ＣＬＯＣＫにより同期化さ
れるという点で効果がある。アンド・ゲート１１ないし
１５の入カンみて明らかなように、組合せ論理回路２は
、信号Ｂが論理「１」のときに他の信号の条件如何によ
ってアンド・ゲート１１ないし１５のうちのいずれかに
おいてアンド条件が成立するように構成される。そこで
、グリジフト可否指令ＣＭＰが論理「０」の場合にはア
ンド・ゲート１５のアンド条件が成立し、プリシフト可
否指令ＣＭＰが論理「１」で、信号Ｂの前後の信号Ａと
Ｃが共に論理「０」の場合にはアンド・ゲート１１のア
ンド条件が、又信号ＡとＣが共に論理「１」の場合には
アンド・ゲー）１４のアンド条件が成立する。このよう
なシフトしない場合に遅延素子２６が用いられ、信号Ｂ
の前方の信号Ｃが論理ｒｌＪで信号Ｂの後方の信号Ａが
論理「０」であり、アンド・ゲート】２のアンド条件が
成立する場合には遅延素子が用いられない。したがって
アンド・ゲート１２の出力■は相対的に遅延素子２６に
よる遅延１１ＤＬＩだけタイミングが前へ進められ早（
される。他方、信”ｆｆＢの前方の信号Ｃが論理１０」
で信号Ｂの後方のイド月Ａが論理「１」であり、アンド
・ゲート１３のアンド条件が成立する場合には遅延集子
２５が用いられる。 この場合には彼方に信ぢＡがあるためアンド・ゲート１
３の出力■はシフトしない場合よりも相対的に遅延集子
２５による遅延量Ｄ Ｌ ■と遅延集子２６による遅延
ｆｔＤＬＩとの差だけタイミングが後方へ遅延される。 シフトされない信号は第５図の＠に示すようになるが、
シフトされた信号はデータ間隔が短かい部分ｔより短か
くするように、第５図のＷＤの破線部から実線部で示す
ようにシフトされる。 なお、先に述べたように、両側の磁化反転間隔が広い場
合、即ち、信号Ｂの前後の信号ＡとＣがｉ理「０」でア
ンド・ゲート１１のアンド条件が成立し、出力■が論理
「１」の場合に、周波数対遅延特性を補正する目的でプ
リシフトするときには、出力■をオア・デー）２０に入
力することなくレジスタを別に設けてそこにセットし、
遅延素子を追加して３個の遅延素子を用いて相対的に前
方または後方へシフ）Ｙ行えばよい。この場合は出力■
または■にオアゲートを追那し、出力■とオアン取るよ
うにしてもよい。又、本発明において、フリップ・フｄ
ツズ４ないしｌＯよりなるシフト・レジスタ１、及びア
ンド・ゲート１１ないし１５とインバータ１６とオア・
ゲート２０よりなる組合せ論理回路２は、プリシフトが
行われる場合、出力すべきタイミングのデータと共にそ
の直前と直後のデータケ保持してその内容を調べ、磁化
反転に対応したデータ値が直前にのみ存在するのか、直
後にのみ存在するのか、直前と直後に存在するのか、或
いは直前も直後も存在しないのかというように前後間隔
の長短が判別できるものであれば第４図に示す構成でな
くてもよく、任意に変形した構成を採用しうるものであ
ることはいうまでもない。 〔発明の効果〕 以上の説明から明らかなように、本発明によれば、従来
のようなりロックの周期の゛範囲内でより大きなシフト
量を得るためにプリシフト論理決定回路ン高速化するこ
とも特に必要でなく、クロックの周期による制限を受け
ることなく大きなプリシフト量を比較的簡単な回路で設
定することができる。又１本発明によればクロνりを選
択してプリシフト量を得るものではなく遅延ｘ子により
データをそのままシフトするので、第３図に示−ｆＷＤ
と第５図に示すＷＤとを対比して明らかなようにパルス
幅の広い出力Ｚ得ることができ、これは特に伝送距離が
長い場合におい【確実に出力データン伝送する上で非常
に有利である。
にしたり、論理「０」にしたりされるものである。 〔発明の目的〕 本発明は、上記の問題を解決するものであって、高速の
論理素子を必要とせず、大きなシフト量を得ることがで
きる書込データのプリシフト回路ｌ提供することｔ目的
とするものである。 〔発明の構成〕 そのために本発明の書込で一夕のプリシフト回路は、記
録媒体上の磁化反転に対応した２値情報Ｚ磁化反転間隔
の長短に応じてシフトさせる書込データのプリシフト回
路であって、ＥＨ化反転間隔の長短ン判別するプリシフ
ト論理決定手段と該論理決定手段と縦続接続された遅延
手段とｔ具備し、上記プＩＪ ９フト論理決定手段は、
２値情報ン入力し、磁化反転が前後にわたり連続してい
るか、磁化反転が前からのみ連続しているか、磁化反転
が後にのみ連続しているか、若しくは磁化反転が前後の
いずれとも連続していないかン判別するように構成され
、上記遅延手段は、複数個の遅延素子ケ有し、上記プリ
シフト論理決定手段において磁化反転が前からのみ連続
していると判別されたこと’＆＋件に当該２値情報ン前
方にシフトし、磁化反転が後にのみ連続していると判別
されたこと７条件に当該２値情報な後方にシフトし、磁
化反転が前後にわたり連続していると判別されたことｔ
栄件に当該２値情報ｔシフトせずに出力するように構成
されたこと馨特徴とするものである。 〔発明の実施例］ 以下、本発明の実施例を図面ン参照しつつ説明する。 第４図はズリシフト回路の本発明の１実施例〉示す図、
第５図は第４図に示すプリシフト回路の動作ｔ、説明す
るためのタイムチャートである。第４図において、１．
２．４ないし１６は第２図に対応するものであり、２０
と２１はオア・ゲート、２２ないし２４はレジスタ、２
５と２６は遅延素子を示Ｙ。シフト・レジスタ１は先に
説明した第２図のものと同一構成のものである。組合せ
論理回路２は、アンド・ゲート１１ないし１５にクロッ
クＣＬＯＣＫＩ％ＣＬＯＣＫＩ［、ＣＬＯＣＫＩが入力
されないようになっている以外、他の入力条件は第２図
と同一構成である。組合せ論理回路２にお・いて。 アンド・ゲート１１．１４と１５の出力端子がオア・ゲ
ート２０の入力端子に接続され、アンド・ゲート１２の
出力端子がレジスタ２２０入力端子に接続され、アンド
・ゲート１３の出力端子がレジスタ２３の入力端子に接
続され、オア・ゲート２０の出力端子がレジスタ２４０
入力端子に接続される。レジスタ２２ないし２４のクロ
ック端子にはＣＬＯＣＫが供給され、レジスタ２２の出
力端子は直接オア・ゲー）２１の入力端子に接続され、
レジスタ２３と２４の出力端子は夫々遅延素子２５と２
６の入力端子に接続され、遅延素子２５と２６の出力端
子がオア・ゲート２１の入力端子に接続される。そして
オア・ゲート２１の出力がライト・データＷＤどされる
。 次に第５図のタイムチャートを参照しつつプリシフト回
路の動作ン説明する。ＤＡＴＡはすでに記録媒体上の磁
化反転に対応した２値情報であり。 第５図に示すような内容のものがＣＬＯＣＫによりシフ
ト・レジスタ１に入力されると、シフト・レジスタ１の
１段目の７リツプ・フロップ４の肯定出力信号Ａ、４段
目のフリップ・フロップ７の肯定出力信号Ｂ、及び７段
目の７リツプ・フロップの肯定出力信号Ｃ７は夫々第５
図に示すＡ、 Ｂ、 Ｃのように変化する。プリシフト
可否指令ＣＭＰが論理「０」の場合には、先に述べた第
２図に示すプリシフト回路と同様に信号Ｂがそのままア
ンド・ゲート１５から出力されるが、プリシフト可否指
令ＣＭＰが論理「１」の場合には、アンド・ゲート１１
ないし１４のうちのいずれかから出力される。 アンド・ゲート１１は信号Ｂのみが論理「１」で信号Ａ
とＣが共に論理「０」即ち信号ＡとＣの負論理にとσが
論理「１」のときにアンド条件が成立するように構成さ
れ、そのとき出力■が論理「１」になる。アンド・ゲー
ト１２は信号ＢとＣが論理「１」で信号Ａが論理「０」
のときアンド条件が成立するように構成され、そのとき
出力■が論理「１」になる。アンド・ゲート１３は信号
ＡとＢが論理「１」で信号Ｃが論理「０」のときにアン
ド条件が成立するように構成され、そのとき出力■が論
理「１」になる。アンド・ゲート１４は信号ＡとＢとＣ
が論理「１」のときにアンド条件が成立するように構成
され、そのとき出力■が論理「１」になる。そして、出
力■が論理「１」の場合にはその内容はレジスタ２２に
セットされると直接オア・ゲート２１からＷＤとして出
力されるが、出力■が論理「１」の場合にはその内容は
レジスタ２３にセットされろと遅延素子２５Ｙ通した後
オア・ゲート２１からＷＤとして出力され、又出力■、
■或いは■が論ｌ！Ｉｕ ｊ Ｉ Ｊの場合にはその内
容はレジスタ２４にセットされると遅延孝子２６′ｆｆ
通した後オア・ゲート２１からＷＤとして出力される。 なお、ここでアンド・ゲート１１ないし１５のアンド条
件が成立するタイミングは、ＣＬ ＯＣＫに同期してい
るのでレジスタ２２ないし２４を省略してもよいが、シ
フト・レジスタ１やアンド・ゲート１１ないし１５、オ
ア・ゲート２０における回路の特性のバラツキがあるた
め出力信号のタイミングにずれが生じるような場合に、
レジスタ２２ないし２４を設けることは、このレジスタ
２２ないし２４において再度ＣＬＯＣＫにより同期化さ
れるという点で効果がある。アンド・ゲート１１ないし
１５の入カンみて明らかなように、組合せ論理回路２は
、信号Ｂが論理「１」のときに他の信号の条件如何によ
ってアンド・ゲート１１ないし１５のうちのいずれかに
おいてアンド条件が成立するように構成される。そこで
、グリジフト可否指令ＣＭＰが論理「０」の場合にはア
ンド・ゲート１５のアンド条件が成立し、プリシフト可
否指令ＣＭＰが論理「１」で、信号Ｂの前後の信号Ａと
Ｃが共に論理「０」の場合にはアンド・ゲート１１のア
ンド条件が、又信号ＡとＣが共に論理「１」の場合には
アンド・ゲー）１４のアンド条件が成立する。このよう
なシフトしない場合に遅延素子２６が用いられ、信号Ｂ
の前方の信号Ｃが論理ｒｌＪで信号Ｂの後方の信号Ａが
論理「０」であり、アンド・ゲート】２のアンド条件が
成立する場合には遅延素子が用いられない。したがって
アンド・ゲート１２の出力■は相対的に遅延素子２６に
よる遅延１１ＤＬＩだけタイミングが前へ進められ早（
される。他方、信”ｆｆＢの前方の信号Ｃが論理１０」
で信号Ｂの後方のイド月Ａが論理「１」であり、アンド
・ゲート１３のアンド条件が成立する場合には遅延集子
２５が用いられる。 この場合には彼方に信ぢＡがあるためアンド・ゲート１
３の出力■はシフトしない場合よりも相対的に遅延集子
２５による遅延量Ｄ Ｌ ■と遅延集子２６による遅延
ｆｔＤＬＩとの差だけタイミングが後方へ遅延される。 シフトされない信号は第５図の＠に示すようになるが、
シフトされた信号はデータ間隔が短かい部分ｔより短か
くするように、第５図のＷＤの破線部から実線部で示す
ようにシフトされる。 なお、先に述べたように、両側の磁化反転間隔が広い場
合、即ち、信号Ｂの前後の信号ＡとＣがｉ理「０」でア
ンド・ゲート１１のアンド条件が成立し、出力■が論理
「１」の場合に、周波数対遅延特性を補正する目的でプ
リシフトするときには、出力■をオア・デー）２０に入
力することなくレジスタを別に設けてそこにセットし、
遅延素子を追加して３個の遅延素子を用いて相対的に前
方または後方へシフ）Ｙ行えばよい。この場合は出力■
または■にオアゲートを追那し、出力■とオアン取るよ
うにしてもよい。又、本発明において、フリップ・フｄ
ツズ４ないしｌＯよりなるシフト・レジスタ１、及びア
ンド・ゲート１１ないし１５とインバータ１６とオア・
ゲート２０よりなる組合せ論理回路２は、プリシフトが
行われる場合、出力すべきタイミングのデータと共にそ
の直前と直後のデータケ保持してその内容を調べ、磁化
反転に対応したデータ値が直前にのみ存在するのか、直
後にのみ存在するのか、直前と直後に存在するのか、或
いは直前も直後も存在しないのかというように前後間隔
の長短が判別できるものであれば第４図に示す構成でな
くてもよく、任意に変形した構成を採用しうるものであ
ることはいうまでもない。 〔発明の効果〕 以上の説明から明らかなように、本発明によれば、従来
のようなりロックの周期の゛範囲内でより大きなシフト
量を得るためにプリシフト論理決定回路ン高速化するこ
とも特に必要でなく、クロックの周期による制限を受け
ることなく大きなプリシフト量を比較的簡単な回路で設
定することができる。又１本発明によればクロνりを選
択してプリシフト量を得るものではなく遅延ｘ子により
データをそのままシフトするので、第３図に示−ｆＷＤ
と第５図に示すＷＤとを対比して明らかなようにパルス
幅の広い出力Ｚ得ることができ、これは特に伝送距離が
長い場合におい【確実に出力データン伝送する上で非常
に有利である。
第１図は記録情報を読出すとき罠生じるパターン効果を
説明するための概念図、第２図はプリシフト回路の従来
例を示す図、第３図は第２図に示すプリシフト回路の動
作ケ説明するタイムチャート、第４図はプリシフト回路
の本発明の１実施例を示す図、第５図は第４図に示すプ
リシフト回路の動作を説明するタイムチャートである。 １・・・シフト・レジスタ、２・・・組合せ論理回路、
３・・・遅延回路、４ないし１ｏ・・・フリップ・フロ
ップ、１１ないし１５・・・アンド・ゲート、１６・・
・インバータ、１７，２０と２１・・・オア・ゲート、
１８．１９．２５と２６・・・遅延素子、２２ないし２
４・・・レジスタ。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 ゾ １ 図 ズ ′Ｌ 図
説明するための概念図、第２図はプリシフト回路の従来
例を示す図、第３図は第２図に示すプリシフト回路の動
作ケ説明するタイムチャート、第４図はプリシフト回路
の本発明の１実施例を示す図、第５図は第４図に示すプ
リシフト回路の動作を説明するタイムチャートである。 １・・・シフト・レジスタ、２・・・組合せ論理回路、
３・・・遅延回路、４ないし１ｏ・・・フリップ・フロ
ップ、１１ないし１５・・・アンド・ゲート、１６・・
・インバータ、１７，２０と２１・・・オア・ゲート、
１８．１９．２５と２６・・・遅延素子、２２ないし２
４・・・レジスタ。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 ゾ １ 図 ズ ′Ｌ 図
Claims (1)
- 【特許請求の範囲】 （１）記録媒体上の磁化反転に対応した２値情報を磁化
反転間隔の長短に応じてシフトさせる書込データのプリ
シフト回路であって、磁化反転間隔の長短を判別するプ
リシフト論理決定手段と該論理決定手段と縦続接続され
た遅延手段とを具備し、上記プリシフト論理決定手段は
、２値情報を入力し、磁化反転が前後にわたり連続して
いるか、磁化反転が前からのみ連続しているか、磁化反
転が後にのみ連続しているか、若しくは磁化反転が前後
のいずれとも連続していないかを判別するように構成さ
れ、上記遅延手段は、複数個の遅延素子を有し、上記プ
リシフト論理決定手段において磁化反転が前からのみ連
続していると判別されたことを条件に当該２値情報を前
方にシフトし、磁化反転が後にの。 み連続していると判別されたことを条件忙当該２値情報
を後方にシフトし、磁化反転が前後にわたり連続してい
ると判別されたことを条件に当該２値情報をシフトせず
に出力するように構成されたことを特徴とする書込デー
タのプリシフト回路。 ■ 遅延手段は、プリシフト論理決定手段において磁化
反転が前後のいずれとも連続していないことを条件に当
該２値情報を前方または後方にシフトするように構成さ
れたことを特徴とする特許請求の範囲第１項に記載の書
込データのプリシフト回路。 （３） プリシフト論理決定手段により判別された結
果に従って２値情報を保持する保持手段を設け、遅延手
段は保持手段の出力を複数個の遅延素子・のうちの夫々
対応する遅延素子に入力するように構成されたことを特
徴とする特許請求の範囲第１項又は第２項に記載の書込
データのプリシフト回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197192A JPS5987610A (ja) | 1982-11-10 | 1982-11-10 | 書込デ−タのプリシフト回路 |
| CA000440424A CA1214870A (en) | 1982-11-10 | 1983-11-04 | Write data compensating circuit in magnetic recorder |
| US06/549,431 US4607295A (en) | 1982-11-10 | 1983-11-07 | Write data compensating circuit in magnetic recorder |
| AU21018/83A AU546348B2 (en) | 1982-11-10 | 1983-11-07 | High density compensator |
| DE8383306794T DE3382300D1 (de) | 1982-11-10 | 1983-11-08 | Magnetisches aufzeichnungsgeraet mit kompensationsschaltung fuer datenaufzeichnung. |
| EP83306794A EP0109248B1 (en) | 1982-11-10 | 1983-11-08 | Magnetic recorder write data compensating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197192A JPS5987610A (ja) | 1982-11-10 | 1982-11-10 | 書込デ−タのプリシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5987610A true JPS5987610A (ja) | 1984-05-21 |
| JPH0465442B2 JPH0465442B2 (ja) | 1992-10-20 |
Family
ID=16370335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57197192A Granted JPS5987610A (ja) | 1982-11-10 | 1982-11-10 | 書込デ−タのプリシフト回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4607295A (ja) |
| EP (1) | EP0109248B1 (ja) |
| JP (1) | JPS5987610A (ja) |
| AU (1) | AU546348B2 (ja) |
| CA (1) | CA1214870A (ja) |
| DE (1) | DE3382300D1 (ja) |
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| US6157506A (en) * | 1997-03-18 | 2000-12-05 | Fujitsu Limited | Write compensation method and magnetic disk apparatus adapted for high-density recording |
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| US3482228A (en) * | 1965-10-21 | 1969-12-02 | Sperry Rand Corp | Write circuit for a phase modulation system |
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-
1982
- 1982-11-10 JP JP57197192A patent/JPS5987610A/ja active Granted
-
1983
- 1983-11-04 CA CA000440424A patent/CA1214870A/en not_active Expired
- 1983-11-07 AU AU21018/83A patent/AU546348B2/en not_active Ceased
- 1983-11-07 US US06/549,431 patent/US4607295A/en not_active Expired - Lifetime
- 1983-11-08 EP EP83306794A patent/EP0109248B1/en not_active Expired - Lifetime
- 1983-11-08 DE DE8383306794T patent/DE3382300D1/de not_active Expired - Lifetime
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| US4607295A (en) | 1986-08-19 |
| JPH0465442B2 (ja) | 1992-10-20 |
| DE3382300D1 (de) | 1991-07-04 |
| EP0109248A2 (en) | 1984-05-23 |
| AU2101883A (en) | 1984-05-17 |
| EP0109248B1 (en) | 1991-05-29 |
| EP0109248A3 (en) | 1986-08-13 |
| CA1214870A (en) | 1986-12-02 |
| AU546348B2 (en) | 1985-08-29 |
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