JPS5969910A - 積層キヤパシタ及びその製造方法 - Google Patents

積層キヤパシタ及びその製造方法

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JPS5969910A
JPS5969910A JP58109440A JP10944083A JPS5969910A JP S5969910 A JPS5969910 A JP S5969910A JP 58109440 A JP58109440 A JP 58109440A JP 10944083 A JP10944083 A JP 10944083A JP S5969910 A JPS5969910 A JP S5969910A
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    • Y10T29/43Electric condenser making
    • Y10T29/435Solid dielectric type

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [技術分野] 本発明はLSIチップ実装モジュールのためのセラミッ
ク・キャパシタに関するものであり、更に具体的に言え
ばそのようなキャパシタのための端子に関するものであ
る。
[先行技術] 従来、個々のキャパシタ電極は半田ボールによってチッ
プキャリアにボンドされた。キャパシタ電極を形成する
方法は種々考えられた。
IB、M社の米国特許第38’52877号は金属と、
焼成中に金属に変換する化合物とを含む金属化媒質から
バイヤ(V I A)を形成する方法を開示している。
複数のシートを位置合わせして積重ね、モノリシック構
造に積層し、セラミックを焼結して稠密体にするため還
元性雰囲気中で加熱し、それと同時に金属化媒質を焼成
して稠密体中に粘性金属を毛細管現象で侵入させる。高
導電性で低融点の導体が毛細管を充填し、それにより、
多レベル・セラミック構造体中に高導電性の回路部材を
形成する。
金属化媒質はペーストの形のものでもよい。米国特許第
4030004号等は構造体内に回路パターンを限定す
るためのペーストを使用した。ペース1〜は焼成中に揮
発して構造中に孔(ボイド)を残す。これらの孔に溶融
した金属が充填されて基板内に導体が形成された。
上述の形式のキャパシタの場合には、各キャパシタは各
端部が多重1つのリードで終端された。
それらのリードは半田ボールによりLSIチップキャリ
アへ接続された。(本発明では各キャパシタ極板に複数
の接続手段を与え、それらを半田バー列によって接続す
る。) 冶金学会誌(Metallurgical Tra++
5actions)第2巻、第733−740頁(19
71年3月)にInfilシrated Conduc
tors in Ceramj、cs”は高導電性液体
金属を浸透させてセラミック構造中に部分的に金属化し
た毛細管を形成して、セラミック構造中に高導電性の線
を作ることを示している。
これは酸素等の存在しない状態で処理することにより、
予め付着された金属の酸化が回避されなければならない
要約するとこれまで数多くの多層セラミック技術が開発
され、M L Cキャパシタは縁端接続及び低インダク
タンス接続と共に開発されてきた。MLCチップキャリ
アには浸透プロセスにより製造しうるバイヤ及び線が設
けられた。それに加えて従来のキャパシタでは液体金属
でセラミック構造体を含浸することにより製造された。
従来技術を土建る本発明の改良点は低インダクタンスの
バー・コンタクト(接点)構造、含浸によるキャパシタ
極板及び接続の製造、及びこれらの目的を達成するため
の簡単化された処理手順を提供する点である。
[本発明の要約] 低インダクタンスの個別的キャパシタの製造には問題が
あり、所望の構造を与えるには微小化する必要がある。
本発明の目的は低インダクタンスのコンタクト(接点)
を有する金属含浸個別的キャパシタを製造するための構
造及びプロセスを用いることにより、大規模集積実装回
路を提供することである。積層された形状の多層セラミ
ック(M L C)金属及びセラミック・キャパシタの
製造は、通常金属及びセラミック材料を一緒に焼成する
ことにより達成される。問題とは、セラミックは一般に
酸化金属成分を持つことであり、金属は焼成環境に於て
酸化せず且つ焼成温度で溶融せず、しかもセラミックと
適合するように金属電極を選ぶ点で妥協していることで
ある。具体的には、通常チタン酸塩化合物で作られる高
誘電率の材料は1000℃を越える温度の非還元性環境
下で製造される必要がある。このことは通常Ag−Ad
金合金ように貴金属と一緒に焼成される金属用に使う金
属の選択を制限する。
大電流でしかも高速のスイツチンク回路用に必要とされ
るような低インダクタンス電源装置を与えるには、キャ
パシタ内とキャパシタから集積回路チップへの相互接続
部との両者に低インダクタンス電流通路を必要とする。
本発明は多数の隣接電流通路に反対方向へ流れる電流を
与えることによりインダクタンスを低下する低インダク
タンス電流通路を提供する。インダクタンスは2つの端
子を両端に有する代表的なMLCキャパシタの半分程度
の大きさに減少される。
チップキャリヤ実装体のための成る種のデザインでは多
重コンタクト半田ボール・ジヨイントが接続の目的で使
用された。その形式のコンタク1〜構造の問題点はフォ
トリソグラフィ・マスキング方法を用いる際に、関連す
る技術がセラミック・キャパシタに対して簡単に適用で
きないことである。その適用困難性は、広い許容誤差の
寸法的特徴を有する製品を作り出す積層工程及び焼成工
程によってもたらされる。許容誤差は結果がやや予測困
難な工程によってもたらされる。即ち焼成は一定でない
セラミック材料を生じさせ、緻密化及び収縮は製造工程
につきものである。はっきり言うと、コンタクトの冶金
学的半田ダム及び半田ボールの構成のためには特別な処
理工程を用いることが必要である。
チップキャリヤ基板又はキャパシタのようなMLC構造
の製造に際してNo、 Cu、Pd、 Ag、等を含む
金属ペーストが従来技術に従ってグリーン・セラミック
・シート上にスクリーン印刷される。これらのシートが
積重ねられ、積層され、且つ焼成される。金属ペースト
は、周囲の誘電体材料により相互に絶縁された個々の導
電性セグメント及び線の3次元導体回路網となるように
焼結される。
焼成工程での1つの雛間は、所望の電気抵抗及び誘電率
を保つのに十分なだけ「金属を還元するがセラミックを
酸化する」雰囲気に於てMLC構造内の全ての材料を一
緒に焼成する必要があることである。他の難問は金属ペ
ーストと誘電体材料の −焼結温度間の相異である。唯
1つの材料が焼結された後、第2の材料の焼結に伴う次
の収縮がストレスの発生を招来し、冷却により後で歪を
生じる。
バイヤのふくらみはそのような歪みの1例である。
その上更に冷却によりMLC材料間の膨張が追加のスト
レスを発生する。例えばこれはバイヤの間隔にmfJ限
を課する。何故ならばバイヤの間隔が近・すぎると熱膨
張により構造体のひび割れが生じるからである。これら
の問題のすべては、所望の導体構造を与えるため構造体
中に液体金属の含浸を採用した後焼成金属化工程により
改善(減少又は排除)される。
要約すると、積層構造中へ金属を導入(圧入)すること
により極板及びタブが形成され、半田バーのチップから
遠い表面は丸められた外形を持つ。
基板は長さの方向沿いに半田バーにボンドされる細長い
パッドの組を持つ。半田バーはグリーン・セラミック材
料に溝を押型することにより形成される。少なくとも1
つの半田バーが積層キャパシタの窪みに形成されること
により強い機械的構造が与えられる。本発明の他の態様
では、予定のパターンが選ばれた領域にスクリーン印刷
された層上にタブ及び/又はキャパシタ極板を形成する
ため、(a)金属材料を有するグリーン・セラミック材
料の個々の層をパンチし、(b)スタック(積重ね)を
形成するためグリーン・セラミック材料の層を次々と積
重ね且つそのスタックを焼結し、(c)スタックの、$
X′端にバーを形成することがら成る積層キャパシタ形
成方法が提供される。スタックの縁端にバーを形成する
方法は、(、)タブ及び/又はキャパシタ極板の形成に
適した開口中に液体金属を導入するため金属膜に開口を
残してシートの端部を金属膜で被覆し、(b)金属膜で
被覆された縁端にバ一部分を形成するため金属膜の種々
の部分を切除することによりキャパシタ上にバーのパタ
ーンを限定し、又は焼成に先立って表面上に押型された
パターンを形成し、(C)予定の設計パラメータに従っ
て随意に、タブ及びキャパシタ極板を形成するためタブ
開口中に溶融した金属を含浸させることを含む。本発明
に従って、スタックの縁端にマスクを掛は且つバー・パ
ターンを形成するマスクの溝を通して縁端へ金属を被覆
することにより、スタックの縁端に複数のバーが形成さ
れる。バーは溝中に金属を蒸着することにより形成され
るのが望ましい。金属は粘着金属、半田で濡れうる金属
、及び半田より成り、溝中に順次蒸着された。スタック
のタブ及び/又は極板及びバーは、上述の方法の1つの
結果物を排気された室内で半田の融点まで加熱し、室内
に不活性ガスを充満させてスタックのタブ及び/又は極
板中へ半田を圧入し、スタックの端部に配置したマスク
の溝からタブ及び/又は極板中へ液体状の金属半田を含
浸させる事により形成させるのが望ましい。
半田バーは、含浸チップに続いて半田バーを装着パッド
へ接合するのに十分な半田を含むのが望ましい。本発明
の他の態様でセラミックシートの積層スタックからキャ
パシタを形成する下記の方法が与えられる。即ち(a)
(1)金属化パターン又は(2)代案としてシー1〜の
表面に形成された可燃の揮発性成分を主に含んだベース
トのスクリーン印刷−された層のパターン、を有するセ
ラミック・グリーンシートのスタックを形成し、(b)
グリーンシートのスタックの縁端に溝の列を押型し、(
C)部分的に完成さhたキャパシタを作るためスタック
を焼成し、(d)スタックの押型された縁端に金属膜を
被覆し、(e)金属膜を溝の窪み内にのみ納まった幾つ
かのセグメントに分離するために、溝から突出している
金属膜の末端部分を除去するようにスタックの縁端をマ
シニングし、(f)ステップ(2)に於て可燃の揮発性
ペーストが使すれたために若しも電極空洞が充満されて
いないならば、溶融した半田で濡れうる金属で金属被覆
された溝を含浸するステップを後続させ、(g)半田で
濡れうる金属上に半田を蒸着する。
上述のプロセスの1つの結果物は半田バーに丸みをつけ
た外形にする為リフローされるのが望ましい。それは転
倒されて、金属化された基板に接合される。溝及びキャ
パシタ極板は充填の準備がされるのが望ましく、金属化
材料はセラミック粒子及び有機材料を含む予備的金属化
代替物より成り、そして上述の(a)の如き構造体を焼
成後、その構造体は真空処理室中に置かれ、真空処理室
が(c)液体金属を構造体の開口中へ送り込んで構造体
内の空洞部を充填しキャパシタ極板、バイヤ及び/又は
タブを形成するように室が加圧される。
望ましくは固体金属が溝に与えられ、加熱され1、金属
溶融体が加圧されて空洞中に圧入されることにより、空
洞の金属化を生じさせる。
[実施例] 第1は基板10の表面上に支持されたバー・コンタクト
11乃至19の列を有する基板10を示す。基板10は
導電性回路線及びバイヤを組込んだセラミック・モジュ
ールより成る。
基板10上に、本発明に従って最少のインダクタンスを
持つように設計された個別的なキャパシタ・チップ38
が示されている。キャパシタ38は極板30のよう、な
垂直な導体面又はキャパシタ極板の積層された積重ねよ
り成り、極板30はその縁を越えて伸びる誘電体[41
によって離隔されている。極板30の下端には、負(基
準電圧)の横断状半田バー20.22.24.26.2
8へ電気的に接続する目的で設けられたタブ31乃至3
5が示されている。正の横断状半田バー21.23.2
5.27は極板30から絶縁されてINるが極板30の
隣(紙面下方)の極板へ接続されている。
図示構造の利点はキャパシタ極板が沢山の電気的接続領
域(即ち極板30のタブ31乃至35、及び極板30の
隣、(紙面下方)にあり共通電圧を持つように相互接続
された極板のタブ)を持つこ、とである。
基準電圧に関して幾つかの異った電圧で動作する幾組か
の極板を設けてもよいことを承知させたい。この実施例
では図を簡単にするため2組の電極しか示されていない
。同様に異った電圧を有する電極にも類似のタブがあり
、それらのタブはキャパシタ極板30等から、VLS 
I実装システムに従って電力分配面が埋設されている基
板10の表面下から立ち上るバイヤからのバー・コンタ
クト11乃至19への短かい電気的径路を与えるように
なっている。この構成の利点は、ノベイヤ39のような
複数のバイヤから極Fi30及びそれと並行した基準電
位極板のような複数のキャパシタ極板への短い電気的径
路が、極板及びバイヤ間の径路に最少量のインダクタン
スしか与えないことである。そのインダクタンスは、電
流径路が分散されておりしかも隣り合った径路は反対方
向に電流を流すのでインダクタンスが打消されると言う
理由で最少化される。
第2.1図乃至第2.3図はタブ31乃至35を有する
極板30と、タブ41乃至44を有する極板40とを示
す。それらは半田バー20乃至28を介して適当な電圧
を有する電源へ接続される。
極板30.40及びそれらに関連したタブは機械的に離
隔され且つ誘電体分離シー1〜36によって電気的に絶
縁されている。
第1図及び第2.1図乃至第2,3図に示された構造は
バー・コンタクト冶金学(BGM)釣力法を用いており
、本発明に従って製造された素子として低インダクタン
ス・キャパシタ38を製造するときは製造工程を著しく
簡単化するため半田含浸工程を用いてもよい。それに加
えて焼成中の周囲環境の性質は高信頼性のため及びセラ
ミック材料の誘電体性質のため最適化される。キャパシ
タ38の半田づけされたコンタクトは低インダクタンス
の個別的なキャパシタ38の同極性且つ同列のタブ接続
するショート・バー20乃至28を用いる。キャパシタ
のバー20乃至28は、基板10上の相手方の金属バー
11乃至19上に半田づけされ且つリフ口される。
バー・コンタクト及び含浸金属を用いて個別的キャパシ
タを製造する利点は、簡単化さ九たプロセス及び改善さ
れた信頼性に基づく。
[プロセス■] (A)  第3図に示すように個々のスクリーン印刷さ
れた層を打抜くことにより個別的な個々のキャパシタと
して複数のキャパシタが製造される。
第3図はパンチ51及び積層ダイ50と、グリーンシー
ト53の打抜かれた部分52とダイ50の開口54を示
す。グリーンシート53はパンチ素子55を有するパン
チ51によって打抜かれる。
各部分はパンチ素子55によって開口54中八力Fによ
って押下げられる。パンチされた領域57が後に残り、
部分52は打抜かれて開口54中へ押下げられる。パン
チに先立ってグリーンシート53に金属化ペース1−5
6又は可燃性ペースト(含浸に適するもの)で第3図の
左側に示されたタブ31乃至35(又は第2.1図乃至
第2.3図のタブ41乃至44)と共に印刷される。こ
のプロセスは現在のキャパシタ製造業者によって使用さ
れているが、パンチに先立ってシート位置に対し最善の
制御を施すことが必要とされる。
含浸キャパシタを示す第4図では、通常用いられる金属
ペーストは粒子(例えばカーボン又はテレフタル酸)を
含んだペーストと交換される。その粒子は焼成中に完全
に揮発し、誘電体層84の間に平らたい空洞83を形成
する。粗いセラミック粉末がペースト中に含まれてもよ
く、その粉末は焼成後、誘電体84の面を隔離する粒子
を有する多孔性空洞83を残す。
(B)  焼成後キャパシタは積重ねられ、縁端の表面
が粘着性金属(Cr、 Ti、 V等約1100n厚)
及び半田で濡れうる金属(Cu、 Ni、 Au等約5
00nm厚)の層で被覆される。金属化合物58の厚さ
は、合金化又は分解によって消耗されないが各多孔性空
洞83のタブ開孔59を詰らせるには不十分な厚さで溶
融半田と長い距離にわたって接触するように設計される
。相対的な寸法が第4図に示される。
(C)  キャパシタのバー・パターンを限定するため
に鋸を用いて金属化ブランケット58の種々の部分、か
くてタブ列61の間のキャパシタ部分を取除く。代案と
して、第6.1図乃至第6.5図と関連して後述される
ように構造が押型される。
(D)  溶融半田の含浸は、真空にし、キャパシタを
溶融半田に浸漬し、半田を含浸させるため反復加圧し、
キャパシタを半田から引揚ることによって達成される。
冷却すると第1図に示すようなキャパシタの完成品が得
られる。
含浸の代案プロセスは半田あデカル(写し絵)転写であ
る。デカル上の十分な半田が真空中で溶融することによ
りタブに転写される。まだ溶融している間に加圧すると
、半田はキャパシタ中に送り込まれ、第7図に示されて
いるように連結するためタブ上に過剰な半田を残す。
[プロセス■コ 第5図は精巧な整合マスク67及びキャパシタ・チップ
38を所定位置に保つためのキャリア治具(積層され且
つろう付れされた整合板69より成る)を用いる代案の
後焼結プロセスを示す。マスク67は整合板69にろう
付けされる。蒸着マスクとして働らくマスク67及び治
具69が第5図に示される。粘着金属、半田で濡れうる
金属及び半田がスロット68を介してタブ上に順次蒸着
される。半田の融点より上まで加熱すると同時に、領域
83に液体の金属半田を含浸するため不活性ガスを後充
填して冷却すると、コンタクト冶金学的プロセスが完成
される。この場合は、バー領域を鋸で切ることは不必要
である。
電極空洞を充填し且つ半田バー・コンタクトのため十分
な半田を与えるには2重蒸着/含浸プロセスが必要なこ
とがありうる。その順序は排気、蒸気、加熱及び含浸、
冷却、排気、蒸着及び加熱及び含浸、及び冷却である。
キャパシタの適切な許容誤差は半田バーに対して垂直に
約0.025mm及び半田バーに対して平行に約0.0
5+n+nである。バーの位置はキャパシタ・チップの
縁端から約0.125mmである。
[疲労抵抗の改善] 第6.1図乃至第6.5図は電極(又は第5図に示され
るような平らな空洞83であって金属で充填されるもの
)を含んだキャパシタ・チップ60を示す。これはキャ
パシタ電極と基板との間の接続としてC−4半田ボール
・ジヨイントではなくバー・コンタクト(第1図の20
乃至28)を組込むことによりキャパシタの製造を簡単
化している。この方法の採用の結果、出来上ったジ3イ
ン1〜は改善された疲労抵抗を有する。
ステップA 第6.1図はセラミックの積層された層のグリーンスタ
ック60と、積層構造の上側表面に示されたキャパシタ
極板のタブ61を有する金属層と−より成るキャパシタ
を示す。タブ61は極板(第2.1図乃至第2.3図の
30.40)に設けることにより、又は平らな空洞83
を作ってそれに金属を充填することにより形成される。
空洞は第・7図と関連して後述されるプロセスによって
形成される。
ステップB 第6.2図のグリーン・キャパシタ・スタック60は、
図示のような所望の溝パターンを有する押型工具63に
よって紙面の厚さ方向に延びる列62が押型された後の
ものである。出来上った構造は、タブ61の列59と整
合した1組の平行な溝62の列をキャパシタ60の上側
表面上に持つ。
列59は本発明により後述のように半田バー・バス線に
より相互接続されるべきものである。第6゜1図は積層
プロセスが完了した後のキャパシタ・スチツク積層体を
示す。第6.2図の半田バー溝の押型を含む積層プロセ
スを積層プロセス中に溝付押型工具で加工される積層体
上面(側面でもよい)に対するプロセスと一体的なもの
に組合わせることも出来る。
ステップC キャパシタ・スタック6oは部分的に完成されたキャパ
シタ・チップ38を作るため焼成される。
ステップD 第6.3図に於てキャパシタ6oの押型された表面は金
属膜64のブランケット層で被覆され、金属膜64で部
分的に充填されて溝62を掩い且つ溝62の壁面を金属
膜64で被覆して浅く且つ狭い溝65を残す。金属膜6
4の付着は、このプロセスではシルクスクリーンを介し
て金属をスクリーン印刷するような方法が適しているけ
れども、蒸着により付着されてもよい。
ステップE 第6.4図に於て、キャパシタ・チップ38の押型され
た表面がラップされ、それによりチップ38の上側表面
が取除かれて溝65(62)の間に再びキャパシタ6o
の表面66を露出させる。
表面66はセラミック材料を幾らが除去する形でラップ
された裸のセラミック表面である。金属膜64はラッピ
ング゛によって幾つかの区域に分離され、表面66は金
属学的に被覆された溝65を電気的に分離するために露
出さtLる。裸のセラミック表面66はタブ61の列5
9を掩う列65の間・に位置するバー・パターンの形を
呈する。
ステップF このステップでは、若しもキャパシタ・チップ38が未
充填の電極・空洞83を含むならば、それは溶融半田で
濡れうる金属で含浸される。
ステップG 押型された領域を覆うプランケラ1へ領域として又はマ
スクされたパターンとして、第6.4図の押型された表
面66上に半田が蒸着される。
ステップI−1 第6.5図に於て1.積層キャパシタ60から形成され
半田上げさせたキャパシタ・チップ38はリフ口されて
、ステップGに於て付着された半田67がキャパシタ6
0の」二面で丸みをつれた外形67を形成するようにさ
れる。
ステップ■ 最終ステップに於て、キャパシタ・チップ38は転倒さ
れて、第7.1図に見られるように金属化された基体7
0と接合される。この接合構造の利点は、疲労ひび割れ
(従来技術のC−4半田ボール接合72で見られる)が
第7.2図に示されたように沿って伝播する而71に対
して並行でない改善された半田/セラミック境面によっ
て1、疲労抵抗が改善されることである。この領域71
はリフロ後に、平坦化されたパンケーキ状の粒状体を含
むことが観察される。その粒状体はC−4半田ボルル接
合を介して疲労ひび割れを急速に伝播させる原因と考え
られる。そのような粒状体を含むマイクロ構造は窪んだ
(77)半田/セラミック境面を有する第7.1図の半
田バー接合75では起きそうにない。半田バーは窪み7
7中にアンカー止めされる。その疲労ひび割れ76が半
田/セラミック境面に沿って走ることはない。押型処理
により窪みが設けられなかったとしても、半田バー接合
それ自身も又C−4半田ボール接合72と較べて改善さ
れた疲労抵抗を持っている。
後蕪城−傘」11及 本発明の後焼成金属含浸プロセスの第1のステップはグ
リーン・セラミック材料のグリーン・セラミックML’
C構造を形成することであって、金属ペース1−がセラ
ミック粒子及び有機バインダの混合物で置換される。然
る後その構造は焼成され、低密度の粒子が存在する場合
には第5図の空洞83が第2.1図乃至第2.3図の誘
電体シート36の間に形成される(第9図参照)。焼成
後M LC構造体は真空処理室に入れられ、その室が真
空にされる。その後MLC構造は液体金属(例えばPd
、 Sn、 Zn、AQ及びl−54Mg、半田、Cu
、 Cu合金等)の浴に浸漬され、そして液体金属をバ
イヤ中へ含浸させるため及び空洞83を充填するために
不活性ガスで室が加圧さ4しる。供給圧力は所望のセラ
ミックの濡れの程度によって決められる(後述の計算を
参照されたい)。
上述の金属浴使用の代案はバイヤ開孔に供給された固体
金属の小片又はボールを用い、加熱及び加圧により液体
金属が空洞中へ圧入されるプロセスである。他の変形は
、MLC構造の1部分のみが含浸され、導電性回路網の
残りの部分が従来のペースト処理によって作られるプロ
セスである。
このやり方は例えばバイヤ間に狭い間隔を必要とする領
域に対して適する。
セラミック空洞中へ液体金属を含浸させるために必要な
圧力は、最悪の場合即ち下記に列挙された液体間では若
干の濡れが生じるとしても液体金属によっては濡れずそ
れによって必要な圧力が減少される場合について想定さ
れている。第8図は液体金属が入れられるべき空洞81
と共に焼成セラミック材料80を示す。空洞8】はhな
る高さを有する。
圧力は弐 P=2gLV/h によって計算される。ここでgLvは(液体金属の)蒸
気にさらされた液体金属の表面張力であり、、hは空洞
の高さである。
第   1   表 Pb  470 ergs/cn?  1895 B/
ctSn  550 # ’  2246 nAQ  
86011 351Q ll Mg550〃22461! Zn  780 //  :1I59 ’l/Cu  
1300 II  5265 /1若しもhが円形バイ
ヤの直径であるならP=4gLV/hである。
第9図は重合体材料を有する金属化セラミック・ペース
1−の薄膜92と共に並置してスタックされサンドウィ
ッチ状にした1組のセラミック・シート90及び91を
示す。サンドウィッチが焼成されるとき、揮発性の重合
体材料が抜けて後にアルミナ93又は類似物の粒子を残
し、シー1−90及び91の間に開放空間を保つ。そこ
に板体を形成し且つ孔59にタブを形成するため液体金
属が入れられる。
【図面の簡単な説明】
第1図は本発明のキャパシタ・チップとその下にありチ
ップ上の半田バー接続子を受取るためのランドを有する
チップキャリアとを示す斜視図、第2.1図は本発明に
従う第1図の積層キャパシタの電極板の1つを示す図、
第2.2図は第1図の積層キャパシタの誘電体層を示す
図、第2.3図は第2.1図のキャパシタ極板と対をな
す第2の極板を示す図、第3図は本発明に従って印刷さ
れキャパシタ金属化したグリーンシー1〜を処理するパ
ンチ及びダイの傾斜図、第4図は液体金属を含浸するた
め用意されたキャパシタ組立体のタブ表面を示す図、第
5図は本発明に従う1組のキャパシタ・チップを示す傾
斜図、第6.1図乃至第6.5図は本発明に従ってキャ
パシタ・チップを作るための一連の処理ステップを示す
図、第7゜1図は本発明のバー接点によって基体上に支
持される本発明のキャパシタ・チップを示す図、第7゜
2図はチップを従来技術の基板に接続する従来の半田ボ
ールを示す図、第8図は本発明に従うタブ及び極板の液
体金属含浸用の空洞を示す図、第9図は間にベース1一
層(重合体4J料を含む)を有する1対のグリーンシー
1へを示す図である。 10・・・・基板、11〜I9・・・・バー・コンタク
ト、20〜28・・・・半田バー、30・・・・極板、
31〜35・・・・タブ、36・・・・誘電体分離シー
1〜.38・・・・キャパシタ、39・・・・バイヤ、
41〜44・・・・タブ、67・・・・丸みをつけた外
形を有する半田、76・・・・疲労ひび割れ、77・・
・・窪み。 出願人   インターナショナル・ビジネス。 マシーンズ・コーポレーション 復代理人  弁理士 篠  1) 文  雄FIG、1 スR

Claims (3)

    【特許請求の範囲】
  1. (1) 回路チップキャリヤに搭載される積層キャパシ
    タであって、該積層キャパシタは複数のキャパシタ極板
    を有し、各極板は複数の接続タブを有し、各接続タブを
    半田バーの列にボンドすることにより上記各キャパシタ
    極板が複数のタブにより上記半田バーの列に接続される
    ようにし、上記半田バーの列を回路チップキャリアに対
    する接続手段としたことを特徴とする積層キャパシタ。
  2. (2) 上記極板及びタブは積層構造中へ金属を導入す
    ることにより形成された特許請求の範囲第(1)項記載
    の積層キャパシタ。
  3. (3) グリーン・セラミック材料の層上の選ばれた領
    域に予定パターンのキャパシタ極板及びタブを形成する
    ため金属材料を載置したグリーン・セラミック材料の個
    々の層を打抜き、該打抜かれたグリーン・セラミック材
    料の層を相互に積重ねてスタックを形成し、該スタック
    を焼結し、該焼結されたスタックの縁に上記タブと接続
    された半田バーを形成することより成る積層キャパシタ
    の製造方法。
JP58109440A 1982-10-07 1983-06-20 積層キヤパシタ及びその製造方法 Granted JPS5969910A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001185441A (ja) * 1999-12-27 2001-07-06 Murata Mfg Co Ltd 積層コンデンサ、配線基板、デカップリング回路および高周波回路
JP2007515068A (ja) * 2003-12-19 2007-06-07 アドバンパック・ソリューションズ・ピーティーイー・リミテッド ウェーハーレベルチップスケールパッケージ用の各種構造と高さを有するバンプ構造体

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3669614D1 (de) * 1985-01-17 1990-04-19 Eurofarad Keramischer hochfrequenzmehrschichtkondensator mit hoher kapazitaet.
FR2576139B1 (fr) * 1985-01-17 1987-02-20 Eurofarad Condensateur ceramique multicouches haute frequence de forte capacite
US4705606A (en) * 1985-01-31 1987-11-10 Gould Inc. Thin-film electrical connections for integrated circuits
US4996584A (en) * 1985-01-31 1991-02-26 Gould, Inc. Thin-film electrical connections for integrated circuits
US4684446A (en) * 1985-09-26 1987-08-04 General Electric Company Secondary metallization by glass displacement in ceramic substrate
US4833039A (en) * 1985-09-26 1989-05-23 General Electric Company Hermetic feedthrough in ceramic substrate
US4732780A (en) * 1985-09-26 1988-03-22 General Electric Company Method of making hermetic feedthrough in ceramic substrate
FR2599546B1 (fr) * 1986-05-30 1990-01-12 Cimsa Sintra Condensateur multicouche
ES2023384B3 (es) * 1986-08-18 1992-01-16 Siemens Ag Procedimiento para preparar componentes de capas de relleno
US4945399A (en) * 1986-09-30 1990-07-31 International Business Machines Corporation Electronic package with integrated distributed decoupling capacitors
US4744008A (en) * 1986-11-18 1988-05-10 International Business Machines Corporation Flexible film chip carrier with decoupling capacitors
US4831494A (en) * 1988-06-27 1989-05-16 International Business Machines Corporation Multilayer capacitor
US4852227A (en) * 1988-11-25 1989-08-01 Sprague Electric Company Method for making a multilayer ceramic capacitor with buried electrodes and terminations at a castellated edge
US4862318A (en) * 1989-04-04 1989-08-29 Avx Corporation Method of forming thin film terminations of low inductance ceramic capacitors and resultant article
US5367430A (en) * 1992-10-21 1994-11-22 Presidio Components, Inc. Monolithic multiple capacitor
US5375035A (en) * 1993-03-22 1994-12-20 Compaq Computer Corporation Capacitor mounting structure for printed circuit boards
US5880925A (en) * 1997-06-27 1999-03-09 Avx Corporation Surface mount multilayer capacitor
JP2991175B2 (ja) 1997-11-10 1999-12-20 株式会社村田製作所 積層コンデンサ
US6292350B1 (en) 1997-11-10 2001-09-18 Murata Manufacturing, Co., Ltd Multilayer capacitor
US6266228B1 (en) 1997-11-10 2001-07-24 Murata Manufacturing Co., Ltd Multilayer capacitor
US6266229B1 (en) 1997-11-10 2001-07-24 Murata Manufacturing Co., Ltd Multilayer capacitor
US6549395B1 (en) 1997-11-14 2003-04-15 Murata Manufacturing Co., Ltd Multilayer capacitor
US6678927B1 (en) * 1997-11-24 2004-01-20 Avx Corporation Miniature surface mount capacitor and method of making same
JP3476127B2 (ja) 1999-05-10 2003-12-10 株式会社村田製作所 積層コンデンサ
JP3548821B2 (ja) 1999-05-10 2004-07-28 株式会社村田製作所 積層コンデンサ、ならびにこれを用いた電子装置および高周波回路
US6327134B1 (en) 1999-10-18 2001-12-04 Murata Manufacturing Co., Ltd. Multi-layer capacitor, wiring board, and high-frequency circuit
JP3489729B2 (ja) 1999-11-19 2004-01-26 株式会社村田製作所 積層コンデンサ、配線基板、デカップリング回路および高周波回路
US6477032B2 (en) * 2001-01-31 2002-11-05 Avx Corporation Low inductance chip with center via contact
US7462942B2 (en) * 2003-10-09 2008-12-09 Advanpack Solutions Pte Ltd Die pillar structures and a method of their formation
US6951139B2 (en) * 2003-12-05 2005-10-04 The Goodyear Tire & Rubber Company Tire sensor and method of assembly
US7408763B2 (en) * 2005-07-19 2008-08-05 Apurba Roy Low inductance multilayer capacitor
US7645675B2 (en) * 2006-01-13 2010-01-12 International Business Machines Corporation Integrated parallel plate capacitors
USD680119S1 (en) * 2011-11-15 2013-04-16 Connectblue Ab Module
USD680545S1 (en) * 2011-11-15 2013-04-23 Connectblue Ab Module
USD689053S1 (en) * 2011-11-15 2013-09-03 Connectblue Ab Module
USD692896S1 (en) * 2011-11-15 2013-11-05 Connectblue Ab Module
USD668658S1 (en) * 2011-11-15 2012-10-09 Connectblue Ab Module
USD668659S1 (en) * 2011-11-15 2012-10-09 Connectblue Ab Module
CN115475797B (zh) * 2022-09-30 2024-04-05 肇庆绿宝石电子科技股份有限公司 一种叠层电容器及其制造方法、载条清洗液及制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3235939A (en) 1962-09-06 1966-02-22 Aerovox Corp Process for manufacturing multilayer ceramic capacitors
US3852877A (en) 1969-08-06 1974-12-10 Ibm Multilayer circuits
US4030004A (en) 1971-04-16 1977-06-14 Nl Industries, Inc. Dielectric ceramic matrices with end barriers
US3679950A (en) 1971-04-16 1972-07-25 Nl Industries Inc Ceramic capacitors
US3778532A (en) * 1972-07-03 1973-12-11 Illinois Tool Works Electrical circuit component having solder preform connection means
US3965552A (en) 1972-07-24 1976-06-29 N L Industries, Inc. Process for forming internal conductors and electrodes
US3784887A (en) 1973-04-26 1974-01-08 Du Pont Process for making capacitors and capacitors made thereby
US4189760A (en) 1973-05-13 1980-02-19 Erie Technological Products, Inc. Monolithic capacitor with non-noble metal electrodes and method of making the same
US3879645A (en) 1973-09-24 1975-04-22 Nl Industries Inc Ceramic capacitors
US4297773A (en) 1978-11-16 1981-11-03 Avx Corporation Method of manufacturing a monolithic ceramic capacitor
US4246625A (en) 1978-11-16 1981-01-20 Union Carbide Corporation Ceramic capacitor with co-fired end terminations
US4328530A (en) * 1980-06-30 1982-05-04 International Business Machines Corporation Multiple layer, ceramic carrier for high switching speed VLSI chips

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001185441A (ja) * 1999-12-27 2001-07-06 Murata Mfg Co Ltd 積層コンデンサ、配線基板、デカップリング回路および高周波回路
JP2007515068A (ja) * 2003-12-19 2007-06-07 アドバンパック・ソリューションズ・ピーティーイー・リミテッド ウェーハーレベルチップスケールパッケージ用の各種構造と高さを有するバンプ構造体

Also Published As

Publication number Publication date
EP0108211A3 (en) 1984-09-12
US4430690A (en) 1984-02-07
DE3376913D1 (en) 1988-07-07
EP0108211A2 (en) 1984-05-16
EP0108211B1 (en) 1988-06-01
JPH0218573B2 (ja) 1990-04-26

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