JPS5965336A - デ−タ流れ制御システム - Google Patents
デ−タ流れ制御システムInfo
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
発゛明の分き野
この開示は周辺側′ａ装置と呼ばれる装置の分野に関し
、特にトレイン・プリンタ機構として知られる周辺装置
を働かせるために上位」ンビュータのＩ１０制御装口と
して用いられるデータ・リンク処理装置に適用されるも
のである。 関連する出願や特許の相互参照 ここで、上位主コンピユータと種々の周辺装置をつなぐ
入出力サブシステムの利用を伴なう場合を参照のために
示す。 発明者ダーウエン・タックとドナルド・ミラーズＩの米
国特許第４，１６２．５２０号。この例は、成る周辺端
末装置と上位主シス７ムの間でのデータ転送を制御し取
扱うライン制御処理装置として知られる周辺制御装置が
記述されている。 発明者ダーウエン・タックとドナルド・ミラーズ］によ
る゛′Ｉ１０サブシステムのためのモジュラ・ブロック
・ユニツ１−″の題名の米国特許第４゜０７４．３５２
号。この例は、８つの周辺制ｔ１］装置のグループを収
容して紹持し、かつそれらを上位１コンピユータシステ
ムにインターフェイスするベース・モジュール・ユニッ
トを記述している。 発明者ドナルド・ミラーズ■による“Ｉ１０サブシステ
ムのためのモジュラ処理制御装置と中央処理装置にイン
ターフェイスを提供するインターフェイスシステム°°
の題名の米国特許第４，１０Ｇ、０９２号。この特許は
、複数のベース・モジュールとそれらの周辺制御装置ど
上位主シス７ムの間でデータ転送を制御し取締るＩ１０
翻訳機（１０１’）と名付けられた上位王システム内の
装置を記述している。 発明者ダーウエン・タックとドナルド・ミラーズ■によ
る゛ディジタル・データ処理装置システムのための人力
／′出力ザブシスデム゛の題名の米国特許第４．１８９
．７６９号。この例は、上位主システムとのデータ通信
のためにベース・モジュール中に組まれた複数の周辺制
御装置からなるナブシステムを記述し−Ｃいる。その周
辺制御装置とベース・′Ｌジュールは、多数の周辺装置
と上位主」ンビュータ・システムとの間のデータ転送を
制御′シるための人出力ザブシステムを形成する。 元ｌｊＪ省ケネス・バランによる゛°周辺制御装置のた
めの共通フロント・エンド制御ｌｌ″の題名の米国時ｎ
第４．３２２．７９２号。 発明者クネス・バランとドナルド・ミラーズＩによる“
データ・リンク処理装置を用いる１１０す゛ブシステム
”の題名の米国性ｒｆ第４．３１３゜１６２号。 上記の公表されｌこ特許はこの応用発明の基礎とｆｖ頭
をなし、この説明の中で参照どして取入れられている。 発明の概要 データ・リンク処理装置（または、引用された特許（ｇ
、前呼ばれていたようなインテリジェント１１０インタ
ーノエイス制御装置）の基本的機能は、特定の周辺装置
と上位主コンピユータ・システム間のデータ転送のため
に特定の処理および制御櫨能を備えている。 改良された周辺制御装置（データ・リンク処理装置）の
新しい開発がなされてきて、今それは、１つの特定のタ
イプの周辺装置のために個々に設計己れで適用される代
わりに、改良された能力のデータ・リンク処理装置を形
成するために、すべて、□のタイプの周辺処理装置のた
めの成る共通の機能並素が独立させられた。そのすべて
に共通の装置は共通ノロント・エンド（ＣＦ Ｅ ）と
名（ｌけられており、データ・リンク処理装置の基本的
な部分を形成する。この共通ノロント・エンドは、周辺
従属ロジック・ボード（ＰＤＢ）（これはデータ・リン
ク処理装置を特定の周辺装置に適合させる）とともに用
いられるとき、共通Ｉ１０データ・リンク処理装置とし
て知られている。 米国特許第４，１６２．５２０号のライン制御処理猿回
（周辺制御装置）は人出力インターフェイス・データ転
送制御装置どして述べられている。 一般的全体的動作機能の多くは、主システムからのＩ
、−’ ０デーｆスクリブタのコマンドや主システムへ
の結果ｊ？イスクリブタの帰還に従うという点にａ３い
τ同じ（あるが、今の゛′テータ・リンク処理装置ｉ７
”（ＤＬＰ）と名（＝Ｉけられている改良された周辺制
御装置は、米国性ぎｆ第４，１６２．５２０号に述べら
れた周辺制御装置のライン制御装置で用いられる複Ｓ１
１．な処％ Ｌ（置ロジックＡ５多数のマルブプレクリ
の代りに、求められる制御機能の使用のためにマイクロ
コード・ワードを備えたＦＲＯＭを備えている。 −に位主システムとｖＡ還してわく周辺制御装置は、制
御データとくキャラクタのプリントトレインを右ツる周
辺プリンタ６！構を介して〉プリントされるべさ゛プリ
ントデータ″を受取る。その周辺制ｔｉｌｉｆＵ （デ
ータ・リンク処理装置）はまた上位主システムへ制御デ
ータを返す。上位主システム々周辺制御装置の１ｍの−
ｒンターフエイスはｆイストリビューシ」ン制御カード
である。 ディストリビューション制御カードから周辺制御装置へ
またはその逆のデータ流れの方向を制御するために、流
れの“方向”を制ｔＩＩするライン変更ロジック回路が
開発された。このロジック回路はＰ ＲＯＭとへックス
・レジスタどトリステート・バッファからなっている。 ＦＲＯＭへの一連の６つの入力信号はへツクス・レジス
タへ接続する４つの出力ラインを与える。そのレジスタ
は、２つの出力制御ラインを出力するトリステート・バ
ッファへの２つのラインと、２つの直接出力ｌ１１１１
１Ｉラインを与える。それらの出力制御ラインはディス
トリビューション制御カードへのまた番、１そこからの
流れの方向を決定する。さらに、出力制御ラインは診断
目的のためのメインテナンス・カードへのまたはそこか
らのデータの流れをも決定することができる。 それで、パメインテナンス・モード″の開始において、
メインテナンス・カードは゛°両方向”の母線に接続し
、その母線では診断テスト・データの方向が前記ライン
変更ロジック回路から制御信号を受取るレシーバとドラ
イバの第２の１！ツトによって制御される。 ２ノ」ＬＬＬ１２」１１ トレイン・プリンタ・データ・リンク処理装置（’ｒ
Ｐ −Ｄ Ｌ Ｐ ）のようなデータ・リンク処理装置
が働く全体的な状況またはシステムの構成が第１図に示
されている。上位従属ボート１ｏＰを有する上位コンピ
ュータ・システム７ｏは、メツセージ・レベル・インタ
ーフェイス１Ｉｉ５＋をディストリビューション制御カ
ード２０．べを通してデータ・’）＞り処ＴＭ装ｆｆ１
（ＤＬＰ）２０＋ｏと２０．１のような特定化された周
辺制御ｔｌ、ｉａへ接続する。同様に、メツセージ・レ
ベル・インターフェイス１５．は、第１図のトレイン・
プリンタＤＬＰのような複数の他のデータ・リンク処理
装置を支えるディストリビューション制御カード（ＤＣ
）２０８べに接続している。 トレイン・プリンタ・データ・リンク処理装置のための
特に好ましいシステムの実施例では、ＤＬＰ２０ｏｓ（
第１図〉が、（ミシガン州デトロイＩ−４８２３２のバ
ロース・コーホ１ノージヨンによる１９７６年著作のバ
、ロース・コーポレーション出版様式１０９４８０２で
述べられているような）トレイン・プリンタ機構（周辺
装置）へｌ’Ｊ線１０１によって接続されている。 第２図はもっと一般化された状態を示しＣ’ ｊ５す、
上位二１ンピュータ１ｏはメツセージ・レベル・インタ
ー７１イス１５．にょって２つのベース・モジゴール２
００ど２０．に接続されている。これらのベース・モジ
ュールの各々はそれぞれ２０ｏｄおよび２０．よと名付
けられたディストリビューション・カード（ＤＣ）をそ
れぞれ有している。 各ベース・モジュールは複数のデータ・リンク処理装置
（周辺制御装置）を支えている。たとえば、ベース・モ
ジュール２０．はコンソール・ユニット５０ ｃを制御
づるコンソール・データ・リンク処理猿回２０ｏｏを有
（ることができる。同様ｋ、データ・リンク処理装置１
Ｒ２０ｏＩ 、２０゜２はそれぞれ、カード・）′リン
クやカード・パンチあるいは他の周辺装置の間の制御や
データの通信転送を取扱うことができる。各特定のデー
タ・リンク処理装置は、特定的に各タイプの周辺装置の
要求に合わせられている。 同様に、ベース・モジュール２０１はそれ自身のディス
トリビューション・カード（ＬＪＣ）２０１よを有して
Ｊ３す、そのディストリビューション・カードは２０．
。、２０＋＞＋のようなデータ・リンク処理装置に接続
することができ、そのデータ・リンク処理装置の各々は
、特定のタイゾの周辺端末装置のためのデータ転送や制
御動作を取扱うよう特定的に仕立てられている。各ベー
ス・モジュールはそれ自負のメインテナンス・カード・
ユニット（ベース・モジュール２０ｏ１．ｌのための２
０゜とベース・モジュール２０．のためのメインテナン
ス・カード２０ ＋、）を有していることがわかるであ
ろう。メインテナンス・カードは成る与えられたベース
・モジュールのデータ・リンク処理装置のために診断動
作やメインテナンス動作を行なう。 米国特許第４．１０６．０９２号と第４，１６２−５２
０Ｍで前に述べられているように、各ベース・モジュー
ルは一連の背面コネクタと滑り溝を有してｉｔ’３つ、
それによって、多数のプリントされた回路要素カードが
そのベース・モジュールの背面で接続されるようにスラ
イドインして挿入可能である。そして、ディストリビュ
ーション・カード２０碌やメインテナンス・カード２０
ｏ−さらに周辺ｌ！ＩｉＩ御！ｌ！！ｉＷｌまたはその
他の機能のカードを構成する他のプリントされた回路カ
ードが挿入されてそのベース・モジュールの共通な背面
に接続することができる。 第３図はプリントされたスライドイン回路カードによっ
て特定のデータ・リンク処理装置（周辺制御装置）が物
理的にどのように構成され得るかを概略図示したもので
ある。そして、共通フロント・エンド・カード１０ｃが
ベース・モジュールの母板に接続するための一連の背面
接続１０１）と、前面または前面コネクタ８０ａ＋ 、
８０ ｂ＋ 、８０ｃ＋と、関連するその特定のデータ
・リンク処理装置（ＤＬＰ）の特定のアドレスをセット
するために用いられるＤＬＰアドレス・ジャンパ・ビン
８３とを有していることがわかる。 前面コネクタによっでＣＦＥカード１０ｃに接続されて
いるのは周辺従属ボート（ＰＤ Ｂ ）カード８０であ
る。このカードは対応する共通フロン１〜・エンド（Ｃ
ＦＥ）ノシート１０ｃに接続する前面Ｔ１ネクタ８０代
、Ｂｏｂ、、８０Ｃを右している。 周辺従属ボード８０はまたトレイン・プリンタ周辺装置
に接続するための前面コネクタ８ＣＬｔを為している。 ＰＤＢカード８０は識別（ＩＤ）のためにジレンバ・ビ
ン８２をＭ’ｌ、４おり、それによってそのボードのた
めにエンコードされる識別信号が働くことができる。 そして、２０．３−のような特定化されたデータ・リン
ク処理装置（周辺制御＠Ｍ）が２つのスライドイン・力
〜ドがうなっていることが分り、そのうちの１つである
共通フロン［−・エンド・カード１０．ばあらゆるタイ
プの周辺制御装置に共通であり、他力、周辺従属ボード
であるＰＤＢカード８０は、制御のために必要な回路機
能を備え、また特定のタイプの周辺装置に特に求められ
る特定化された°プロトコルを取扱う特定化された力一
ドである。 米ｕＪ特ｉ′Ｆ第４．１６２．５２０号と第４，１０６
．０９２号で眞に）ホベられているように、上位主−１
ンピユータと１つまたはぞれ以上の周辺装置の間で働く
入力／′出力１ノーブシスデムが利用さ゛れた。 （−の人力／′畠万力１７ブシスデムま多数のベース・
モジ：ｌ−ルのキｔｌＬ′ネットを使用し、その＋１１
じネットの各々はベース・モジュールのグループを支え
ている。それらのベース・モジュールは、いり゛れかの
特定のｎ辺装置と上位玉シスうムどの間のデ〜タキム送
を制御するインテリジェント入力／′出力処理装置ど名
イ］１プられた８つまでの゛′ライン１ｌｌｌＪ御処理
装屑″〈周辺制仰装買）からなってい／ｊ 。 これらのラーメン１ｈす御処理’Ｊ：’ｊ＃Ｉ Ｃｉ−
ＣＰ ）は上位主システムによって割当てられた各仕事
のための菜別二］−ドまたは１１データ・リンク″を′
ｊえろので１ス後の段組にｉＩ３いてこれらのラーｒン
制御処理装Ｕはデータ・リンク処１！ｌ！装置（ＤＬＰ
）として知られるようになった。したがって、これ以後
はデータ・リンク処理装置の用語で表わすことに°４−
る。 データ・リンク処理のＩ１０サブシステムは種々の周辺
（Ｉｌｏ）装置を１または１つ以上の上位システムとイ
ンターフェイスさせる。この樹成によって、上位主シス
テムの特性に合わせて特別に仕立てられることなくそ、
のＩ１０サブシステムの保守が行なえるので、そのＩ１
０装置の保守性が簡単になる。データ・リンク処理装置
のサブシステム中よ、米国特許第４．１６２，５２０号
と第４．１０６．０９２号で述べられているＭＬＩ（メ
ツセージ・レベル・インターフェイス）の能力を有する
いずれかの上位コンピュータ・システムへの適合性によ
って区別される。 データ・リンク処理装置のＩ１０サブシステムは全体的
に異なった内部特性を有する上位システムに利用するこ
とができ、たとえば同じＩ１０サブシステムが８２９０
０．８３９００．Ｂ１２Ｏ３やＢ１２Ｏ３のシステムの
ような異なったパロースＢ９００システムのどのような
組合せにも共用され得る。 メツセージ・レベル・インターフェイスは接続されたラ
イン統制であり、それによって１つまたはそれ以上の上
位システムがＩ１０サブシステムと通信する。好ましい
実施例の最近の構成では、上位システムの各々はメツセ
ージ・レベル通信を行なう・ために上位従属ボート＜１
−ＩＤＰ）と呼ばれる装置を利用する。 データ・リンク処理装置のＩ１０サブシステムに取付け
られてそれとともに動作する周辺装置は半自動の状況で
動作し、すなわち上位システムがデータ・リンク処理装
置へＩ１０ディスクリブタを送ることにより周辺装置に
動作の実行を開始させなければならない。ＤＬＰが開始
させられた後、それ（ＤＬＰ）は上位システムと独立に
動作（ＯＰ）を実行する。その動作の結果、そのＤＬＰ
はその動作を開始させた上位システムと接続し直して、
゛結果ディスクリブタ”（Ｒ／Ｄ）と呼ばれる情報を送
り返す。この動作の間、そのＤＬＰはデータ・リンク処
理装置を介してデータを転送するために上位システムと
゛再接続”することができる。 上位システムから分離してＩ１０転送動作を続ｔＪるＤ
ＬＰの能力は、そのデータ・リンク処理装置のサブシス
テム中で１１０転送動作が進行している間に上位システ
ムが他の動作を実行できるようにその上位システムを解
、放する。 １位システムと再接続するだめの機能を備えるには、そ
の周辺装置を始動さぜた上位システムとその始動ざ１せ
られた周辺装置との間に通信経路をＩＱ聞するための゛
リンキング機侶°′をそのデータ・リンク処理装置が含
んでいることが必要である。 この再接続を行なう論理回路はそのデータ・リンク処理
装Ｕ中に含まれている。この代りに、この接続や再接続
を行なう論理回路は、システムｌ！１１１１１装置（Ｓ
Ｏ）またはＩＯＴ＜前述の米国特許で述べられた入出力
翻訳′装置）のような装置に含まれていてもよい。ＤＬ
ＰのＩ１０サブシステムに接続されている各々の周辺装
置はこのタイプの゛６接続・再接続″制御装置の１つを
利用する。 上位システムをＤＬＰのＩ１０サブシステムへ接続する
メツセージ・レベル・インターフエイスは、上位システ
ムと周辺のサブシステムの間のすべての通信を指揮する
ことができ、接続や再接続さらに分離などを行なえる。 上位システムとＩ１０ザブシステムの間で２つのタイプ
の通信が利用される。これらは制御レベルによって行な
われる（ａ、、） “制御″通信と（ｂ）゛″データ転
送通信である。どちらのタイプの通信でも、情報（制御
レベルまたはデータのいずれでも）は上位システムと周
辺サブシステムの間で送られる。 情報が上位主システムからＤＬＰのＩ１０サブシステム
へ送られるとき、その動作は゛′棗込″動作とされる。 情報がＩ１０サブシステムから上位主システムへ送られ
るとき、その動作は゛読取″動作とされる。たとえば、
成る周辺装置がその上位主システムにまたは他の適当な
上位主システムに再接続されることが必要なとき、その
通信は■１０ザブシステムで始まり、情報は上位主シス
テムへ送られ、したがってこれは゛読取″タイプの動作
である。上位システムが周辺装置を始動させるときで、
その上位システムから通信が出発して情報がその上位シ
ステムから周辺装置へ送られるとき、これは“書込°′
全タイプ動作と呼ばれる。 ″゛入力″タイプのこれらの周辺装置は上位システムの
ための“読取″デー島夕のみを生成するであろう。゛出
力”タイプのこれらの周辺装置は上位システムからのデ
ータを受取るだけで、すなわちパ書込データ″動作だけ
である。したがって、入力または出力周辺装置はパ読取
デーダ′または゛書込データ″動作のいずれかを必要と
する。読取データど書込データは゛読取またほの込”動
作と同じことではない。なぜならば゛読取または書込゛
′は単にメツセージ・レベル・インターフェイスの情報
の流れの方向を示すだけであるからである。入力周辺装
置によって行なわれる読取機能は、まず最初にその周辺
装置を始動させるための゛書込′”動作を必要とし、デ
ータを上位システムに送る゛読取″動作がそれに続く。 米国特許第４．０７４．３５２号で述べられたように、
ＬＣＰベース・モジュールは入出力サブシステムのため
の基礎構造ブロックである。汎用“共通フロン１−・エ
ンド″カードが各データ・リンク処理装置（ＤＬＰ）で
用いられる場合、そのザブシステムは゛共通Ｉ１０サブ
システム゛′どして設計することができる。ＤＬＰベー
ス・モジュールはＤＬＰを形成する２枚のスライドイン
型カードを接続する背面からなっている。ベース・モジ
ュールはシステム間の通信のための１ないし６枚のディ
ストリビューション・カード（ＤＣ）からなっており、
特定の周辺端末技Ｕへのまたはそこからのデータ通信を
取扱う１つないし８つのデータ・リンク処理装ｆａ （
ＤＬＰ）を収納している。 各ベース・モジュールはまた１枚のメインテナンス・カ
ード（ＭＣ）や２枚の端末板さらに通常の動作状態では
必要でないが特別の目的のための付加的なカードのため
の空間を有している。 各データ・リンク処即装［（ＤＬＰ＞は共通フロント・
エンド・カード（ＣＦＥ）と、周辺従属ボード（ＰＣＢ
）として知られる独立の回路板に配置された周辺従属ロ
ジックがらなっている。共′通フロント・エンド・カー
ドに配置されてＦＲＯＭと名付けられている読出専用メ
モリは、用いられる周辺装置のタイプにたり従属する要
素であるマイクロコード・ワードを含み、他の要素は標
準の独立要素である。共通フロント・エンド・カードと
周辺従属ボードは第３図に見られる３つの５（月！ン前
面コネクタを介して互いに通信する。 Ｙ−タ・リンク制御装置（第、１図の２０ｏ＝）は上位
主システム１０の上位従属ボート１０．を複数の周辺装
置５３にインターフェイスするのに必要なハードウェア
や電源を含んでいる。そのサブシステムのハードウェア
は第２図の２０ｏのようなベース・モジュールからなり
、それは次のものを含／υでいる。 ｌ、 制御コンソール（第２図の５０ｃ）、２、 メツ
セージ・レベル・インターフェイス結線（ＭＬ Ｉ ”
） １５Ｌ。 ３、 データ・リンク処理装置のためのベース背面２０
ｏＢ（第３図）、 ４、 キャビネッｉ〜内に適合してそのベース背面に接
続するベース・モジュール、 ５．８つのデータ・リンク処理装置が各ベース・モジュ
ールに支えられているような典型的に組まれたデータ・
リンク処理装＠（ＤＬＰ）（第２図）。 今まで述べた特許に示されているように、ベース・モジ
ュールは、そのベース・モジュールが接続される得る上
位システムの数に依存する１つまたはそれ以上のディス
トリビューション・カード＜ＤＣ）および末端カードと
メインテナンス・カード（ＭＣ）が取付けられていた。 前に引用した特許で述べられているように、“ボール・
テスト″はＤＬＰサブシステムと通信を確立するために
上位システムとその上位従属ボートによって用いられる
手続として定れされている。上位システムは一連の゛ポ
ール・テスト”を実行してデータ・リンク処理装置と接
続を開始−りる。この手順の結果は次のようである。 １、 接続は、上位システムから、アドレスされたデー
タ・リンク処理装置のステータス条件を含むデータ・リ
ンク処理装置へなされる。 ２、 特定のデータ・リンク処理装ｒがその特定のＤＬ
Ｐアドレスで゛非活性パであるという信号表示、すなわ
ちそのＤＬＰが物理的に存在していない、またはそれは
メインテナンス・カードによってラインから分離されて
しまった、またはＰＲＯＭパリティ・エラーのために利
用することができない。 ３、 もう１つのディストリビューション・カード（Ｄ
Ｃ）が特定のベース・モジュールにつなげられて活性で
あるという信号表示、したがって。 求められるＤＬＰへの紅路はこのとき利用することがで
きない。 ４、 求められたアドレスが適当なパリティを持たむか
ったという信号表示。 ”ボール・テスト″を始めるために、上位システム１０
は接続されるために選択された特定のベース・モジュー
ルにヂャンネル選択を送る。そのブーヤンネル選択信号
はディストリヒユージョン・カード（ＤＣ）へボール・
テストのために選択されたという指示を与える。上位シ
ステムはデータ・ラインＤ ８（ＭＳＢ：最も重要な
ビット）上のｌ） Ｌ Ｉ）のアドレスをＤ １ （
ＬＳＢ：ｆｆｌ要Ｃないビット）を介しＣ送る。 ＬＥＭ（ライン拡張モジュール）カードが、単一のＭＬ
１１５２に“１６の［ＪＬＰを接続できるようにベース
・−モジュールに接続され衿る。［３ＣＣ（ベース制御
カード〉がベース・モジュールのために一致信号を与え
るために用いられ１７る。 ライン拡張モジュール（Ｌ Ｅ Ｍ ）が用いられてい
る場合、その上位システムはデータ・ラインＣ−８（Ｍ
ＳＢ）に接続している求められるｌ＼−ス・モジュール
のアドレスをＧ−１（ＬＳＢ）を介してアイス１〜リビ
ユーシ臼ン・カードｌ＼送る。ししベース制御カード（
ＢＣＣ）がアドレスされるべき場合、そのときはビット
Ａ−８が用いられる。 そして、上位従属ボート＜ １−Ｉ Ｄ Ｉ” ）はア
ドレス選択をぞのＪべてのベース・モジュールへ送る。 これはヂャンネル選択を受入れるディス１〜リビユージ
ヨン・カードにボール・テス１−を開始さｕ１他のづべ
てのディストリビューション・カードに上位システム・
インターフェイスが使用中であることを知らせる。この
使用中の表示は、多重ディストリビューション・カード
・ベース状況での接続のためにＤＬＰリクエストを取扱
う場合に、ディストリごニージョン・カードの優先性を
決定するために、接続されていないディストリビューシ
ョン・カードにとって必要となる。 チャンネル選択信号とアドレス選択信号によつＴｆｆｌ
択されるディストリヒユージョン・カード（［つＣ）は
、その上位システム１０にＤＬＰスト１１−−ブ侶号を
送り返すことにより両足応答する。 ｌノう１つのうτイストリごニージョン・カードがベー
ス・モジュールの背面に接続されて活性な場合、ま１ｃ
はより高い優先権のディストリビューション・カードが
ボール・テスト接続をとっている場合、″゛ポート使用
中′°の表示がその内定応答信号に伴なう。ベース・モ
ジュールが接続可能でアドレス・バリディが正しい場合
、その上位システムはその内定応答信号だけを受取る。 そのデイストリビューション・カードはアドレスして、
そのアドレスされたＤＬＰに接続する。 ディストリごューション・カードはＤ Ｌ Ｐのアドレ
スをデ」−ドして８つのアドレス・ラインの１つを駆動
してその選択されたＤＬＰに接続する。 そのアドレスラインにょっＣ特定化されたＤＬＰはその
正しいアドレスラインにジャンパされたアドレスレシー
バを有し・ている。このアドレスを受入れるＩ）ＬＰは
、その存在を知らせるために、その上位シスデムヘＤＬ
Ｐ接続信号（Ｌ ＣＰ ＣＯＮ ）を送り返す。 パ両足応答” ４ｊ＝ ’）３を受け、かつボート使用
中またはパリティ・エラー信号の表示がない場合、その
上位システムはそのチャンネル選択信号を落どず。こう
して、すべでのラインが通信のために利用可能どなる。 しかし、例外条件が報告された場合、その主システムは
そのＤＬＰから分離されなければならない。 ディストリビューション・カードがチャンネル選択のな
いことを検知したとぎ、それはｂう′１っされたＤＬＰ
がしＣ［）ＣＯＮで応答したとき、そのディストリビュ
ーション・カードはこの第２０゛１＠定応答″によって
その上位システムへのＤ［Ｐステータス信号を゛′能凱
化″する。その第２０肖定応谷で、ＤＬＰと上位システ
ムはディストリビューション・カードを介して接続され
る。選択されたＤＬＰがくオフラインかまたは装着され
ていないために）応答しなかった場合、その上位シスフ
゛ムは（肯定応答信号とともに）そのＤＬＰが利用でき
ないことを示す゛ゼ０ ”のＤＬＰステータス信号を受
取る。 このときＤＬＰがボール・テス１−を取、扱うことがで
きない場合（それが使用中であるため）、そのＤＬＰス
テータスはこの条件を表示する。この条件を検知して、
゛分離する″がまたはボール・リクエスト変換すること
によりこの条件に応答するのが上位システムの機能であ
る。この“ボール・テスト°′によって確立された接続
は１′アドレス選択″が正しい限り保持される。 ボール・テストと上位システムの接続ルーチンにＪ３り
るＤ Ｌ Ｐの参加は最小限である。そのＤ’Ｌ［゛は
その唯一のアドレス・ラインを受取るだけで、両足応答
においでＬＣ；ＰＣＯＮを送り返しステータス・ライン
を能動化りる。ベース・−ｔシ」、−ル中に装着された
多重ディストリピューシ」ン・カードがあるとき、その
ベース・モジュールの背面へのアクセスは経路選択モジ
ュール（ＰＳＭ）中のリクエスト認可された機桶によっ
て達成される。 そのＰ Ｓ〜１はディストリビューション・カードの優
先様決定のためにも備えられている。 ボール・テス］へからボール・リクエストへの変ｙＡ＝ 上位システム１０がボール・テストを実行し
、特にトレイン・プリンタ機構として知られる周辺装置
を働かせるために上位」ンビュータのＩ１０制御装口と
して用いられるデータ・リンク処理装置に適用されるも
のである。 関連する出願や特許の相互参照 ここで、上位主コンピユータと種々の周辺装置をつなぐ
入出力サブシステムの利用を伴なう場合を参照のために
示す。 発明者ダーウエン・タックとドナルド・ミラーズＩの米
国特許第４，１６２．５２０号。この例は、成る周辺端
末装置と上位主シス７ムの間でのデータ転送を制御し取
扱うライン制御処理装置として知られる周辺制御装置が
記述されている。 発明者ダーウエン・タックとドナルド・ミラーズ］によ
る゛′Ｉ１０サブシステムのためのモジュラ・ブロック
・ユニツ１−″の題名の米国特許第４゜０７４．３５２
号。この例は、８つの周辺制ｔ１］装置のグループを収
容して紹持し、かつそれらを上位１コンピユータシステ
ムにインターフェイスするベース・モジュール・ユニッ
トを記述している。 発明者ドナルド・ミラーズ■による“Ｉ１０サブシステ
ムのためのモジュラ処理制御装置と中央処理装置にイン
ターフェイスを提供するインターフェイスシステム°°
の題名の米国特許第４，１０Ｇ、０９２号。この特許は
、複数のベース・モジュールとそれらの周辺制御装置ど
上位主シス７ムの間でデータ転送を制御し取締るＩ１０
翻訳機（１０１’）と名付けられた上位王システム内の
装置を記述している。 発明者ダーウエン・タックとドナルド・ミラーズ■によ
る゛ディジタル・データ処理装置システムのための人力
／′出力ザブシスデム゛の題名の米国特許第４．１８９
．７６９号。この例は、上位主システムとのデータ通信
のためにベース・モジュール中に組まれた複数の周辺制
御装置からなるナブシステムを記述し−Ｃいる。その周
辺制御装置とベース・′Ｌジュールは、多数の周辺装置
と上位主」ンビュータ・システムとの間のデータ転送を
制御′シるための人出力ザブシステムを形成する。 元ｌｊＪ省ケネス・バランによる゛°周辺制御装置のた
めの共通フロント・エンド制御ｌｌ″の題名の米国時ｎ
第４．３２２．７９２号。 発明者クネス・バランとドナルド・ミラーズＩによる“
データ・リンク処理装置を用いる１１０す゛ブシステム
”の題名の米国性ｒｆ第４．３１３゜１６２号。 上記の公表されｌこ特許はこの応用発明の基礎とｆｖ頭
をなし、この説明の中で参照どして取入れられている。 発明の概要 データ・リンク処理装置（または、引用された特許（ｇ
、前呼ばれていたようなインテリジェント１１０インタ
ーノエイス制御装置）の基本的機能は、特定の周辺装置
と上位主コンピユータ・システム間のデータ転送のため
に特定の処理および制御櫨能を備えている。 改良された周辺制御装置（データ・リンク処理装置）の
新しい開発がなされてきて、今それは、１つの特定のタ
イプの周辺装置のために個々に設計己れで適用される代
わりに、改良された能力のデータ・リンク処理装置を形
成するために、すべて、□のタイプの周辺処理装置のた
めの成る共通の機能並素が独立させられた。そのすべて
に共通の装置は共通ノロント・エンド（ＣＦ Ｅ ）と
名（ｌけられており、データ・リンク処理装置の基本的
な部分を形成する。この共通ノロント・エンドは、周辺
従属ロジック・ボード（ＰＤＢ）（これはデータ・リン
ク処理装置を特定の周辺装置に適合させる）とともに用
いられるとき、共通Ｉ１０データ・リンク処理装置とし
て知られている。 米国特許第４，１６２．５２０号のライン制御処理猿回
（周辺制御装置）は人出力インターフェイス・データ転
送制御装置どして述べられている。 一般的全体的動作機能の多くは、主システムからのＩ
、−’ ０デーｆスクリブタのコマンドや主システムへ
の結果ｊ？イスクリブタの帰還に従うという点にａ３い
τ同じ（あるが、今の゛′テータ・リンク処理装置ｉ７
”（ＤＬＰ）と名（＝Ｉけられている改良された周辺制
御装置は、米国性ぎｆ第４，１６２．５２０号に述べら
れた周辺制御装置のライン制御装置で用いられる複Ｓ１
１．な処％ Ｌ（置ロジックＡ５多数のマルブプレクリ
の代りに、求められる制御機能の使用のためにマイクロ
コード・ワードを備えたＦＲＯＭを備えている。 −に位主システムとｖＡ還してわく周辺制御装置は、制
御データとくキャラクタのプリントトレインを右ツる周
辺プリンタ６！構を介して〉プリントされるべさ゛プリ
ントデータ″を受取る。その周辺制ｔｉｌｉｆＵ （デ
ータ・リンク処理装置）はまた上位主システムへ制御デ
ータを返す。上位主システム々周辺制御装置の１ｍの−
ｒンターフエイスはｆイストリビューシ」ン制御カード
である。 ディストリビューション制御カードから周辺制御装置へ
またはその逆のデータ流れの方向を制御するために、流
れの“方向”を制ｔＩＩするライン変更ロジック回路が
開発された。このロジック回路はＰ ＲＯＭとへックス
・レジスタどトリステート・バッファからなっている。 ＦＲＯＭへの一連の６つの入力信号はへツクス・レジス
タへ接続する４つの出力ラインを与える。そのレジスタ
は、２つの出力制御ラインを出力するトリステート・バ
ッファへの２つのラインと、２つの直接出力ｌ１１１１
１Ｉラインを与える。それらの出力制御ラインはディス
トリビューション制御カードへのまた番、１そこからの
流れの方向を決定する。さらに、出力制御ラインは診断
目的のためのメインテナンス・カードへのまたはそこか
らのデータの流れをも決定することができる。 それで、パメインテナンス・モード″の開始において、
メインテナンス・カードは゛°両方向”の母線に接続し
、その母線では診断テスト・データの方向が前記ライン
変更ロジック回路から制御信号を受取るレシーバとドラ
イバの第２の１！ツトによって制御される。 ２ノ」ＬＬＬ１２」１１ トレイン・プリンタ・データ・リンク処理装置（’ｒ
Ｐ −Ｄ Ｌ Ｐ ）のようなデータ・リンク処理装置
が働く全体的な状況またはシステムの構成が第１図に示
されている。上位従属ボート１ｏＰを有する上位コンピ
ュータ・システム７ｏは、メツセージ・レベル・インタ
ーフェイス１Ｉｉ５＋をディストリビューション制御カ
ード２０．べを通してデータ・’）＞り処ＴＭ装ｆｆ１
（ＤＬＰ）２０＋ｏと２０．１のような特定化された周
辺制御ｔｌ、ｉａへ接続する。同様に、メツセージ・レ
ベル・インターフェイス１５．は、第１図のトレイン・
プリンタＤＬＰのような複数の他のデータ・リンク処理
装置を支えるディストリビューション制御カード（ＤＣ
）２０８べに接続している。 トレイン・プリンタ・データ・リンク処理装置のための
特に好ましいシステムの実施例では、ＤＬＰ２０ｏｓ（
第１図〉が、（ミシガン州デトロイＩ−４８２３２のバ
ロース・コーホ１ノージヨンによる１９７６年著作のバ
、ロース・コーポレーション出版様式１０９４８０２で
述べられているような）トレイン・プリンタ機構（周辺
装置）へｌ’Ｊ線１０１によって接続されている。 第２図はもっと一般化された状態を示しＣ’ ｊ５す、
上位二１ンピュータ１ｏはメツセージ・レベル・インタ
ー７１イス１５．にょって２つのベース・モジゴール２
００ど２０．に接続されている。これらのベース・モジ
ュールの各々はそれぞれ２０ｏｄおよび２０．よと名付
けられたディストリビューション・カード（ＤＣ）をそ
れぞれ有している。 各ベース・モジュールは複数のデータ・リンク処理装置
（周辺制御装置）を支えている。たとえば、ベース・モ
ジュール２０．はコンソール・ユニット５０ ｃを制御
づるコンソール・データ・リンク処理猿回２０ｏｏを有
（ることができる。同様ｋ、データ・リンク処理装置１
Ｒ２０ｏＩ 、２０゜２はそれぞれ、カード・）′リン
クやカード・パンチあるいは他の周辺装置の間の制御や
データの通信転送を取扱うことができる。各特定のデー
タ・リンク処理装置は、特定的に各タイプの周辺装置の
要求に合わせられている。 同様に、ベース・モジュール２０１はそれ自身のディス
トリビューション・カード（ＬＪＣ）２０１よを有して
Ｊ３す、そのディストリビューション・カードは２０．
。、２０＋＞＋のようなデータ・リンク処理装置に接続
することができ、そのデータ・リンク処理装置の各々は
、特定のタイゾの周辺端末装置のためのデータ転送や制
御動作を取扱うよう特定的に仕立てられている。各ベー
ス・モジュールはそれ自負のメインテナンス・カード・
ユニット（ベース・モジュール２０ｏ１．ｌのための２
０゜とベース・モジュール２０．のためのメインテナン
ス・カード２０ ＋、）を有していることがわかるであ
ろう。メインテナンス・カードは成る与えられたベース
・モジュールのデータ・リンク処理装置のために診断動
作やメインテナンス動作を行なう。 米国特許第４．１０６．０９２号と第４，１６２−５２
０Ｍで前に述べられているように、各ベース・モジュー
ルは一連の背面コネクタと滑り溝を有してｉｔ’３つ、
それによって、多数のプリントされた回路要素カードが
そのベース・モジュールの背面で接続されるようにスラ
イドインして挿入可能である。そして、ディストリビュ
ーション・カード２０碌やメインテナンス・カード２０
ｏ−さらに周辺ｌ！ＩｉＩ御！ｌ！！ｉＷｌまたはその
他の機能のカードを構成する他のプリントされた回路カ
ードが挿入されてそのベース・モジュールの共通な背面
に接続することができる。 第３図はプリントされたスライドイン回路カードによっ
て特定のデータ・リンク処理装置（周辺制御装置）が物
理的にどのように構成され得るかを概略図示したもので
ある。そして、共通フロント・エンド・カード１０ｃが
ベース・モジュールの母板に接続するための一連の背面
接続１０１）と、前面または前面コネクタ８０ａ＋ 、
８０ ｂ＋ 、８０ｃ＋と、関連するその特定のデータ
・リンク処理装置（ＤＬＰ）の特定のアドレスをセット
するために用いられるＤＬＰアドレス・ジャンパ・ビン
８３とを有していることがわかる。 前面コネクタによっでＣＦＥカード１０ｃに接続されて
いるのは周辺従属ボート（ＰＤ Ｂ ）カード８０であ
る。このカードは対応する共通フロン１〜・エンド（Ｃ
ＦＥ）ノシート１０ｃに接続する前面Ｔ１ネクタ８０代
、Ｂｏｂ、、８０Ｃを右している。 周辺従属ボード８０はまたトレイン・プリンタ周辺装置
に接続するための前面コネクタ８ＣＬｔを為している。 ＰＤＢカード８０は識別（ＩＤ）のためにジレンバ・ビ
ン８２をＭ’ｌ、４おり、それによってそのボードのた
めにエンコードされる識別信号が働くことができる。 そして、２０．３−のような特定化されたデータ・リン
ク処理装置（周辺制御＠Ｍ）が２つのスライドイン・力
〜ドがうなっていることが分り、そのうちの１つである
共通フロン［−・エンド・カード１０．ばあらゆるタイ
プの周辺制御装置に共通であり、他力、周辺従属ボード
であるＰＤＢカード８０は、制御のために必要な回路機
能を備え、また特定のタイプの周辺装置に特に求められ
る特定化された°プロトコルを取扱う特定化された力一
ドである。 米ｕＪ特ｉ′Ｆ第４．１６２．５２０号と第４，１０６
．０９２号で眞に）ホベられているように、上位主−１
ンピユータと１つまたはぞれ以上の周辺装置の間で働く
入力／′出力１ノーブシスデムが利用さ゛れた。 （−の人力／′畠万力１７ブシスデムま多数のベース・
モジ：ｌ−ルのキｔｌＬ′ネットを使用し、その＋１１
じネットの各々はベース・モジュールのグループを支え
ている。それらのベース・モジュールは、いり゛れかの
特定のｎ辺装置と上位玉シスうムどの間のデ〜タキム送
を制御するインテリジェント入力／′出力処理装置ど名
イ］１プられた８つまでの゛′ライン１ｌｌｌＪ御処理
装屑″〈周辺制仰装買）からなってい／ｊ 。 これらのラーメン１ｈす御処理’Ｊ：’ｊ＃Ｉ Ｃｉ−
ＣＰ ）は上位主システムによって割当てられた各仕事
のための菜別二］−ドまたは１１データ・リンク″を′
ｊえろので１ス後の段組にｉＩ３いてこれらのラーｒン
制御処理装Ｕはデータ・リンク処１！ｌ！装置（ＤＬＰ
）として知られるようになった。したがって、これ以後
はデータ・リンク処理装置の用語で表わすことに°４−
る。 データ・リンク処理のＩ１０サブシステムは種々の周辺
（Ｉｌｏ）装置を１または１つ以上の上位システムとイ
ンターフェイスさせる。この樹成によって、上位主シス
テムの特性に合わせて特別に仕立てられることなくそ、
のＩ１０サブシステムの保守が行なえるので、そのＩ１
０装置の保守性が簡単になる。データ・リンク処理装置
のサブシステム中よ、米国特許第４．１６２，５２０号
と第４．１０６．０９２号で述べられているＭＬＩ（メ
ツセージ・レベル・インターフェイス）の能力を有する
いずれかの上位コンピュータ・システムへの適合性によ
って区別される。 データ・リンク処理装置のＩ１０サブシステムは全体的
に異なった内部特性を有する上位システムに利用するこ
とができ、たとえば同じＩ１０サブシステムが８２９０
０．８３９００．Ｂ１２Ｏ３やＢ１２Ｏ３のシステムの
ような異なったパロースＢ９００システムのどのような
組合せにも共用され得る。 メツセージ・レベル・インターフェイスは接続されたラ
イン統制であり、それによって１つまたはそれ以上の上
位システムがＩ１０サブシステムと通信する。好ましい
実施例の最近の構成では、上位システムの各々はメツセ
ージ・レベル通信を行なう・ために上位従属ボート＜１
−ＩＤＰ）と呼ばれる装置を利用する。 データ・リンク処理装置のＩ１０サブシステムに取付け
られてそれとともに動作する周辺装置は半自動の状況で
動作し、すなわち上位システムがデータ・リンク処理装
置へＩ１０ディスクリブタを送ることにより周辺装置に
動作の実行を開始させなければならない。ＤＬＰが開始
させられた後、それ（ＤＬＰ）は上位システムと独立に
動作（ＯＰ）を実行する。その動作の結果、そのＤＬＰ
はその動作を開始させた上位システムと接続し直して、
゛結果ディスクリブタ”（Ｒ／Ｄ）と呼ばれる情報を送
り返す。この動作の間、そのＤＬＰはデータ・リンク処
理装置を介してデータを転送するために上位システムと
゛再接続”することができる。 上位システムから分離してＩ１０転送動作を続ｔＪるＤ
ＬＰの能力は、そのデータ・リンク処理装置のサブシス
テム中で１１０転送動作が進行している間に上位システ
ムが他の動作を実行できるようにその上位システムを解
、放する。 １位システムと再接続するだめの機能を備えるには、そ
の周辺装置を始動さぜた上位システムとその始動ざ１せ
られた周辺装置との間に通信経路をＩＱ聞するための゛
リンキング機侶°′をそのデータ・リンク処理装置が含
んでいることが必要である。 この再接続を行なう論理回路はそのデータ・リンク処理
装Ｕ中に含まれている。この代りに、この接続や再接続
を行なう論理回路は、システムｌ！１１１１１装置（Ｓ
Ｏ）またはＩＯＴ＜前述の米国特許で述べられた入出力
翻訳′装置）のような装置に含まれていてもよい。ＤＬ
ＰのＩ１０サブシステムに接続されている各々の周辺装
置はこのタイプの゛６接続・再接続″制御装置の１つを
利用する。 上位システムをＤＬＰのＩ１０サブシステムへ接続する
メツセージ・レベル・インターフエイスは、上位システ
ムと周辺のサブシステムの間のすべての通信を指揮する
ことができ、接続や再接続さらに分離などを行なえる。 上位システムとＩ１０ザブシステムの間で２つのタイプ
の通信が利用される。これらは制御レベルによって行な
われる（ａ、、） “制御″通信と（ｂ）゛″データ転
送通信である。どちらのタイプの通信でも、情報（制御
レベルまたはデータのいずれでも）は上位システムと周
辺サブシステムの間で送られる。 情報が上位主システムからＤＬＰのＩ１０サブシステム
へ送られるとき、その動作は゛′棗込″動作とされる。 情報がＩ１０サブシステムから上位主システムへ送られ
るとき、その動作は゛読取″動作とされる。たとえば、
成る周辺装置がその上位主システムにまたは他の適当な
上位主システムに再接続されることが必要なとき、その
通信は■１０ザブシステムで始まり、情報は上位主シス
テムへ送られ、したがってこれは゛読取″タイプの動作
である。上位システムが周辺装置を始動させるときで、
その上位システムから通信が出発して情報がその上位シ
ステムから周辺装置へ送られるとき、これは“書込°′
全タイプ動作と呼ばれる。 ″゛入力″タイプのこれらの周辺装置は上位システムの
ための“読取″デー島夕のみを生成するであろう。゛出
力”タイプのこれらの周辺装置は上位システムからのデ
ータを受取るだけで、すなわちパ書込データ″動作だけ
である。したがって、入力または出力周辺装置はパ読取
デーダ′または゛書込データ″動作のいずれかを必要と
する。読取データど書込データは゛読取またほの込”動
作と同じことではない。なぜならば゛読取または書込゛
′は単にメツセージ・レベル・インターフェイスの情報
の流れの方向を示すだけであるからである。入力周辺装
置によって行なわれる読取機能は、まず最初にその周辺
装置を始動させるための゛書込′”動作を必要とし、デ
ータを上位システムに送る゛読取″動作がそれに続く。 米国特許第４．０７４．３５２号で述べられたように、
ＬＣＰベース・モジュールは入出力サブシステムのため
の基礎構造ブロックである。汎用“共通フロン１−・エ
ンド″カードが各データ・リンク処理装置（ＤＬＰ）で
用いられる場合、そのザブシステムは゛共通Ｉ１０サブ
システム゛′どして設計することができる。ＤＬＰベー
ス・モジュールはＤＬＰを形成する２枚のスライドイン
型カードを接続する背面からなっている。ベース・モジ
ュールはシステム間の通信のための１ないし６枚のディ
ストリビューション・カード（ＤＣ）からなっており、
特定の周辺端末技Ｕへのまたはそこからのデータ通信を
取扱う１つないし８つのデータ・リンク処理装ｆａ （
ＤＬＰ）を収納している。 各ベース・モジュールはまた１枚のメインテナンス・カ
ード（ＭＣ）や２枚の端末板さらに通常の動作状態では
必要でないが特別の目的のための付加的なカードのため
の空間を有している。 各データ・リンク処即装［（ＤＬＰ＞は共通フロント・
エンド・カード（ＣＦＥ）と、周辺従属ボード（ＰＣＢ
）として知られる独立の回路板に配置された周辺従属ロ
ジックがらなっている。共′通フロント・エンド・カー
ドに配置されてＦＲＯＭと名付けられている読出専用メ
モリは、用いられる周辺装置のタイプにたり従属する要
素であるマイクロコード・ワードを含み、他の要素は標
準の独立要素である。共通フロント・エンド・カードと
周辺従属ボードは第３図に見られる３つの５（月！ン前
面コネクタを介して互いに通信する。 Ｙ−タ・リンク制御装置（第、１図の２０ｏ＝）は上位
主システム１０の上位従属ボート１０．を複数の周辺装
置５３にインターフェイスするのに必要なハードウェア
や電源を含んでいる。そのサブシステムのハードウェア
は第２図の２０ｏのようなベース・モジュールからなり
、それは次のものを含／υでいる。 ｌ、 制御コンソール（第２図の５０ｃ）、２、 メツ
セージ・レベル・インターフェイス結線（ＭＬ Ｉ ”
） １５Ｌ。 ３、 データ・リンク処理装置のためのベース背面２０
ｏＢ（第３図）、 ４、 キャビネッｉ〜内に適合してそのベース背面に接
続するベース・モジュール、 ５．８つのデータ・リンク処理装置が各ベース・モジュ
ールに支えられているような典型的に組まれたデータ・
リンク処理装＠（ＤＬＰ）（第２図）。 今まで述べた特許に示されているように、ベース・モジ
ュールは、そのベース・モジュールが接続される得る上
位システムの数に依存する１つまたはそれ以上のディス
トリビューション・カード＜ＤＣ）および末端カードと
メインテナンス・カード（ＭＣ）が取付けられていた。 前に引用した特許で述べられているように、“ボール・
テスト″はＤＬＰサブシステムと通信を確立するために
上位システムとその上位従属ボートによって用いられる
手続として定れされている。上位システムは一連の゛ポ
ール・テスト”を実行してデータ・リンク処理装置と接
続を開始−りる。この手順の結果は次のようである。 １、 接続は、上位システムから、アドレスされたデー
タ・リンク処理装置のステータス条件を含むデータ・リ
ンク処理装置へなされる。 ２、 特定のデータ・リンク処理装ｒがその特定のＤＬ
Ｐアドレスで゛非活性パであるという信号表示、すなわ
ちそのＤＬＰが物理的に存在していない、またはそれは
メインテナンス・カードによってラインから分離されて
しまった、またはＰＲＯＭパリティ・エラーのために利
用することができない。 ３、 もう１つのディストリビューション・カード（Ｄ
Ｃ）が特定のベース・モジュールにつなげられて活性で
あるという信号表示、したがって。 求められるＤＬＰへの紅路はこのとき利用することがで
きない。 ４、 求められたアドレスが適当なパリティを持たむか
ったという信号表示。 ”ボール・テスト″を始めるために、上位システム１０
は接続されるために選択された特定のベース・モジュー
ルにヂャンネル選択を送る。そのブーヤンネル選択信号
はディストリヒユージョン・カード（ＤＣ）へボール・
テストのために選択されたという指示を与える。上位シ
ステムはデータ・ラインＤ ８（ＭＳＢ：最も重要な
ビット）上のｌ） Ｌ Ｉ）のアドレスをＤ １ （
ＬＳＢ：ｆｆｌ要Ｃないビット）を介しＣ送る。 ＬＥＭ（ライン拡張モジュール）カードが、単一のＭＬ
１１５２に“１６の［ＪＬＰを接続できるようにベース
・−モジュールに接続され衿る。［３ＣＣ（ベース制御
カード〉がベース・モジュールのために一致信号を与え
るために用いられ１７る。 ライン拡張モジュール（Ｌ Ｅ Ｍ ）が用いられてい
る場合、その上位システムはデータ・ラインＣ−８（Ｍ
ＳＢ）に接続している求められるｌ＼−ス・モジュール
のアドレスをＧ−１（ＬＳＢ）を介してアイス１〜リビ
ユーシ臼ン・カードｌ＼送る。ししベース制御カード（
ＢＣＣ）がアドレスされるべき場合、そのときはビット
Ａ−８が用いられる。 そして、上位従属ボート＜ １−Ｉ Ｄ Ｉ” ）はア
ドレス選択をぞのＪべてのベース・モジュールへ送る。 これはヂャンネル選択を受入れるディス１〜リビユージ
ヨン・カードにボール・テス１−を開始さｕ１他のづべ
てのディストリビューション・カードに上位システム・
インターフェイスが使用中であることを知らせる。この
使用中の表示は、多重ディストリビューション・カード
・ベース状況での接続のためにＤＬＰリクエストを取扱
う場合に、ディストリごニージョン・カードの優先性を
決定するために、接続されていないディストリビューシ
ョン・カードにとって必要となる。 チャンネル選択信号とアドレス選択信号によつＴｆｆｌ
択されるディストリヒユージョン・カード（［つＣ）は
、その上位システム１０にＤＬＰスト１１−−ブ侶号を
送り返すことにより両足応答する。 ｌノう１つのうτイストリごニージョン・カードがベー
ス・モジュールの背面に接続されて活性な場合、ま１ｃ
はより高い優先権のディストリビューション・カードが
ボール・テスト接続をとっている場合、″゛ポート使用
中′°の表示がその内定応答信号に伴なう。ベース・モ
ジュールが接続可能でアドレス・バリディが正しい場合
、その上位システムはその内定応答信号だけを受取る。 そのデイストリビューション・カードはアドレスして、
そのアドレスされたＤＬＰに接続する。 ディストリごューション・カードはＤ Ｌ Ｐのアドレ
スをデ」−ドして８つのアドレス・ラインの１つを駆動
してその選択されたＤＬＰに接続する。 そのアドレスラインにょっＣ特定化されたＤＬＰはその
正しいアドレスラインにジャンパされたアドレスレシー
バを有し・ている。このアドレスを受入れるＩ）ＬＰは
、その存在を知らせるために、その上位シスデムヘＤＬ
Ｐ接続信号（Ｌ ＣＰ ＣＯＮ ）を送り返す。 パ両足応答” ４ｊ＝ ’）３を受け、かつボート使用
中またはパリティ・エラー信号の表示がない場合、その
上位システムはそのチャンネル選択信号を落どず。こう
して、すべでのラインが通信のために利用可能どなる。 しかし、例外条件が報告された場合、その主システムは
そのＤＬＰから分離されなければならない。 ディストリビューション・カードがチャンネル選択のな
いことを検知したとぎ、それはｂう′１っされたＤＬＰ
がしＣ［）ＣＯＮで応答したとき、そのディストリビュ
ーション・カードはこの第２０゛１＠定応答″によって
その上位システムへのＤ［Ｐステータス信号を゛′能凱
化″する。その第２０肖定応谷で、ＤＬＰと上位システ
ムはディストリビューション・カードを介して接続され
る。選択されたＤＬＰがくオフラインかまたは装着され
ていないために）応答しなかった場合、その上位シスフ
゛ムは（肯定応答信号とともに）そのＤＬＰが利用でき
ないことを示す゛ゼ０ ”のＤＬＰステータス信号を受
取る。 このときＤＬＰがボール・テス１−を取、扱うことがで
きない場合（それが使用中であるため）、そのＤＬＰス
テータスはこの条件を表示する。この条件を検知して、
゛分離する″がまたはボール・リクエスト変換すること
によりこの条件に応答するのが上位システムの機能であ
る。この“ボール・テスト°′によって確立された接続
は１′アドレス選択″が正しい限り保持される。 ボール・テストと上位システムの接続ルーチンにＪ３り
るＤ Ｌ Ｐの参加は最小限である。そのＤ’Ｌ［゛は
その唯一のアドレス・ラインを受取るだけで、両足応答
においでＬＣ；ＰＣＯＮを送り返しステータス・ライン
を能動化りる。ベース・−ｔシ」、−ル中に装着された
多重ディストリピューシ」ン・カードがあるとき、その
ベース・モジュールの背面へのアクセスは経路選択モジ
ュール（ＰＳＭ）中のリクエスト認可された機桶によっ
て達成される。 そのＰ Ｓ〜１はディストリビューション・カードの優
先様決定のためにも備えられている。 ボール・テス］へからボール・リクエストへの変ｙＡ＝ 上位システム１０がボール・テストを実行し
【おり、Ｄ
ＬＰが前のＩ１０ディスクリブタの理由で情報交換のた
めに上位システムにアクセスするのを要求しでいるとい
う初期ＤＬＰステータスを示している場合、その上位シ
ステムは次の３つの選択を有している。 ＜ａ ＞分離せよ （ｂ）ｍ択的に１つのＤＬＰをクリアせよ（Ｃ）そのＤ
ＬＰを取Ｊ及いナーごスＵ°よ選択（Ｃ）が選ばれた場
合、上位システムは゛ボール・リクエスト°′に変換す
゛る。゛ボール・リクエスト°′は上位システ仏と通１
３を確立するためにデータ・リンク処理装置によっＣ用
いられる手続としで定義される。パボール・リクエスト
′は゛ボール・テスト″の逆である。なぎならば、通信
の開始が逆転され、ずなわ’３ Ｄ Ｌ Ｐが送信側で
上位システムがレシーバであり応答者である。 ″読取”方向（上位システムの方への情報流れ）におけ
るいかなる初期状態でも、ディス１−リビュージョン・
カードはＤ Ｌ １３データを上位システムの方へ送る
。初期ステータスが゛ｆディスリブタ・リンクを送れ′
”である場合、このｊ−夕はそのディスクリブタ・リン
クの過初のワードであり上１ηリターン・ノイールドを
含んでいる。上位シスノームはこのフィールドがＤＬＰ
情報転送を取扱えることを確めるためにチェックしなけ
ればならない。上位システムがそれを取扱うことができ
ない場合、ＤＬＰはストローブをいずれかの上位システ
ムへ送る前に゛分離″シな番プればならない。 Ｄ Ｌ Ｉ−’始動接続（ボール・リクエスト）二上位
システムにアクセスが求められて分離が起こったとき、
ＤＬＰは一連の１゛ポール・リクエスト′″を始めるこ
とににっで接続を再確立（る。すべてのＤＬＰが同時に
接続を求めるかもしれないので、決定は優先権に基づい
てなされる。優先権は＜ａ ＞グローバル優先権と（ｂ
〈）ベース・モジュール優先権の２つのタイプに分けら
れる。ＯＬＰのグローバル優先権はそれがサービスする
周辺装置のタイプに曇づいている。ＤＬＰのために６つ
の標準レベルのグローバル優先権がある。成る特定のＤ
ＬＰのグローバル優先権は、その周辺装置の上位システ
ムのアクセス要件たとえば速度や流れモードその他など
に関連して決められる。 付加的で高いレベルのグローバル優先権は緊急のリクエ
ストを指名するために用いられる。これは７に等しいグ
ローバル優先権として指名される。 緊急リクエストは、エラー解読や作動状態における困ｎ
を除くために上位システムへの即時のアクセスが必要で
ある状態として定義される。グローバル優先権は、各要
求しているディストリビューション・カードの優先権を
決定するために、上位主システムによって用いられる。 ベース・モジュール優先権はそのベース中の各Ｄ Ｌ
ｌ）の優先権である。ベース・モジュール優先権は、各
髪求していく、ＤＬＰの優先権を決定するために、ディ
ストリビューション・カードによって用いられる。 ベース・モジュール優先権はベース・モジュール中で各
ＤＬＰのＤＬＰ番号で決定される。この番号は各ＤＬＰ
にジャンパされたＤＬＰアドレスに対応し、たとえばＤ
ＬＰアドレス７はＤＬＰＩＱ ’／に等しく、それは７
に等しいベース・モジュール優先権に等しい。確立され
た優先権レベルは最も高いベース・モジュール優先権が
７で最も低いのが０に決められている。各優先権番号に
は各ベース・モジュール中で１つのＤＬＰだけが指定さ
れる。したがって、ベース・モジュールは最大８つまで
のＤＬＰを含むよう組まれている。 ポール・リクエストを開始するために、ＤＬＰはそのＤ
ＬＰのアドレスに依存してまた対応してそのＤＬＰ中の
８つのＤＬＰリクエスト・ラインの１つにジャンパされ
ている“リクエスト”レベルを引上げる。ＤＬＰリクエ
ストを検知したときに上位システムがアイドルである場
合、ディストリビューション・カードは割込リクエスト
を上位システムに送る。上位システムが“割込リクエス
ト″を検知し１ｃとき、それは゛アクセス認可″をすべ
てのベース・モジュールへ送り、一連のボール・リクエ
スト奮開始する。アクセス認可は、接続されているリク
エストを有しているずべ−Ｃのディストリビューション
・カードにポール・リクエストを始めることを認める。 アクセス認可はまた、メツセージ・レベル・インターフ
ェイス（ＭＬＩ）が使用中であることをリクエストして
いないすべてのディストリビューション・カードに知ら
ゼる。 接続状態： 接続された状態で、ディストリビューション・カード（
ＤＣ）は上位システムと選択されたデータ・リンク処理
装置の間の通信紅路を提供する。 上位システムとベース・モジュールの間のすべての通信
は非同期である。これはメツセージ・レベル・インター
フェイス上の送出／内定応答がレベルでなくてむしろパ
ルスでシあることを必要とする。 上位システムの送出／両足応Ｓ＜ＡＧ−１−３ＩＯ）と
Ｄ Ｌ Ｐの送出／内定応答（Ｌ ＣＰ Ｓ丁／）はメ
ツセージ・レベル・インターフニーイス（ＭＬＩ）上の
パルスである。 １１０リブシステムのベース・モジュールは、ベース・
モジュールの背面に接続するスライドイン・カードに装
むされているγ−タ・リンク処理装置を８つまで支える
ことができる。各ベース・モジュールにおいて、装着可
能で、データ・リンク処理装置と上位主システムととも
に働くスライドイン・カードのために設備が備えられて
いる。 これらのカードはＪス下のように要約づることができる
。 ディストリごニージョン・カード（ＤＣ）：デイストリ
ビューション・カードは成る句えられたＤＬＰベース・
モジュールと上位システムの間に電気的機能的インター
フェイスを提供づる。 このカー１〜の回路は１−８のデータ・リンク処理装ｆ
！ ＜ Ｄ Ｌ ＋” ）のために上位システムどの接
続を与える。成るうえられたＤＬＰと上位システムの間
の接続を碍立するためのルーチンがｊイストリじニージ
ョン・カード上に含まれている０２７９回路によって実
ｆｊ己れる。接続は上位システムまたはデータ・リンク
処Ｉ！！装置のいずれがらでもりｔｉめることかできる
。上位システムが接続を始めるとさ、これは″ボール・
テスト″と命名され、データ・リンク処理装置か接続を
開始づるとさ、これは°“ボール・リクエスト”と命名
される。 上位システムとベース・モジュールの間のづべての通信
は非同期である。ディストリヒユージョン・カードはこ
の通信を同期させる。ディストリじ゛ニージョン・カー
ドは１つまたはそれ以上の上位シスラムから１つのベー
ス・モジュールへの転送経路を６つまで協えている。多
重配列が用いられている場合、１つのベース・モジュー
ルへの各独立の経路は独立のディストリビューション・
カードを必要とし、そしてＰＳＭまたは経路選択モジュ
ールとしＣ知られるカードが必要である。一度ゲイスト
リビュージョン・カードが上位システムと選択されたｆ
−タ・リンク処Ｊ’ｌ！装置の間を接続したならば、そ
のディストリヒユージョン・ｈ−ドは“′接続″状態を
とり、ぞしてその上位システムとその選択されたデータ
・リンク処理装置の間の通信転送に対して特定的に通過
可能となる。 経路選択モジュール（ＰＳＭ）： 経路選択モジュールはベース・モジュールに挿入された
カードでそのベース・モジュールが２つまたはそれ以−
［のディストリビューション・カードを含むとき必要と
なる。経路選択モジュールはそのベースの背面へのアク
セスを管理し、またＤＬＰリクエストを選択して経路を
定め、さらにすべてのベース・モジュールのマスク・ク
リアを取扱うとともに選択されたベース・モジュールの
選択的クリアも取扱う。 ＤＣＭＬ／ＴＴＬコンバータ（バロースの現在のロジッ
ク／トランジスタ型のロジック・コンバータ）： この随意のコンバータ・カードは、データ・リンク処理
装ｄのサブシステムの標準トランジスタ型ロジック・フ
ォーマットとと−しにバロースの現在のロジック・アー
キデクテＶを用いている主シス゛アムの上位従属ボート
（ＨＤＰ）をインターフェイスするために用いられる。 末端カード： 各Ｄ Ｌ Ｐベースは標準的に２枚の末端カードＩＩＧ
）を必要とする。これらのカードは番号１番号２と命名
され、過当にベース・モジュール背面のう１′ンをバラ
ンスさせ（ロードするために必要なｉ〜ランジスタとキ
ャパシタをＱ ／ｖ Ｆいる。 メインテナンス・カー１−二 単一の背面が成る与えられたベース・しジュールのデー
タ・リンク処理装置のすべてに共通に与えられ一〇いる
ので、これによっでＤＬＰメインテナンスの大部分が中
心化されることか可能である。 この中心化されたメインテナンス・カードはＤＬ１〕ベ
ース・モジュールの一端（ディストリビューション・カ
ードの位置と反対側）に設置されているメインテナンス
・カード上にある。メインテナンス・カードは全ベース
・モジュールのためのクロック発生回路を含み、さらに
診断手続のための回路のような他のメインテナンス回路
をも含んでいる。これらの診断手続は、データ・リンク
処理装置へのクロックの制御およびＷｔｆｊ的に期待さ
れる結果と比較りるためのデータ・リンク処１！！装置
のストレージ・エレメントをアクセスするために周辺イ
ンターフェイスをシミュレートする能力を含んでいる。 述べたように、全ベース・モジュールのクロック発生ロ
ジック回路はメインテナンス・カード上にある。成る与
えられたベース・モジュール中の各カードはこの４６号
を受取るので、その実際の信ＦＬ分布はそのドライバの
要求を二分するために２つのラインに分割された。実際
のクロックは８メガヘルツで、ＤＬＰ背面上で５０％デ
ユーティ・サイクルの正のパルスである。 データ・リンク処理装Ｆｉ（ＤＬＰ）：データ・リンク
処理′ｔＡａはそれがサービスする関連した周辺装置の
ために制御ロジックと上位システムのインターフェイス
機能を提供する。周辺装置を制御するＤＬＰロジックは
ａｔｈ依存であり、したがっていくつかのＤ Ｌ Ｐは
異なったバードウＪ−アど異なったマイクロコードまた
はそのいずれかを含んでいる。上位」−システムとの通
信はデイストリピ′二１−ジョン・カードとメツセージ
・レベル・インターフェイスを介して行なわれる。上位
ジノ、−／′ムのアクセスのためのりクエス１ヘトトア
ーク・リンク処理装置から発生づる。Ｄ Ｌ Ｐ ｌま
、それがサービスしている周辺装置へまたは−てこから
情報を転送しでいる間、その上位システムから分離され
ている。ＤＬＰは（通常１０Ｘ１３インチの）２枚また
はそれ以上のカードからなっている。各カードは、最大
で６×１６の配列に配置された９６個のＴ Ｔ ｔ−デ
ツプを含むことができる。そのカードはベース・モジュ
ールの背面中のプラグに差込まれる。１つのデータ・リ
ンク処理装置は１つの共通フロント・エンド・カード（
ＣＦＥ）ど１つまたはそれ以上の周辺住民ボード（ＰＤ
Ｂ）からなっている。そのＣＦＥと第１のＰＤｔ３はぞ
れぞれ５０ビンを含ｔｉ３つの前面コネクタによって互
いに接続されている（第３図）。１つのＣＦＥに関して
１つ以上のＰＤＢが求められる場合、その複数のＰＤＢ
は第４の５０ビンの前面コネクタによって接続される。 そのＣＦＥは、用いられている特定の周辺従属ボードに
よって書取られるマイクロコードをストアして実行づる
ために必要なロジックを含んでいる。ランダム・アクセ
ス・メモリ（ＲＡＭ）のチップとプログラム可能の続出
専用メモリ（Ｐ ＲＯＭ ）のチップは共通フロント・
］−ンド・カード上にある。成る特定の周辺装置に求め
られるユニークなロジックはＰＤＢ８０上にあり、サー
ビスされるその特定のタイプの周辺装置Ｅｉに応じて変
化することができる。一方、ＣＦＥｌｏｃはサービスさ
れるすべてのタイプの周辺従属ボードと周辺装置に共通
な機能を備えたＢ！準化されたカードである。 Ｄ Ｌ Ｐの機能は、成る特定の周辺装置をその上位主
システムへインターフェイスすることである。 上位主システムとＤＬＰ間に必要な通（Ｈτは、方法と
内容において標準化される。＆ Ｄ Ｌ ｌ）は、この
標準の規律を用いてその上位主システムと通信する。そ
のＤ Ｌ Ｐは上位システムがらその周辺装置の特異性
を覆い隠す。したがって、これにょっ−ＣＤＬＰは上位
システムと独立である。データ・リンク処理装置はその
上位システムへのインターフェイスで受取−〕だ情報に
応答してその周辺制ｗＪ機能を実行する。 上位システムとのデータ・リンク処理装置の通信は標準
ＤＬＰ“ステ一タス″・ステートの利用によって達成さ
れる。これらのステータス・ステートは（成る与えられ
た時間単位で） Ｄ Ｌ Ｐの要求をその上位システム
に示す。一度アータ・リンク処理装置と上位システム間
の接続が確立されると、すべての情報転送はそのＤＬＰ
の゛ステータス″信号によって示されるように実行され
る。したがって、全通信プロセスはそのＤＬＰに合せら
れて、” Ｄ Ｌ Ｐステータス駆動”される。その″
゛スデータスステー１へ信号゛はり゛ぺてのタイプのｆ
−タ・リンク処理装置に共通である。これは米国特許第
４，１６２．５２０号に詳しく述べられでいる。 Ｊ／Ｖζでのデータ・リンク処１！ｌ：ｌ装ｒはぞの関
連フ−るタイプの周辺装置に充分適用可能なサイズのメ
ツセージ・バッフヴを含んでいる。ＤＬＰと上位システ
ム間のデータ伝送はこのメツセージ・バッファへまたは
そこから行なわれる。これはカード読取Ｍｌｌやプリン
タま１ｃはカードバンヂのような固定された記録長さを
有する周辺装置のためにアクレス・エラーを除去ヅる。 テーブヤディスクのにうな流れモード装置は、可変良さ
のメツセージ・バッファを達成するために、２つまたは
それ以上のハラフン・を含みそれらを利用する。 １） Ｌ Ｐステ−タス流れ信号： １） Ｌ Ｐステータス流れは順序正しいメツセージの
転送か可能なように設計されている。上位システムが゛
ＤＬＰステータス駆動″されているということが述べら
れているとき、これはそのＤＬＰがそのステーシス・ス
テ−１〜信号を送ることによって上位システムにそのＤ
ＬＰの要求を示す゛ことを意味づ゛る。一度上位システ
ムが接続されたとき、これらのスｊ−シス・ステー１〜
はそのＤ Ｌ Ｐによって連１ｉＸ的に伝送される。上
位システムは、ＤＬＰの゛送出／１１定応答°′時に、
これらのステータス・ラインを調べる。すべＣのＤ Ｌ
ｌ）は、各ＤＬＰが１ｍ１４化されたルーチンを持つ
ように可能な限りｊｔ通性を与えるよう設計された方法
で、この共通信号流れを実１テする。ステ・−シス・ス
ｊ−トは上位システム専用のために発生させられ、それ
らは］！！！論上ＤＬＰに用いられることはない。それ
らはＤ Ｌ ＋）の内部動作ルーチンを１８させるため
にその上位システムによって用いられる。したがっで、
これによって上位システムはＤ Ｌ Ｐの要求をある稈
度予測することが可能となる。 ｆ−タ・リンク処理装置のためのステータス・ステ−１
〜１８号： 以前に米国特許第４，１６２．５２０号中で第６Ａ図ど
表■に関連し−（コラム７０’ｒ述べられたように、Ｄ
Ｌ Ｐのルーチンを動作させる名条件または状況１よ
１つのニューモニノクと１つの゛ステ／２ス・ステー１
・・カラン）−数パケ右するであろう。上記の持前の入
出力ら訳機（ＴＯＴ）でなくて、データ・リンク９ハ］
１）型置と」三位従属ボート（ＨＤ Ｐ ）を用いる本
シス７ムにおいて、データ・リンク処理装置？（の各ス
ラ°−シス・ステートの説明が一般化された意味で次の
表０−３Ｓにｎ略示されている。ステー１〜流れの各）
２は以前のライン制御処理装置に示されたステー１・流
れと同じルーチン・パターンであることがわかるであろ
う。各ターイブのＤ Ｌ Ｐでは、それがワードスリ“
る周辺機器のタイプに応じてわずかに！５．味が変化す
るｕｌ・し、イン・プリンタＤ ｔ−Ｐに朗づる特定の
表を以下に示１．３ （以下余白） 表０−３３ （−膜化されたパターン）ステータス・
ステータス・ 利用または意腺ニューメリ
ック ステート・ カウント クリアされてい ｓ’ｒｃ＝ｏ それがクリアされ
ているときＤＬる。 Ｐが入
る。このステータスは、ＤＬＰが存在しでいなくて、そ
れが ＰＲＯＭパリティ・エラーを有し、 またはそれがメインテナンス・カ ードによってオフラインされてい る場合にも表示される。 分ｔｕｆｆ ５ＴＣ＝１ 接続中に転
送がもう不可能であるということを示すために、または ＤＬＰが新しいＩ１０ディスクリ ブタを受入れることができないこ とを示すためにそのＤＬＰによっ て用いられる。 予約 Ｓ’ＴＣ−２拡張のために予約されて
いる。このステータスの検知はエラーとな る。 アイドル ５ＴＣ−３ＤＬＰが新しいＩ１０ディ
スクリブタを受入れることができること、 またはこの新しいディスクリブタ を受入れるＤＬＰがさらにディス クリブタ・ワードを要求している ことを示す。 読出 ５ＴＣ−４データがＤＬＰによって上
位システムに転送されていることを示す。 送出ディスクリ ５ＴＣ−５ディスクリブタ・リンクが
上位リプタ・リンク スデムに送り出
されていることを示す。 受取りアイスフ ５ＴＣ＝６ ＤＬＰがディスクリ
ブタ・リンクリプタ・リンク を受取る
ことを必要としているか、または受取っていることを示
す。 結果ディスクリ ５ＴＣ−７結果ディスクリブタが上位
システブタ ムへ送り出され
ていることを示す。 回込 ５ＴＣ−８ＤＬＰが上位システムから
のデータを必要としていることを示す。 エンコードされ ５ＴＣ−９ＤＬＰが特別なステータス
情報をたステータス データラインで
送り出していることを示す。 ボー１−使用中 ５ＴＣ−１０上位システムがポート
使用中にっき待機しているが、ＬＥＭはもう １つのＤ Ｌ Ｐからのリクエストを 有している。 Ｉ１０ディスク ５ＴＣ＝１１ ＤＬＰがＩ／（）’
ｊ”イスクリブタしリプタしＰＷ
ＰＷを必要としていることを示す。 ブレーク ５ＴＣ−１２データメツセージの１１
つりを示し、■ＬＰはＬＰＶｖ’を求めている。 フルーク能動化 ５ＴＣ＝１３ もう１つのメツセー
ジを上位システムに伝送するためのＤＬＰによ る要求を示す。上位システムはこ の要求を受入れるかまたは拒絶す ることができる。 キャラクタ転送 ５ＴＣ＝１４ 上位システムから受
取られた最後のデータ・ワードの内容を解くた めに成るＤＬＩ−）ｓによって用いら れる。 結果デーｆスクリ ５ＴＣ＝１５ 結果ディスクリブ
タの最後のワーブタＬＰＷ ドが
上位システムに送られており、適当なＬＰＷがそれに統
（ことを 示す。 情報転送： Ｉ） Ｌ ＰのＩ１０サブシステムと上位システムとの
間のすべての情報転送は非同期であり、制御スト（」−
ブによって達成される。一方、ディストリごューション
・カードとＤＬＰの間の転送は同期している。種々のタ
イプの情報転送を以下に簡単に述べる。 システム伝送： 情報がＩ１０サブシステムへ送られる用意ができでいる
とき、上位システムはそのＤＬＰのＩ１０サブシステム
へパルス（Ｓ Ｉ Ｏ）を発する。サブシステムがデー
タを受取ったとき、次にそれは上位システムへパルス（
ＬＣＰＳＴ）を発する。 この時点で、次の転送がＳＩＯ信号で開始する。 非同期信号の再同期化がディストリごューション・カー
ド＜ＤＣ）中で起こる。上位システムのストローブを受
入れて、そのディストリビューション・カードは５ＴＩ
ＯＬレベルをＤＬＰに同期させる。５ＴＩＯＬはＬＣＰ
ＳＴＬがＤＬＰからの“正しい”′であるとき同期的に
リセットされる。 上位システムへの回答はＬＣＰＳＴＬがＤＰＬからの正
しい″である場合すぐに起こる。この場合、５ＴＩＯＬ
は１つのクロック周期の間だけ“正しい″であり、上位
システムのストローブは即座に応答される。このシステ
ムからのデータは上位システムのストローブの立下がり
エツジでディストリビューション・カード中にラッチさ
れる。 システム受取り： 上位システムがＤＬＰのＩ１０サブシスデムからデータ
のもう１つのワードを受入れることかぐきるとき、それ
はそのサブシステムへパルス（Ｓ１０）を発する。次に
、そのサブシステムが新しいワードを送出することがで
きるとき、それはその上位システムへパルス（ＬＣＰＳ
ＴＬ）を発する。上位システムのストローブを受取って
、そのディストリビューション・カードは新しいサイク
ルを始めることが可能であることを示づ゛ために５ＴＩ
ＯＬ“レベル”を同期的にセットする。その新しいサイ
クルが完成されて、ＬＣＰＳＴＬが“正しい″であり５
ＴＩＯＬが同期的にリセッされているときその上位シス
テムはストローブされる。ＬＣＰＳＴＬはそのＳＩＯが
受取られる前に正しい”であり得る。この場合、５ＴＩ
ＯＬは１つのクロック周期の間だけ“正しい″であり、
その上位システムのストローブ・パルスには即座に新し
いデータとともにサブシステムのストローブ・パルスが
続く。上位システムへのデータは、その上位システムへ
のサブシステムのストローブ・パルス上の立上がりエツ
ジでディストリビューション・カード中にラッチされる
。 ライン変更： メツセージ転送の間に、しばしば情報の方向を変える必
要がある。上位システムとＤＬＰはこの両方向のライン
の反転において協力する。ＤＬＰはＩ１０送出（Ｉ ０
３ＮＯ／）と呼ばれる背面ラインによりベース・モジュ
ール中でデータの向きを制御する。Ｉ１０送出は、低い
とき、データラインを上位システムに流れ込ませる。Ｄ
ＬＰは情報の方向における変化を求めるステータス変換
によってパライン変更”を起こす。ここで２つの状況が
起こる。 １． 上位システム伝送から上位システム受取りへ二
上位システムが肯定応答を受取ったときにステータス変
化を検知した場合（情報を受取ることを要求する情報伝
送において）、その上位システムはその゛ステータス変
化″に肯定応答するためにもう１つのストローブを送出
する。上位システムの“肯定応答″を検知するＤ Ｌ
ＰはそのＩ１０送出を高めて、上位システムへの伝送を
開始する。 ２、 上位システムの受取りから上位システムの伝送へ
： 上位システムが、ラインの反転を要求するステータ
ス変化に関連して情報転送に肯定応答する場合、ＤＬＰ
はそのＩ１０送出を不活性化してもう１つのＤＬＰスト
ローブを上位システムへ送出する。上位システムが（ベ
ース・ラインが反転されたというｌ゛肖両足答”を受取
ったとき、その上位システムはＤＬＰへ伝送を始める。 ＤＬＰベース・アドレス： ＤＬＰのベース背面はそのベースの長さにわたつで走っ
ている共通ラインからなっているので、ＤＬＰを形成す
るプリン１〜された回路のカードは、スライドイン・カ
ードのほとんどいずれの組合せの配直においても働くこ
とがＣきる。１つのＤＬＰのために選ばれたべ一）・ア
ドレスはそのＤ［］）カード上で゛ジＶンバ°される〈
第３図）。そのベース・アドレスはそのベース中でその
ＤＬＰを特定化するためにだけ働く。そのＤＬＰのグロ
ーバル陽光権はそのベース・アドレスによって影響され
ない。この優先権はディストリビューション・カード（
ＤＣ）上で選択される。 リニアな２つの背面ラインのｔａ能、すなわらＤＬ ｌ
）リクエストとＤＬＰアドレスが存在する。それらには
それぞれ８本のライン（０−７）が割当てられる。リク
エストとアドレスのジャンパは対応しなければならない
。 ＤＬＰの１０（＊別）： ＴＥＳＴ／ＩＤ ＯＰコードを受取って、そのＤＬＰ
は２ワードの結果ディスクリブタ（Ｒ／Ｄ＞を返す。そ
の第２のワードはＤＬＰのＩＤ情報を含んでいる。その
ＩＤワードのディジットＡとＢはＤＬＰのタイプを特定
する予め決められたビット・パターンである。そのＩＤ
ワードのディジットＣとＤはフィールド装着されたジャ
ンパによって特定されたピッ１−・パターンであり、そ
のＤ［Ｐを個々に識別するために用いられる。ＤＬＰの
ためのＩＤワードは次のようにフォーマットされている
。 Ｉ１０ディスクリブタ： Ｉ１０ディスクリブタは奇数パリティを含む１７の並列
ビットで伝送される。ＤＬＰのＯｌ’ Ｌｌ −ドは次
の４つのタイプに限定される。 １、読出 ２６書込 ３、テスト ４、工］− データを転送しない動作は゛テスト°′と考えられる。 そして、テストは上位システムが結果ディスクリブタだ
けを受取る仁とになる動作として定義される。エコーは
上位システムからのデータのバラフン７・ロードをＤＬ
Ｐに受入れさせで、次にそれを上位システムに送り返す
メインテナンス動作である。これによって、そのＤＬＰ
バッファに関する限りＩ１０データ経路の素早い信任チ
ェックが可能どなる。また、種々の翻訳ロジックが工」
−動作によってチェックされ得る。 基本的動作に関係する情報をさらに必要とするＤＬＰは
、バリアントの形でその情報を得る。第１のＩ ／ Ｏ
ｆイスクリブタの転送は４つのＯＰコードのビットを含
んでＪ３す、１２までのバリアント・コードのビットを
含んでいる。それ以上のバリアントは１６の並列ビット
のインクリメントで転送され、いかなるサイズにも制限
されていない。 結果ディスクリブタ： 結果ディスクリブタは、奇数パリティを含む１７の並列
ビットに沿って上位システムへ伝送される。ＤＬ、Ｉ）
結果ディスクリブタの最初のワードの最初の４ビツト（
１デイジツト）はすべてのＤＬ１〕に共通である。これ
らの最初の４つのビットは次のＪ：うで（ちる。 ビット な 銭 八８ 周辺装置準備未了。 Ａ４ Ｉ１０ディスクリブタ・エラー。 Ａ２ ＭＬＩ＠直パリティ・エラー。 ＡＩ ＭＬＩ水平パリティ・エラー。 ” Ｄ Ｌ Ｐ結果ディスクリブタ”のＢとＣｄｊよび
Ｄのディジットはデータ・リンク処理装置のタイプに応
じて変化するであろう。 ｍ４Ａ図は共通フロントエンド１０ｃ （それはしばし
ば゛共通Ｉ１０”装置と名付けられている）のブロック
図を示す。メインテナンス・カード２０゜いから来るメ
インテナンス制御母ｖｊＡ３０は、アト１ノス・マルチ
プレクサ１２への１つの出力と周辺従属ボード（ＰＤＢ
）８０への母線３７−ヒのもう１つの出力を有り−るレ
シーバ１５への入力を提供する。 ディストリビューション・カードのデータ母線３２はレ
シーバ１６への入力を提供し、一方、ライン３１は周辺
従属ボード８０からレシーバ１６へのもう１つの入力（
ＲＣＶ／）を提供する。レシーバ１６の１つの出力はア
ドレス・マルチプレクサ１２へ供給され、一方、もう１
つの出力はＰＤ １３８０へのデータ母線として母線３
６を形成する１゜ Ｉノシーバ１７はメインテナンス・カードのデータ＋１
３４からの１つの入力と、周辺従属ボードＰＩ）Ｂ２Ｏ
からのもう１つの制御であるＳＩＭＲＣＶ／（シミュレ
ート受取り）の入力線３３を有し−Ｃいる。レシーバ１
７はアドレス・マルチプレクリ゛１２への出力とデータ
母線３８への出ツノを提供す′る。 １）Ｄ Ｂ ８０からの母Ｉ！３５はアドレス・マルチ
プレフナ１２へのもう１つの人力を提供し、一方、ＰＤ
Ｂ８０からのう１゛ン３６上の低次のアドレス・ピッ１
−（ＡＯ）はｌ）ＲＯＭ１３への人力を提供する。Ｐ
ＲＯＭ １３はＰ Ｆ＜ ＯＭレジスタ１４への母線を
提供し、そのレジスタは２つの人力を有するＡＮＤゲー
１へ２４からの入力を有する。その２つの入力の１つは
ＰＲＯＭＣＬＫ／ラインを構成し、もう１つの入力はパ
リティ・エラーが検知されたかどうかを知らせるパリテ
ィ・チェック回路１８からの信号である。 １） ＲＯＭレジスタ゛１４はメインテナンス・ディス
プレイ信号のための母線４０上の出力を有し、ベース・
モジュールの共通背面に接続している。 ＰＲＯＭＲＯＭレジスタ１４１つの出力はリフニス１−
・ステータス・ラッチ回路１９に接続しており、その回
路１９はその出力をドライバ２０に供給し、そのドライ
バは上位システムへの割込み信号であるｌ０３Ｆ（１１
０送出フリツプフＵツブ）ステータスとＲＥＱ （リク
エスト）およびＥＭＲＥＱ（緊急リクエスト）などに命
名された信号を提供する。この母線もまた共通背面に接
続している。 １つＲＯＭレジスタ１４の出力は母線４３の制御ライン
と１−’ Ｄ Ｂ利用母ｍ ４４ ｉ１３よびマルチブ
レクリ可能化母線４５を含ん、でおり、これらのタベて
は周辺従属ボードＰＤＢ８０に接続している。 ランダム・アクセス・メモリまたはＲＡ Ｍバッファ・
ス１〜レージ２２は周辺従属ボード８０からの４組の入
力を有していることがわかるであろう。 これらの入力は、チップ選択ライン５０．俳込可能化ラ
イン５′１．母綿５２中のＲＡＭデータおにび１（Ａ１
〜１アドレス母線５３である。ＲＡ Ｍ ２２の出力母
線はｌ’＜ Ａ Ｍデータ出力母線と名付けられており
、それは周辺従属ボード８０に接続している。 共通フロントエンド・カード（ＣＦＥ）：共通フロント
エンド（ＣＦＥ）’ｌｏｃのブロック図を示す第４Ａ図
を参照し−Ｃ１その共通フロントエンドの中央動作素子
はＰＲＯＭ制御装置とス１−レージ装＠１３である。、
ＦＲＯＭストレージ１３は１３個の独立したＦＲＯＭチ
ップからなり、それらは１０２４０５２ビツトワードの
全ストレージ容量を有することができる。これは奇数パ
リティを含む。 第４Ａ図に見られるように、共通フＵＪント・エンドは
また、データ母線３２上のディス１〜リビユージヨン・
カードおよび制御母線３０上のメインテナンス・カード
とのデータ・リンク処理装置（ＤＬＰ）のインターフェ
イスのためにレシーバ１５．１６および１７を含んでい
る。これらの母線のための゛能動化”（、Ｈ号は周辺従
属ボード（ＰＣＢ）８０によって駆動される。 データ・リンク処理装置のＲＡＭストレージ・バッファ
２２は奇数パリティを含む１０２４の１７ビツト・ワー
ドの容量を有している。［くΔＭスＩ〜レージ駅髄２２
は周辺従属ボード８０によって完全に制御される（第５
Ａ図）。次の表ＩＡは共通フロント・エンドで用いられ
る種々の信丹や用語の注解の一覧表である。表ＩＢはト
レイン・プリンタ・データ・リンク処理装置の周辺従属
ボードＰＤＢ８０で用いられる用語の注解である。 衣−一工Ｊし ＡＯ： ＰＲＯＭアドレス・ビット００Ａｌ： Ｐ
ＲＯＭＲＯＭアドレス１〜１゜Ａ２： ｌ）ＲＯＭア
ドレス・ビット２゜Ａ３： ＰＲＯＭアドレス・ピッ
１−３゜Ａ４： ＰＲＯＭアドレス・ビット４゜Ａ５
： ＰＲＯＭアドレス・ビット５゜Ａ６： ＰＲＯ
Ｍアドレス・ビット６゜Ａ７： ＰＲＯｌｖｌアドレ
ス・ビット７゜Ａ８： ＰＲＯＭアドレス・ビット８
゜Ａ９： ＰＲＯＭアドレス・ビット９゜ＡＤＬＯＣ
／： 高いとき、ＤＬＰがアドレスされたＭＣである
か、または１）ＬＰアドレスが有効でない。 ＡＩＪＲＶＬＤｌｏ： 低いとき、Ｌ ＯＣｎｎ／
Ｏが（ｉ効。 八Ｆ： 高いとき、ストローブＩ１０が受取られｌこ
。 ＡＦ／： 低いとき、ストローブＩ１０がＰ Ｄ Ｂ
に送られる。 ＢＡＳＬＣＬｌｏ： 低いとき、ベースｈ＜ローカル
である。 ＢＲ６： ＰＲＯｔＶｉアドレス選択のためのＰＤＢ
からのブランチ・ライン。 ＤＲＯＰ： 高いとき、１６通りのＰＲＯＭアドレス
・ブランチが選択される。 ＢＲ３Ｔ ： 高いとき、ＰＲＯＭアドレスのための
スタック・レジスタを用いる。 ＢＬＪＦＦＥＮＤ／： 活性が低い。Ｐ Ｄ Ｂ ／
）’ら。 バースト・モードを停止するのに用０られる。 ＣＬＫ８二 ８メガヘルツのクロック。 ＣＬＫ８／： ８メガヘルツのりＯツクでな（１゜Ｃ
ＬＫＥＮ： ａ活性、クロック調整レベルわＣＬＫＥ
Ｎ／： 低活性、ＰＣＢとＣＦＥ上のクロックを能動
化するために用いら４″Ｌる。 ＣＬＫＳＴ ： 高いとき、ＦＲＯＭクロックが不能
化される。 ＣＬＯＣＫ、＋ ０ ： ＭＣからの８メガへλレツ
の背面クロック。 ＣＬＯＣＫ／： ＣＦＥＩｌｌｒｎロジック・クロック
。 ＣＬＲ／： 活性が低（１゜ロジック・りｌノア用語
。 ＣＩ−ＲＤ： 活性が高’ｖ’ 、、ｌ］シフｙ り
ｉ’ｌ ＩＩＩ 用Ｈ０ＣＬ ＲＬ Ａ Ｔ ： 活
性が高＋１’ ｏ Ｓ ＣＬ Ｒυ制御に用いられるロ
ジック用ムＢ０ ＣＯＮＥＣＩ／： 活性が低°）、ＤＣノめＤＬＰに
接続されている。 Ｃ５／： ）＆（ｌが低い。ＲＡＭチップ３１Ｈ尺レ
ベル。 Ｄ Ａ Ｔ Ａ 、４．８ ／ Ｏ−Ｄ Ａ Ｔ Ａ
［〕Ｒ／ ０ ： Ｄ ０７Ｆらの１７ヒツ１〜のデ
ータ母線。 ＤＢＬＪＳＡ８−ＰＡＲ１’Ｉ−Ｙ１０ ： １７ビ
ツトのｆ−夕母線。 Ｄ１３ＵＳｎ ： ＰＲＯＭアドレスＭＰＸＳへの人
力として用いられる９ビツト母線。 ＤＩＯ３ＮＤ１０： 活性ｈ（低し１゜〜＋ｃ’＼の
ｌ１０ＳＥＮＤレベル。 Ｄ Ｌ Ｃ； Ｐ Ｓ Ｔ ／ Ｏ： 活性１＞”＝
低（Ｓ０ＭＧへのＤＬＰスＩ〜ローブ。 ＤＰＬＹＯＩｌｏ−ＤＰＬＹｌｏｌｏ： ＭＣへの１
０本のディスプレイ・ライン。 ＤＳＥＬＩ／−ＤＳＥＬ４／： ディスプレイ・ライ
ンへのデータ選択のためのマルチプレフナ・アドレス・
ライン。 ＤＳＥＬ８／： 活性が低い。ディスプレイ・ライン
への入力のためのマルチプレクサ・チップ選択ライン。 ＤＳＩＭＡ８１０−ＰＡＲ３ＩＭ１０： Ｍｅからの
１７ビツトのデータ母線。 ＤＳＩＭｎ ： ＤＳＩＭラインの９ピッ１−０ＤＢ
ＵＳｎになる ために用いられる。 ＤＳＴＡＴＩｌｏ−ＤＳＴＡＴ８１０： ＭＣへの４
つのＤＬＰステータス・ライン。 ＥＭＲＥＱ： 活性が高い。ＤＬＰ緊急リクすスｌ〜
。 ＥＭＲＲＥＱｌｏ： 活性が低い。ＤＣへのＤＬＰ緊
急リクエスト。 ＧＰＲＩＦ／： ＰＤＢへ（７）周辺母線制ａｌｌ
用Ｋｎ。 ＧＰＲＩ Ｆ／、 ０ ： 活性が低い。ＭＣから。 ＰＤＢ周辺ケーブルを分離する。 ＧＲＰＯ／： 活性が低い。Ｍ Ｃへの１６ラインの
ディスプレーｒを制御する。 Ｉ Ｎ Ｒ／＼ＭＡＢ −ＩＮＲＡＭＰＲ：
１ ７ のＲＡＭ入力データ・ライン。 １０３Ｆ： ＰＤＢへのｌ−１０５ＥＮＤノリツブフ
ロツプ。 ｌ０３ＮＤ／、０： ＤＣへのＩｌｏ ５ＥＮＤ０
ＬＣＬＣＬＲ１０： 活性が低い。ＭＣからのクリア
φレベル。 Ｌ ＣＰ Ａ Ｄ ： 活性が高い。ＤＬＰがＤＣま
たはＭＣによってアドレスされる。 ＬＣＰＡＤ／： 活性が低い。ＤＬＰがＤＣまたはＭ
Ｏによってアドレスされる。 ＬＣＰＡＤＦ： 活性が低い。ＤＬＰがＤＣまたはＭ
Ｏによってアドレスされる。 ＬＣＰＣＯＮｌｏ： 活性が低い。ＤＬＰがＤＣに接
続される。 ＬＣＰＲＱｎ １０ ： 活性が低い。ＤＣへのＤＬ
１〕リクエスト・レベル。 ＬＣＰＳＴＬ： 活性が高い。ＤＬＰストローブ・レ
ベル。 ＬＣＰＳＴＬｌｏ ： 活性が低い。ＤＣへのＤＬＰ
ス１−ローブ・レベル。 ＬＣ３ＩＵＩ１０−ＬＣ８ＴＬＩ８１０： ＤＣへの
４つのＤＬＰステータス・ライン。 Ｌ ＯＣＡ Ｌ ／ ”、 活性が高い。ＤＬＰがア
ドレスされたＭ Ｃでなく、またはアドレスが有効でな
い。 ＬＯＣＡＬ／、１ ： 活性が低い。１．） Ｌ Ｐ
がアドレスされたＭＣである。 ＬＯＣｎｎ／、０ ： ＭＣからのローカル・アドレ
ス・ライン。 ＭＬＣＰΔＤ１０ ： 活性が低い。ＤＬＰはＭＯに
よつ−Ｃアドレスされる。 Ｍ Ｓ Ｔ ＣＬ Ｒ／ ０ ： 活性が低い。ＩＶ
Ｉ Ｃからのベース・パワーアップ・クリア。 ＭＳＴ １０Ｌ１０ ： 活性が低い。ＭＯからのメ
インテナンス・スト ローブＩ１０゜ ＭＴＥＲＭ／、０ ： 活性が低い。ＭＯからのメイ
ンテナンス終了。 ０ＦＦＬＮ ： 活性が高い。ＭＣがＣＦＥをローカ
ル化した。 ０ＦＦＬＮ／： 活性が低い。ＤＬＰがローカルであ
る。 ０１’−ＦＬＮＥｌｏ： 活性が低い。ＭＣからのオ
ノライン制御レベル。 ０ＰＤＥＣＩ： １６通りブランチングのときの１〕
ＯＢからのＰ ＲＯＭアドレスのＡＯビット。 ０１ＪＤＥＣＸ： ’１６通りブランチングのときの
１’ ０１３からのＰＩ（０ＭアドレスのビットＡｌ−
Ａ３゜ Ｐ Ａ ＲＳ Ｉ Ｍ ／ Ｏ： Ｍ Ｃからのデー
タ・シミュレート・パリティ・ライン。 ＰＥｌ１ｇ性が高い。ＦＲＯＭの出力バリティが偶数ぐ
ある（エラー）。 Ｐ Ｅ ＲＦ ： 活性が高い。ＰＲＯＭパリティ・
エラーが存在する。 Ｐ ［ＲＦ ／’ ： 活性が狂い。Ｐ Ｆ＜ ＯＩ
ｖｌバリディ・エラー （クロックを不能化する）。 Ｐ ＲＯＭ ＣＬ Ｋ ／二 Ｆ ＲＯＭクロック。 ＲＡＭ： ＲＡＭＡＤＯ−ＲＡＭＡＤ９によってアド
レスされたＲＡＭの１７ピント。 ＲＡ Ｍ Ａ ８ ＲＡ Ｍ Ｐ Ｒ： ＲＡ Ｍ
出力情報の１７ビツト。 ＲＣＶ／： 活性が低い。ＤＣからのデータ母線を能
動化する。 ＲＥＱ： 活性が高い。ＤＣアゾンジョンのためのＤ
Ｌ Ｐリフニス１〜。 Ｓ ＣＬ １＜ ： 活性が高い。同期化されたクリ
ア。 ＰＲＯＭアドレス−〇をセットする。 ５ＥＬ２／−３ＥＬ６／： 活性が低い。ＭＰＸの能
動化のためにＰＣＢへ。 ＳＥ：ＬＣｌ−Ｒ１０： 活性が低い。Ｄ Ｃカ５０
） ／ｙクリアライン。 ＳＥＭＲＥＱ／： 活性が低い。緊急リクエストがベ
ース中に存在しでいる。 Ｓ ＩＭＲＣＶ／ ： ｇ性が低い。ＭＣ（７）ＤＳ
ＩＭラインを能動化する。Ｐ Ｄ Ｂから。 ＳＰ／、、、、Ｏ： 活性が低い。ＭＯからの単一パ
ルス・モード。 Ｓ丁＋−３Ｔ８： ＣＦＥ内のＤＬＰのステータス・
ライン。 ５ＴＡＲＴ／、０： 活性が低い。ＭＣから。単一パ
ルス・モード中のクロックを許４゛。 Ｓ丁ＣＫＡ８−３ＴＣＫ八〇＝ スタック・ブランチン
グ中に用いられるＰ ＲＯＩｖｌアドレス・ライン。 Ｓ Ｔ ＣＬ ！（Ｅ Ｎ ： 高くなるとき活性。 スタック・レジスタ＋１までカウントする。 Ｓ’ｒｌＯＬ／、０： 活性が低い。ＤＣからのス］
・ローブＩ１０゜ ５ｒＯＰＢ： 活性が高い。パース１〜・モードを停
止ツるために用いられる。 Ｓ Ｔ ＯＰ Ｂ ／ ： 活性が低い。ＰＤＢへの
パース］−・−Ｅ−ドを停止させる。 Ｓ １−ＯＰＦ ： ２通ＩＪＰＲＯＭブランチング
・ピッｌ−。 ＳＷ１／： 活性が低い。Ｆ ＲＯＭメインテｔンス
読出を行なうために用いられる。 ５ＷＩ−１，１／、０： 活性が低い。ＭＯからのＳ
Ｗ１／。 ＴＥＩでＭＦ：２通りＰ ＲＯＩＶＩブランチング・ビ
ット。 Ｔ Ｅ ＲＭ Ｆ ／ ： 活性が低い。パース１〜
・モードを終了させるために用いられる。 Ｔ Ｅ １１．１／、 、 Ｏ： 活性が低い。ＤＣ
からの終了レベル。 ｒ Ｅ Ｓ Ｔ ５とＴＥＳＴ６： ＰＤＢからの２
通りＰ ＲＯｌｖｌブランブング・ヒツト。 −Ｉ−ＥＳ’Ｔ−８−ＴＥＳＩ−１４： ＰＤＢから
の２通りＰ ＲＯＮブランチング・ピッｌ−。 Ｗ Ｅ ／ ： 活性が低い。ＲＡ Ｍ ｔ４込能動
化しｌ＼ル。 刹 Ｂ ＲＡ Ｎ ＣＨ１−甘 ＢＲＡＮＣト１
５： ＰＲＯＭブランチング制御ライン。 ＩＣ０ＮＳＴＯ−＃Ｃ０Ｎ５Ｔ７ ： 多目的ＰＲ○
Ｍ出力。ＰＤＢ従属。 ＃Ｑ３−＃Ｌ４： ＰＤＢ従属ＰＲＯＭ出力（ＰＤＢ
用語の注釈を見よ）。 ｔＩ’ＬＣＰＳＴＬ／： 活性が低い。ＤＬＰストロ
ーブ・レベル。Ｐ ＲＯＭ ｉｆ］ ｔｉｌｌ装闘から
ＤＣへ。 ＃ＬＤＩＮＴ／： 活性が低い。ＰＲＯＭのＭＬ１ｍ
線制御レベル＜ ｌＴｌ−ド・インターフニーｆス）＃
ＬＤＳ’Ｔ’に／： 活性が低い。現在のＰＲＯＭア
ドレスのスタック・レジスタ・ロードを許づ。 このレベルは７１１υＣのマシイク【」コー１〜・サブ
ルーテンの間高く維持される。 １１ Ｎ Ｅ Ｘ Ｔ Ｏ−＃ Ｎ Ｅ Ｘ ’Ｔ’
８ ： Ｐ ＲＯＭ ７’ トＬ／ス・ピット。 ＋１１」Ａ１１Ｉ’丁Ｙ： ＰＲＯＭパリチー（−ピ
ッ１−（奇￥Ｌ）。 ＋５Ｖ：？Ｉｊ源からのＶＣＣ。 去−−１１Ｌ ＰＤＢの請朶 ＃ Ｂ ）くＡ Ｎ Ｃ１＋ −１−↓ＦＢＲＡＮ
ＣＨ３： ＡＵ を発生さゼるためにどの信号が
選択されるかを決めるマイクロコードからのブランチ・
ライン。 ＩＣ０ＮＳ’ｒ７−’ｌ’Ｆｃ０Ｎｓ−１’０ ； ’
Ｆ’ＤＢ上の制介レジスタＩ＼の制御ステータス・ラ
インで７１′クロＪ−ドの出力。アキュムレータのため
のリデラル入力をも含んでいる。 ＃Ｊ４： 侵゛−／クロコードからの書込能動化信号。 ＣトＥカーＦへＷＥ％（ａ込能動化）を発生させるため
の８メガヘルツのクロックでゲートされる。 ＡＣ；Ｃ１： マイクロコードからの１４−ユムレー
タのアドレス・ピッ１〜１゜ ＡＤＯ２： ７１′りロコードからのノ７キュムレー
タのアドレス・ビット２゜ ＡＤＯ４： マイクロコードからのアキュムレータの
アドレス・ビット４゜ ＡＤＯ８： マイクロコードからのアキュムレータの
アドレス・ビット８゜ ＡＤＯ−ＡＤ７ ： アキュムレータのデータ。アキ
ュムレータの８ビット出力。 ＡＯ： ＰＲＯＭのアドレノ・ビットＯ０テストｉｙ
れる信号のステートに依存して２通りブランチングを行
なうマイクロコードによって取り扱われる。 ＢＯＴＣＦ／： ＤＢＬＪＳの最後のキャラクタがＨ
ＥＸのＣＦ（区切りキャラクタ・コード）に等しい。低
い活性。 ＢＲ６： プランｙ−Ｃのｔ６ｑでマイクロコードの
出力＃１４゜どの信号がＡＯ（ＣＦＥのマイク［」コー
ド・アドレスのＬＳＢ）を発生させるかを選択する他の
＃ Ｂ ＲＡ Ｎ ＣＩ−１信号とともに用いられる。 ＣＤＰＡＲＧＥＮ： ＤＢＩＪＳディジットＣとＤか
奇数パリティを有しているｅ高い活性。 ＣＦＥ： 共通フロント・エンド。 ＣＩＤＬ、／： プリンタからのチェイン識別レベル
。トレイン・モジュールのノツチを入れられたギＡ７の
歯から発生させられる負のパルスの６ビツトＩＤコード
。 （８１）ＬＦＩＡＧ： ＣＩＤＬ／の同期した結果。 ０．１１） ８−υＩＤ１： 識別ジャンパ。 ＣＬ Ｅ Ａ Ｒ／ ： ＣＦ Ｅカー・ドからのク
リア伯母。 ＣＬ Ｋ Ｅ Ｎ ／ ： Ｃ，Ｆ Ｅカードからの
クロック能動化。高いどぎＰ Ｄ Ｂクロックを不能化
する。 ＣＩ Ｋ Ｌ、 ＰＷＲＧ ： り臼ツクの水平パリ
ティ・ワード（ＬＰＷ）で、マイクロコード出ツノ。通
常は高い。Ｌ Ｆ’ Ｗ発生器はこの信号の正のエツジ
でクロックされる。 ＣＬＯＣＫ、、０ ： 背面からの８メガヘルツのク
ロック。 Ｃ０ＬｒＪＯＮＥ： コラムが実行された。実行され
たコラムＲＡＭの出力。」ラムがサービスされたとき高
いレベル。前面上でＴＥＳ丁１４になり、２通すブラン
ブーングのためにＣＦＥカードｆ＼送られる。 Ｃ０ＮＥＣＴ／： 低いとき、この信号は上位システ
ムとの接続状態を示ダ。 Ｃ０ＮＴＩ（ＡＤｌ−ＣＯＮＴＲＡＤ６ ： 制御レ
ジスタベの制御アドレス入力。マイクロコードから。 Ｏ３／： チンブ選択。低いとき、ＣＦＥカード上の
ＲＡ Ｍバッフ１を能動化する。この信号は１） Ｄ
Ｂ上でアースされている。 Ｃ３Ｌ／： プリンタからのチェイン同期レベル。 負のパルスで、トレイン・モジュールの各回転に関して
１回起こる。それはトレイン・モジュールと同期を保つ
ためにＴ Ｐ −Ｄ Ｌ Ｐによって用いられる。それ
はトレイン上の最初のチェイン同１１１１パルスから進
展させられる。次の６つのｆエイン同期パルスはＣＩＤ
Ｌライシラインへされる。 Ｃ３ＬＦ： チェイン同期レベル・フリップフロップ
。 Ｃ３ＬＦＬＡＧ： Ｃ３Ｌ／、の同期した結果。 ＤΔｒＡＡ８１０−ＰＡＲＩ丁Ｙ１０： 背面共通デー
タ母線。トリステート・インバータを介してＤＢＵＳか
ら。ＸＭＩＴによって能動化される。 ＤＢＵＳ： １７ビツトのデータ母′ＪＱ。 ＤＢＩＪＳＡ８−ＤＢＵＳＰＲ： １７ピツトのデー
タ母線。 ＤＢｔＪＳＡ８ ： データ母線Ａで、アイジットは
８ピツト。ＤＢＵＳのＭＳＢで、ＤＢＬＪＳＡ８−ＤＢ
ＵＳＰＲを見よ。これも、ディスクリブタ中の紙峙進情
報のテストのためにＴ Ｅ Ｓ Ｔ １１としてＣＦＥ
カードへ送られる。 ＤＢＬＪＳＩＣ４： データ母線Ｃで、ディジッ１〜
は４ピッｌ−、、ＤＢＵＳの１つのビットで、Ｄ８ｔＪ
Ｓ Ａ ８− Ｄ Ｂ Ｕ Ｓ ｌ） Ｒを見よ。これ
も、ディスクリブタ中の１ｌ１００ＬＩ）ビットのｊス
トのためにＴＥＳ丁１３としてＣＦ Ｅカードへ送られ
る。 ＤＢＬＩＳＣ８： データ母線Ｃで、アイジットは８
ピッ１−０ＤＢｔＪＳの１つのビットで、ＤＢＵＳＡ８
−ＤＢＵＳＰＲを見よ。これも、１イスクリブタ中の区
切りマスクのテスＩ〜のためのＴＥＳｒ１２としてＣＦ
Ｅカードへ送られる。 ＤＣ： ン゛イストリビュージョン・カード。 ［）ＣＩＬ／： プリンタへのデータ制卸１のレベル。ＤＣ２Ｌ／と関連
して用いられる。プリンタの動作（アイドル／スキャン
プリントまたは紙の前進）を制御する２ビツト・コード
の部分である。 ＤＣＩ ＬＣＴＲ： データ制御１のレベル制御レジスタ出力。ＤＣｌＬを発
生し、Ｄ’１−ｎＬ選択のために用いられる。 ＤＣ２Ｌ／： プリンタへのデータ制御２のレベル。ＤＣＩＬ／を参照
せよ。 ＤＣ２ＬＣＴＲ： データ制御２のレベル制御レジスタ出力。ＤＣ２Ｌを発
生さ’！’ ｓ Ｄ １− ｎ Ｌ選択のために用いら
れる。 ＤＣｎＬ： データ制御レベル。 ＤＣｎＬ／： データ制御レベル。 ＤＥＬＦＯＵＮＤ：区切り記号が検知された。２通りブ
ランチングのために用いられる°ｒＥｓＴ８としてＣＦ
Ｅカードパ＼送られる。そのスラー−一ト）よ、ＰＲＯ
Ｍ５ｋデコードするＤ Ｂ Ｕ Ｓの出ノＪに依存する
。それは、区切りキャ〉ククか１）ＢＵＳＸｎライン上
に存在するときだｔＪ＾い１、Ｄ Ｉ ＲＡＭＣ０Ｌ
： 実行されたＲ Ａ Ｍ 、コラム中のデータ。実
行され１ｃコラムＲＡＭへのデータ入力。高い活性。 ＤＩＲＡＭＩＮＶ： ＲＡＭ中のデータが無効、。 無効ＲＡＭへのデータ入力。高い活性。 ＤＰＬＹＩ １１０−ＤＰＬＹＩ ３１０ ：ディスプ
レイ・ライン１１．１２．１３．背面からメインテナン
ス・カードへ送られて、周辺従属ボード上の内部回路を
テストするために用いられる。 ＤＳＥＬ４／−ＤＳＥＬ１／：メインテナンス・カード
からのディスプレイ選択ライン。８対１マルチプレクサ
・チップへの入力を選択づる。 ＤＳＥＬ８／： メインテナンス・カードからのディスプレイ選択８／。 ８対１マルヂブレクザ・ブーツＩをディスプレイ回路ネ
ットへ能動化する。 ＤＳＥＬ１１／： ディスプレイ選択ライン。 ＯＳ Ｉ Ｍ ： データ・シミュレート・ライン。 メインテナンス・データ母線。 ＤＳＩ〜ＩＡ８１０−ＰＡＲ３ＩＭ１０： 背面デー
タ・シミュレート母線。メインテナンス目的のためだけ
に用いられる以外はＤ Ａ Ｔ Ａ ｘｎ／ ０ライン
と同じである。 ＤＴＩＬ／：プリンタへのデータ転送１のレベル。 ４ビツトのフォーマット・コードの最も重要でないビッ
ト。また、イコール比較ビットをプリンタ中のコラム・
ストレージ・ラッチへ転送するためのスキャンプリント
動作中に用いられる。 ＤｒｌＬＣＴＲＬ： データ転送１のレベル制御レジ
スタの出力。１つのプリント・サイクル中のＤＴＩＬの
ためのブーツ。 ＤＩ２１／： プリンタへのデータ転送２のレベル。 ＤＴ８Ｌ／を参照せよ。 Ｄ’１４Ｌ／： プリンタへのデータ転送４のレベル
。０丁８Ｌ／を参照せＪ：。 Ｄ１８Ｌ／： プリンタへのデータ転送８のレベル。 Ｄ１’２Ｌ／を通るＤ １−８ Ｌ ／は、プリンタへ
紙のスペーシングのタイプ（フォーマット制御）を転送
づる４ピッ１−・コードを形成するために０丁１Ｌと関
連して用いられる。これは、［）ＣＩＬ／が高いときど
ＤＣ２Ｌ／が低いときにのみ起こる。 Ｄｌ−ｎＬ： データ転送レベル。 ＤＴｎＬ／： データ転送レベル。低い活性。 ＥＤＰＬ／： プリンタからのページ・レベルの終わ
り。フォーマツ１へ・テープ・チャンネル１２バンチが
感知されるとぎ、シングルまたはダブル・スペースの紙
の進みの間に低くなる。それは、次の紙の進行のサイク
ルのどき、＾いレベルにリセッ１−される。 ＥＮＤＡＴＭｒ〕Ｘ： データ・マルチプレクサの能
動化。マイクロコードの出力。トリスデート、バッファ
を介してＤＢＵＳへ乗るデータ・マルヂブレク°す゛の
出力を能動化する。 １三ＮＤＬＦＬＡＧ： ＥＮＤＰＬ／の同期した結ム
Ｒ。 ［ＥＮＤＴＸ１／＋ ＤＴＸｌの１ｊＨ，ＪＪ化。低
イ、！： Ｚ！、トリステート・インバー、夕を介し一
〇プリンタのＤ Ｔ Ｉ Ｌ 、／ラインへのＤＴＩＬ
ＣＴＲＬを能動化する。 ［三ｉ〜Ｆ ＯＲ／ ： 低いとき、プリンタへのフ
ォーマット情報の能動化。 Ｅ Ｎ Ｍ Ｄ Ｔ Ｘ １ 、／ ： メインテナ
ンスＤＴ×１の能動化。低いとき、トリステート・イン
バータを介してＰＲＩＦＯ７１０へ送られるＤＴＩＬＣ
Ｔ Ｒｌ−を能動化する。 Ｅ Ｎ Ｍ Ｆ ＯＲ／ ： メインテナンス・フォ
ーマットのｆｆｆｉ ＩＩＩＩｉｌ−１１）ＲＩ Ｆ
Ｏ４１０−ＰＲＩ ＦＯ７／′０（メインテナンス周
辺ライン）へのフォーマット・情報を能動化する。 Ｅ Ｎ Ｍ Ｐ Ｘ ／” ： Ｄ Ｂ Ｕ Ｓ ヘ
ノ”ｉ’ ルｆ −７Ｌ’ り”ｊ出力の能動化。 ＦＯＲＥＲＲＯＲ＋ フォーマット・エラー。２通り
ブランチングのために用いられるＴＥＳＴｌｏとしてＣ
ＦＥカードへ送られる。そのステートは、Ｐ ＲＯＩＶ
Ｉ ＳをデコードするＤＢＵＳの出力に依存する（ｇい
一エラー）。 ＦＲＥＥＣＬＫ／： ＣＬＯＣＫ／、。當に動作して
いる。 ＧＰＲＩ Ｆ／ ： コード・メインテナンス１）Ｒ
ＩＦ（ｒ、ｔ１辺の）ラインのゲート。低いとき、トレ
イン・プリンタ・インターフェイス・り−−ゾルの代わ
りに背面ＰＲＩＦラインが選択される。 ｉＮＦ＜ハＭＡＤ７− ＩＮＲＡＭＡＤＯ： ΔＤレ
ジスタ出力（レジスタのΔどＤのデイツプ１−）。 実行されたコラムのＲＡ Ｍへ８ピット人力を供給し、
データ・マルチブ１ノクサヘ１６ビツ１−・レジスタ出
力を供給づ゛るｉこめにＲＡ Ｍ Ａ Ｄ ７−ＲＡ
ＩＶＩΔ１）０（ＢＣレジスタ）とともに用いられる。 Ｉ Ｎ ＲΔＭＡ８−ＩＮＲＡＭＰＲ： ｃＦｔそカ
ード上のＲＡ Ｍバッファへ送られるバリアＣを加えた
１６ビツトのデータ。ＤＢ、ＵＳＡ８−ＤＢＵＳＰＲと
同じ。 ＩＮＴＥＲＦＬＧ： 内部フラグ。マイクロコードの
りスティングにおいて５ＴＯＰと呼ばれる。 上位システムからのバッファ・データを受取るのを停止
するときを決定とするためにマイクロコードによって用
いられる。 ＩＮＶＡＬＩＤ： 有効でないＲＡＭのデータ出力。 高い活性。 １０３Ｆ／： Ｉｌｏ ５ＥＮＤフリツプフロツプ
。低いとき、ＴＰ−ＤＬＰはＭＬＩを駆動している。高
いとき、ＤＬＰはＭＬＩ情報を受取ることができる。 ｌ Ａ Ｔ Ｐ ＲＤ Ａ Ｔ ： 比較レジスタ中
へのプリント・データのラッチ。比較レジスタへのロー
ド入力。低い活性。 ＬＡＴＯ−ＬＡＴ７： 比較レジスタのラッチされた
出力。 ＤＬＰ ： データ・リンク処理装置ＤＬ−２゜ＬＤ
ＲＥＧＣＡＤ ： レジスタ・コラム・アドレスのロ
ード。ロードＡＤレジスタをコラム・アドレスでロード
。一般目的レジスタのＡとＤのディジットへのロード信
号。低いどき活性。コラム・アドレスはこのレジスタの
１つの利用にすぎない。 ＬＤＲＥＧＡＤ： ロード・レジスタＲＡＭアドレス
のロード。ＢＣレジスタへのＲＡＭアドレスのロード。 一般目的レジスタの１とＣのディジットのロード。マイ
クロコードからで、低い活性。ＲＡＭアドレスはこのレ
ジスタの１つの利用にすぎない。 ＬＯＡＤＣＯＮＴ ： 制御レジスタのロードで、マ
イクロコードの出力。低いとき、制御レジスタをロード
する。 ＬＯＣＡＬ／： 低いとき、この信号はメインテナン
ス・カードがＴＰ−ＤＬＰへのアクセスを有しているこ
とを示す。 ＬＯＧＤ Ｉ Ｓ／： ローカル・ディスプレイ。メ
インテナンス・カードへのＤＳＩＭＸｎ（データ・シミ
ュレート）ラインを活性化させる。 ＬＰＷＡ８−ＬＰＷＤＩ ： 水平パリティ・ワード
発生器の出力。 ＬＰＷＣＤ： ＤＢＵＳのディジットＣとＤ中の水平
パリティ・ワードがＯＫ、−高い活性。 ＬＰＷＥＲＲＯＲ： 水平パリティ・ワード・エラー
。２通りブランチングのために用いられる１’ Ｅ Ｓ
Ｔ ６としてＣＦＥカードへ送られる。そのステート
は、ＰＲＯＭ５をデコードするＤＢＵＳの出力に依存す
る（高い一エラー）ＭＡＸＣＯＵＮＴ ： 最大カウ
ント。ＢＣレジスタがＨＥＸのＦＦと等しいとき高い。 ＭＣ： メインテナンス・カード。 ＭＣＩＤＬ／： メインテナンス・カードの発生させ
られたＣＩＤＬ／。 ＭＣ８Ｌ／： メインテナンス・カードの発生させら
れたＣ３Ｌ／。 ＭＥＤＰＬ／： メインテナンス・カードの発生させ
られたＥＤＰＬ／。 ＭＩＣＲＯＣＯＤＥ： ＣＦＥカード上のＩＫＸ５２
ビットのＰＲＯＭ５中に含まれるプログラム情報に与え
られた名前。 ＭＬＩ： メツセージ・レベル・インターフェイス。 ＭＯ３Ｔ／： プリンタへのモータ始動コマンド。 低いパルスがプリンタ中のトレイン・モジュール・モー
タ回路にモータを能動化させる。 ＭＯ３ＴＣＴＲ： モータ始動制御レジスタの出力。 ＭＰＡＭＬ／： メインテナンス・カードの発生させ
られたＰＡＭＬ／。 ＭＰＣ３Ｌ／： メインテナンス・カードの発生させ
られたＰＣ３Ｌ／。 ＭＰＦＣＬ／： メインテナンス・カードの発生させ
られたＰＦＣＬ／。 ＭＰＲ３Ｌ／： メインテナンス・カードのＲ１させ
られたＰＲ３Ｌ／。 ＭＰＲＩＬ／： メインテナンス・カードの発生させ
られたＰＲＩＬ／。 ＭＰＲＩＬ／： メインテナンス・カードの発生させ
られたＰＲ２Ｌ／。 ＭＰｘΔＢ−ＭＰｘＤｌ： データ・マルチプレクサの
出力。 ＭＰＸＤＡＴＡＡ ： データ・マルチプレクサのＡ
選択。ＭＰＸＤＡＴＡＢを参照せよ。 ＭＰＸＤＡＴＡＢ ： データ・マルチプレクサのＢ
選択。データ・マルチプレクサさの４つの入力の１つを
選択するためにＭＰＸＤＡＴＡＡに関連して用いられる
。マイクロコードの出力。 ＭＰＸＰＡＲ： データ・マルチプレクサのパリティ
・ビット出力。 ＭＰＸＳＥＬＡＤ： マルチプレクサ選択アダー。 低いときはＩＣ０ＮＳＴラインから、高いときはアダー
から７キユムレータへの入力を選択する。 ０ＦＦＬＩＮＥ／： メインテナンス・カードからの
オフライン信号。また、Ｔ Ｐ −Ｄ Ｌ Ｐがメイン
テナンス・カード選択された袋にトレイン・イメージ・
バッファが再ロードされたことを確めるためにＰＤＢ上
の信号ＴＩＢＬＯＡＤ／を発生させる。 ０ＰＤＥＣ８ＥＬ ： 動作デコード選択。高いとき
、デコードするＰＲｏＭＳがＯＰコードをデ」−ドし、
低いどき、デコードするＰＲＯ〜１ｓがＬＰＷ、垂直パ
リティ、区切りキャラクタおよびフォーマット・エラー
をデコードするために用いられる。 ０ＰＤＥＣＩ： ＰＤＢ上の動作テ：］−トＰ ＲＯ
ＭからのＯＰデコード・ライン１゜０ＰＤＥ’Ｃ３ＥＬ
が高いとき、１６通りのブランブーを実行するためにＣ
ＦＥカードによって用いられる。 ０ＰＤＥＣ８ＥＬが低いとき、この信号はフォーマット
・エラーを検知するために用いられる。 この間、ディジット・ビット４，２および１が０に等し
い場合、０ＰＤＥＣ１は高い。 ＯＰＤ［：Ｃ２： ＰＤＢ上の動作７デコードＰ Ｒ
ＯＭからのＯＰデ」−ド・ライン２゜ＯＰ Ｄ ＥＣ３
ＥＬが高いとき、１６通りのブランチを実行りるために
ＣＦＥカードによって用いられる。 ０ＰＤＥＣ８ＥＬが低いとき、この信号は区切り記号を
検知するために用いられる。この間、この信号は、ＤＢ
ＵＳのＡとＢのディジットが区切りキャラクタ（１−Ｉ
Ｅ Ｘ ＣＦ ＞を含んでいる場合のみ低い。また
、この信号は２通りブラン１ングのために用いられるｉ
Ｅ Ｓ Ｔ ９としてＣＦＥカードへ送られる。 ０ＰＤＥＣ４： ＰＤＢキの動作デコードＦＲＯＭか
らのＯｌ）デコード・ライン４゜０ＰＤＥＣ３ＥＬが高
いとき、１６通りのブランチを実行づるためにＣＦＥカ
ードによって用いられる。 ０ＰＤＥＣ３ＥＬが低いとき、この信号はＬＰＷのチェ
ックのために用いられる。この間、この信号は、ＤＢＵ
ＳのＡとＢのディジットが良いＬＰＷ（ＡとＢのディジ
ットが０に等しい）を示しでいるどぎのみ高い。 ０１）ＤＥＣ８： ＰＤＢ上の動作デ」−ドＦＲＯＭ
からのＯＰデコード・ライン８゜０ＰＤＥＣ３ＥＬが高
いどき、１６通りのブランチを実行するためにＣＦＥカ
ードによって用いられる。 ＯＦ） ［Ｊ Ｅ： Ｃ； Ｓ Ｅ Ｌが低いとき、こ
の信号は垂直パリティのチェックのために用いられる。 この間、この信号は、ＤＢＵＳのＡとＢのディジットが
奇数の垂直パリティを有するときのみ高い。 ＰＡＭＬ／： プリンタからの紙移動レベル。紙が進
ｌυでいる間、高い。 ＰＡＭＬＦＬＡＧ： ＰＡＭＬ／の同期した結果。 ＰＡＲＥＲＲＯＲ： パリティ・エラー。２通りブラ
ンチングのために用いられるＴＥＳＴＳとしてＣＦＥカ
ードへ送られる。そのステートはＰＲＯＭ５とＤＢＵＳ
ＰＲをデコードするＤＢＵＳの出力に依存する（高い一
エラー）。 ＰＡＲＧＥＮ ： パリティ発生。ＤＢＵＳ上のデー
タのための発生させられたパリティ・ビット。 高い活性（奇数パリティ）。 ＰＣ３Ｌ／： プリンタからのプリンタ・コラム・ス
キャン・レベル。トレイン・モジュールの回転を複製す
るためと、トレイン・モジュールの近付いてくるプリン
ト位置のために許されるスキャン時間を識別するためと
に用いられる負のパルス。 ＰＣ８ＬＦＬＡＧ： プリンタ・コラム・スキャン・
レベル・フラグ。ＰＣ８Ｌの立上がりエツジをテストす
るためにフィクロコードによって用いられる。 Ｐ ＣＳ Ｌ ’ｒ ： Ｐ ＣＳ Ｌ ／の同期し
た結果。 ＰＣＩ−Ｐ／： ７リンタへのプリンタ・コラム・タ
イミング・パルス。矩形波クロック。 １） ＣＴ １つＦＬＡＧ： プリンタ・コラム・タ
イミング・パルス・フラグ。各ＰＣＴＰパルスの立Ｆが
りエツジで起こる正のパルス。 ＰＣ丁Ｐ１−ＰＣＴＰ８ニ プリンタ・コラム・タイミ
ング・パルス・ジャンパ。 ＰＬ）Ｂ ： 周辺従属ボード。 ＰＥ）＜Ｆ／： パリティ・エラー・ノリツブノロツ
ブ。ＣＦＥカードから。プリンタへの信号を殺す。 １） Ｆ Ｇ Ｌ ／ ： プリンタからのプリンタ
最終コラム・レベル。スキャン動作中にプリンタ・ロジ
ックが最後のコラムに到達したとき低くなる。 ｒ Ｉ” −ＯＬ Ｐによって用いられない。 ＰＦＣＬＦＬＡＧ： ＰＦＣＬ／の同期した結果。 ＰＲＩ Ｆｎｎｌｏ ： シミュレートされた周辺イ
ンターフェイス・ライン。 Ｐ ＲＳ Ｌ ／ ： プリンタからのプリンタ速度
レベル、、ＴＰ−ＤＬＰによって用いられない。 ＰＲ３ＬＦＬＡＧ： プリンタ速度レベル。ＰＲ３Ｌ
／を見よ。 ＰＲＩＬ／： プリンタからのプリンタ準備完了１の
レベル。プリンタが用意でき°ているとぎ（オンライン
）高い。プリンタがコマンドを受取る用意のできている
ことを示す。 ＰＲｌＬＦＬＡＧ： ＰＲＩＬ／の同期した結果。 ＰＲ２Ｌ／ ： プリンタからのプリンタ準備完了２
のレベル。トレイン・モジュール・し−夕回路が能動化
されたとき（モータが動いているとぎ）低い。 ＰＲ２ＬＦＬＡＧ： ＰＲ２Ｌ／の同期した結果。 ＲＡＭＡＤ８： ＲＡＭバッファ・アドレス・ビット
８゜制御レジスタによって発生させられる。 ＲＡＭＡＤ９−ＲＡＭＡＤＯ： ＢＧレジスタからの
ＲＡＭバッファ・アドレス・ライン。ＲＡＭＡＤ７−Ｒ
ＡＭＡ、ＤＯはまた、Ｉ Ｎ Ｆ＜ Ａ Ｍ ＡＣ３−
Ｉ ＮＲＡＭＡＤＯラインとともに、レジスタのＢどＣ
のディング１〜をデータ・マルチプレクサへ供給するた
めに用いられる。ＲＡ Ｍ Ａ０９はアースされて、用
いられない。ＲＡＭＡ１）８は制御レジスタによって発
生させられる。 ＲＡ Ｍ Ａ ８−ＲＡ Ｍ Ｄ に ＣＦＥカードか
らの１６ピン１〜のＲＡＭバッファ出力。 ＲＡＭＰＡＲ： Ｆ？ＡＭパリティ、ＣＦＥカード上
のＲＡ Ｍバッファからのパリティ・ビット。 ＲＣＶ、／： 受取り／。低いとき、この信号は、ｆ
イストリピユージョン・カード（ＤＣ）からデータを受
取るためにＤ Ａ Ｔ Ａ ｘｎレシーバをターン・オ
ンする。ＰＤＢ上のライン変更ロジックによって発生さ
けられる。 ＲＥＧＩＳＴＥＲＦＩＬＥＳ： レジスタ・ファイル
・チップで、Ｒ４４０ｓ 、１２個の８ビツト・アキュ
ムレータとして用いられる６つの１−ツブ。 ＲＥＳＴＬＰＷ： ＬＰＷのリセット。マイクロコード出力。ＬＰＷ発生器
にすべて１を与える。 Ｒ８ＥＴＰＣ８Ｌ： ＰＣ８Ｌフラグのりけット。 Ｒ８ＥＴＴＩＢ／： ＴＩＢロード・フリップフロッ
プのリセット。 ５ＥＬＴＩ−ＩＢＨ： 上半分／下半分の選択。マイ
クロコード出力。低いとき、ＲＡＭバッファ出力テイジ
ットＡとＢを選択し、高いときディジットＣとＤを選択
する（ＲＡ〜１出力マルチプレクサ・チップのために）
。 ５ＥＬＯ−８ＥＬ７： 比較マルチプレクサからの選
択された８ビツトのデータ。 ５ＥＬ２／−８ＥＬ４／： ２，３および４の選択。 ＣＦＥカード上のＢＲＡＮＣＨ６と＃ＢＲＡＮＣ）ｌラ
インから発生させられる。ＡＯ発生のためにどの８対１
のマルチプレクサ・チップが用いられるかを選択するた
めに用いられる。 ５ＥＬ５／： ５／の選択。低いとき、ＦＲＯＭのア
ドレスビットＯがＲＡＭアドレス・ラインから引出され
ることを示す。 ５ＥＬｎ： ラインの選択。 ５ＥＴＣ３ＬＦ： チェイン同期レベル・７０ツブの
セット。同期フリップ７０ツブへの入力を与える。低い
活性。 ＳＩＭＲＣＶ／： 受取り／のシミュレート。ＰＤＢ
上のライン変更ロジックによって発生させられる。１）
ＡＴＡｘｎラインをシミュレートするためにメインテナ
ンス・テストの間、用いられる。 ＳＰ△ＲＥ： 予備のジャンパ。用いられない。 ＳＷ１／： １／をスイッチする。メインテナンス・カ
ードから。 ５ＹＮＣＦＬＡＧ ： 同期フラグ。チェイン同期フ
リップフロップの出力。 ＴＥＲＭＦ／： ＣＦＥカードからの終了信号。 信号ＩＮＴＥＲＦＬＧ（マイクロコード・リスディング
中の５ＴＯＰ）を発生させるためにＰＤＢ上で用いられ
る。 ＴＨＲＡＭＣＬＤ ： ＲＡＭの実行されたコラム選択の上半分。高いとき、Ｐ
ＩＢの上半分を示す。 ＴＩＢ＝ＰＩＢ： トレイン・イメージ・バッファが
プリン１〜・イメージ・バッフ？に等しい。 比較レジスタ中のデータが比較マルチプレクサによって
選択されＩＣデータに等しい。高い活性。 ＴＩＢＬＯＡＤ／： ｌ−レイン・イメージ・バッフ
ァ・ロード。低いとき、１〜レイン・イメージ・バッフ
ァがロードされることを必要としていることを示す。 ＴＰ−１）ＬＰ： ｉ−レイン・プリンタ・データ・
リンク処理装置ＤＬ−２゜ ＴＲＡＩＮ ＩＤニ トレイン識別。プリンタに装着
され１こ１〜レインの６ビツト識別番）３ぐある。 ＷＥＣＯＬＤＮ ： 実行されたコラムの書込能動化
。コラムが実行されたＲＡＭへの書込能動化信号。低い
活性。 ＷＥＲＡＭＢＵＦ： ＲＡｆｖｌバッファの書込能動
化。ＣＦＥカード上のＲＡＭバッファへの１込能動化信
丹。マイクロコード出力＃Ｊ４と８ＣＬＫＩによって発
生させられる。低い活性。 ＷＥＲＡＭＩＮＶ： 無効ＲＡＭの書込能動化。無効ＲＡＭへの書込能動化入
力。低い活性。 ＷＥＲＥＧＦＩＬ： マイクロコードからのレジスタ
・ファイル書込能動化信号で、アドレスされた４×４の
レジスタ・、ファイル・チップ（アキュムレータ）へ書
込能動化信号を供給する。 ＸＭＩ−ｒ／： 伝送／。低いとき、ＤＡＴ’Ａｘｎ
ドライバが能動化される。 １１ｌ１００ＬＰ’： 分あたり゛１１００ラインの
プリンタ・ジャンパ。フィールド装着されている。低い
活性。 ’１２０ＣＯＬＩＰ： １２０コラム・ジャンパ。 低い活性。フィールド装着されたジャンパ。 １３２ＣＯＬＩＰ： １３２コラム・ジャンパ。 低い活性。フィールド装着されたジャンパ。 ディストリビューション・カード・インター７エイス： 前に第２図で示されたように、データ・リンク処理装置
はベース・モジュール装置中に収納されている。２枚の
カードからなる各データ・リンク処理装置は、データ・
リンク処理装置のプリントされた回路ボードが接続され
る共通背面を右づ゛るベース・モジュール容器に”滑り
込む。 ２００（ｊｅ ２０ ＋ｄのようなディストリごューシ
ョン・カードと共通フロント・エンド１０ｃ間のすべて
の通信は第３図の２００５のようなデータ・リンク処理
装置のベース・モジュール背面を介して行なわれる。そ
の背面はベース・モジュール中に装着されるすべてのカ
ードに共通である。 表■は共通フロント・エンドへのディストリビューショ
ン・カード・インターフェイス上で起こるすべての背面
信号のリストを示す。第４Ａ図の母６３２の１７ビツト
の広いデータ部分番よ、共通フロント・エンド（ＣＦＥ
）上のディストリビューション・カード（ＤＣ）から受
取られる。この同じ１７ビツト母線は、データ・リンク
処理装置がデータをディストリビューション・カードへ
送り返しているとき、（ＰＣＢ↓のドライバにより（゛
）反対方向に駆動されている。この母線の方向を制御す
る能動化レベルはト、周辺従属ボード上で発生させられ
る。しかし、出力専用形の周辺装置とともに働くトレイ
ン・プリンタ・データ・リンク処理装置くトレイン・プ
リンタ）はデータを送り返さないで、もっばらプリント
するためにデータを受取る。 （以下余白） メインテナンス・カード・インターフェイス：共通フロ
ント・エンドと（２００のような）メインテナンス・カ
ード間のすべての通信は、データ・リンク処理装置のベ
ース・モジュール背面で起こる。表■は、共通フロント
・エンドとメインテナンス・カード間で起こるすべての
背面信号のリストを示す。 （以下余白） ω寸へ８二 ＣＯ寸ヘー ω 寸０１−ω寸 ＣＮ ＋−１（１：ｌ −＄ ｔＮ ＋−ｎ ８０００
口０χ 八 へ ＾ ＾ 八 １ト １ １１１１１ ム Δ ヘ ム ＼ ム １．７＼ 「ぞＸＩＬＸ 堅、 ′ぺ 堅、１
１１１１１ ｉｆ、 ｉ３ ｉｌ、 １ト ト １トメインテナ
ンス装置： 第２図に成るいくつかのメインテナンス装置が示されて
いる。これらはコンソール５０ｃ （それはｃ ｒ＜−
ｒやミニディスクやその他を含んでもよい）に他のラフ
１〜ウエア・パッケージやＤＬＰに含まれているハード
ウェアを加えたものからなっている。プログラム的制御
の下に、コンソール５０ｃは、与えられた動作に関して
その内部ステートを決定するように、またメインテナン
ス・カード２０ｏを用いて、知られている正しいステー
トと比較するように、ＤＬＰを操作するために用いるこ
とができる。そして、失格ＤＬＰの診断を行なうことが
できる。 そのコンソールは、■１０サブシステムへのメインテナ
ンス・インターフェイスであるばかりでなく、上位シス
テムと上位システム・オペレータ間のインターフェイス
でもある。トレイン・プリンタとデータ・リンク処理装
置のメインテナンスは、オフライン・モードのときコン
ソールで発生し、動作」）ライン・モードにおけるとき
、上位システムから発生する。データ・ベースは、デー
タ・リンク処理装置（Ｄ Ｌ Ｐ ）の診断を行なうた
めに、軟らかいディスケットまたは磁気テープで（Ｉｔ
給することができる。モジュールのタイプとテストの
選択がフィールド・シエンジニアまたは上位システムの
オペレータによって上位システムの所で行なわれ得る。 診断デスティング・モード： 診断テスティングには２つのモード＜ａ ＞オフライン
と＜ｂ）オンラインがある。どちらのモードでも、テス
トを受けている装置はソースとして上位システムが利用
することができず、診断を行なう前にオフラインにされ
なければならない。診断プログラムはサブシステム・モ
ジュールの診断にＪ３いてコンソールとメインテナンス
・カード間のインターフェイスを用いる。これらのプロ
グラムは、軟らかいディスケット上にストアされたまた
は上位システムに常駐しているメインテナンス・データ
・ベースによって、アドレスされた装置上のカード・テ
ストを実行することができる。 オフライン・モード： このモードは次のことを意味す
る。 １、 上位システムのソースが入手不可能である。 ２、 テスト・データ・ベースがコンソール・ディスケ
ット・レジデントである。 ３、 オペレータは制御情報を供給しなければならない
。 オンライン・モード： このモードは次のことを意味す
る。 １、 上位システムのソースが利用可能である。 ２、 デス］〜・データ・ベースが上位サブシステム・
レジデントである。 ３、 上位レジデント・プログラムが診断を行なう。 信任テスト・プログラムを行なうことが可能で、それは
Ｉ１０サブシステム装置またはテストを受けている装置
の信任レベルを確めるために、メツセージ・レベル・イ
ンターフェイス（ＭＬＩ）を利用する。これらのテスト
は、欠陥の原因が■１０サブシステム・モジュールにあ
るのかまたは周辺装置にあるのかを決定するためにメイ
ンテナンスが活動できるように、欠陥装置を隔離するた
めに用いられ得る。 周辺従属ボード・インターフェイス： 第３図に見られるように、周辺従属ボード（ＰＣＢ）と
共通フロント・エンド・カードは前面コネクタ８０ａ
、８０ｂ 、８０ｃ 、 ８．０．Ｉｔ３よび８０．。 ８０ｂ＋ 、 ８０ｃ ＋を備えている。共通フロント
・エンドと周辺従属ボードとの間のインターフェイスは
３つの５０ビン前面コネクタ８０ ａ 、８ ｏｇおよ
び８０．かうなっている。表■は、そのコネクタのリス
トで、トレイン・プリンタ・データ・リンク処理装置に
特定的に関係のある信号のロジック名とともにそのビン
番号を示している。 （以下余白） り １−ルイ〈・ノリノ フタ ピノニ弓 ４ ６ ｊ ４＋ １．−１−＆、）７；Ａｒ＋％ −１ｊ−Ｅ
４ｊＩｌｊｊ・ｉｉ三＋ ンｆｉ二イリ、、ｆ：’ｔｊ
ｊ４ｐｉ１ｊｌ・、；ＲＡ！４て１４１υ曳瞥１１１２ １１１１１Ａ！’、Ｂ１１ＩｌｊＨ八１１ム８ＩＮＲ妃
、−４１１＋１（八、ｙ！、４ＷＥ／
Ｃ１ぐｐ ＲＪ社４八Ｄ９Ｃ５／ ＧＰＲＩＦ／ Ｉ’′ｉ、ＲＦ／１０ＳＦ
ＤＳＥＬ８／ＤＳＥＬ４／
ＤＳ）：Ｌ２／一点 １１’−−） ｖ−４−一
イリ−と７１−リーリλ象Ｑ・、フタ ヒ／ζづ
：躯６−号 ２ ３５ ＤＳｌｌ、！／２
４２ ＴＥ！２
４３７Ｆ！ ２ ４４ Ｔ）：５ＴＩＯ２
４６’ｒｉｃＮｔ’ｓ り ２４７Ｔら５ＴＳ ３ ５４ ＧすＤ３
５５ 酊〕 ３’Ｓ６ ｉｌ、１ ３ ５７ 妬３ ） ’ ５９ ＋、１３３
６Ｇ ＠、Ｔ１３
６１ ＩＩ］■ ３
６５ ＳＴＯ！□１／１
６８ 讐Ｃ０１ｌＳＴ２３ ６
９ １ｃＯＮｓＴ。 ３ ７１ ｊＨＲＡ＋ｉｃ寥
（３１７２（Ｒ詰１ｔ（ＬＬ１ ３ ７３ Ｓｉ：Ｌ２／＋）
−Ｃｌ−１ｊ、５坪す−′−６で冨−（＋ｒ： １．４
本Ｓ゛・、Ｘｌ、智じ ５ＩＨ１／ １、αシＬ／ ｃ＋、Ｐｌ ０ＦＦＬ−／ ＲＵＦｒＥＮ夏＋７ １４ ＃Ｊ２ 。 ＋ｓＡｚ＋＋＋ｃＨ２ ξｒ、ｔ、３／ 次の表■は周辺装置（トレイン・プリンタ）をＰＣＢカ
ード８０上の周辺コネクタへ接続リーる信号ラインのリ
ストである。 ｓｖ ： ｉ−レイン・プリンタと周辺従属ボード（Ｐ
ＤＢ８０）間の信号ライン ＰＤＢ上 ２０本 の周辺 同軸 コネクタ ケーブル 信号名 ＄７５ ＄７６ ＄７７ ＄ＣＰＣＴＰ／ ＄７８ ３Ｄ ＰＣＩＬ／＄７９
＄Ｅ ＤＣ２Ｌ／＄８０ ＄Ｆ
ＤＴＩＬ／＄８１ ＄Ｇ Ｄ
Ｔ２Ｌ／＄８２ ＄ＨＤＴ４Ｌ／ ＄８３ ＄Ｉ ＤＴ８Ｌ／ＰＤＢ
上 ２０本 の周辺 同軸 コネクタ ケーブル 信号名 ＄８４ ＄、Ｊ ＭＯ３Ｔ／＄８５
＄Ｋ ＰＲＩＬ／＄８（３＄１
０ＳＬ／ ＄８７ ＄Ｍ ＰＣ３Ｌ／＄８８
＄Ｎ ＰＦＣＬ／＄８９ ＄Ｐ
ＰＡＭＬ／＄９０ ＄Ｑ
ＥＤＰＬ／＄９１ ＄ＲＰＲ３Ｌ／ ＄９２ ＄８ ＄ ９３ ＄ １− ＄９４ ＄ｊＪ ＄９５ ＄Ｖ ｃＩＤＬ／＄９６
＄Ｗ ＰＲ２Ｌ／＄９７ ＄９８ ＄９９ １） ＲＯＭきり迎ス１−ア： 第４Ａ図に示されたＰ ＲＯＭ ！ＩＪ ｔｉｌストア
１３は、ＣＦＥカード１０ｃ上に配置された１３のＰＲ
ＯＭチップからなっている。これらのチップは、５２ビ
ツトのマイクロコード命令語を形成するように、結合さ
れている。１３のＰＲＯＭチップのアドレス・ラインは
互いに母線化されているので、個々のアドレス・ライン
のすべてがすべての）ｌ −チップに共通である。各Ｐ
ＲＯＭチップ上のチップ３π択は常に能動化されている
（アースされている）。 １３デツプのＰＲＯＭマトリックスのデータ出力は５２
ビツト・ワードを形成する。このワードは、共通入力ア
ドレス・ラインＡＯ−Ａ９上に存在するアドレスから読
出される（第４Ａ図、第５Ａ図〉。ここで、ＦＲＯＭＳ
は本来的にはクロックされていない装置で、したがって
それらの出力をゲート２４を介して供給される８メガヘ
ルツのクロックで同期させる装置が必要となる。これは
レジスタ・チップ１４を利用することによって行なわれ
る。このレジスタ・チップはそれぞれ８つのフリップフ
ロップを含んでいる。そして、７つのチップが５２ビツ
ト・マイクロコード・ワードを同期させてラッチするた
めに用いられる。このラッチされたマイクロコード命令
語は全データ・リンク処理装置の動作を制御するために
用いられる。それぞれすべての８メガヘルツのクロック
・パルスが次に続くワードをレジスタ・チップ１４ヘラ
ツヂする。 異なったタイプのデータ・リンク処理装置はそれら特有
のマイクロコードを要求する。そこで、すべての共通フ
ロン］−・エンド・カードはその１３のＰ ＲＯＭデツ
プ以外は同一のハードウェアを含むであろう。ＦＲＯＭ
ワードは物理的に５２ヒツトを含むが、４９ビツトだ番
ノがマイクロコード・プログラムに利用される。残りの
３つのビットはチェックされないものである。表■ａと
表■ｂはピット位置と名前でその４９ビツトのマイクロ
コード・ワードを示している。すべてのＦＲＯＭ出力信
号名には゛パウンド信号（打撃信号）”（＃）が先行づ
−るので、それらは容易にＡ ！される。マイクロコー
ド・ワードのビット３２は奇数バリディ・ビットである
。ＣＦＥカード１．Ｌ奇数パリディを連続的にチェック
づるにうに住１うれ−（Ｊｊす、いヂれかの４９ピツ１
〜Ｐ ＲＯＭマイクロコード・ワードにバリディ・エラ
ー（偶数バリチーｒ ＞が起りつだ場合、それはマイク
ロコード・ブ１」グラムを停止させる。 表■ａ ： Ｐ ＲＯＭ出力信号 ビット 名前 １１８４事Ｎ Ｅ Ｘ −ｒ ９ ４７ ＃ Ｎ Ｅ Ｘ丁７ ４（３１ＮＥＸＴ６ ４５ １ＮＥＸＴ５ ４４ ＃ＮＥＸＴ４ ４３ ＃ＮＥＸＴ３ ４２ ＃ＮＥＸＴ２ ４１ ＃ＮＥＸＴ１ ４０ ＃ＮＥＸＴＯ ３９＃ＮＥＸＴ８ ３８ ＃ Ｂ ＲＡ Ｎ Ｃｌ−１１３７＃ Ｂ
ＲＡ Ｎ ＣＨ２ ３６＃ＢＲＡＮＣＨ３ ３５＃、ＢＲＡＮＣＨ４ ３４＃ ｔ３ＲＡ Ｎ ＣＨ５ ３３＃ＬＣＰＳＴＬ／ ３２ ＃ＰＡＲＩＴＹ ３１ ＃Ｃ０Ｎ５Ｔ７ ３０ ＃Ｃ０Ｎ５Ｔ６ ２９ ＃Ｃ０Ｎ５Ｔ５ ２８ ＃Ｃ０Ｎ５Ｔ４ ２７ ＃Ｃ０Ｎ５Ｔ３ ２６ ＃Ｃ０Ｎ５Ｔ２ ２５ ＃Ｃ０Ｎ５Ｔ１ ２４ ＃Ｃ０Ｎ５ＴＯ ２３＃ＬＤＩＮＴ／ ２２ ＃ＬＤＳＴＫ／ ２１ ＃Ｇ３ ２０ ＃Ｇ４ １９ ＃Ｈ１ １８＃ ト１２ １７ ＃Ｈ３ １６＃ Ｉ−＋ ４ １５ ＃１１ ’ｉ ４ ＃ ｉ ２ １３ ＃ｌ３ １２ ＃Ｉ４ １１ ＃Ｊ１ １０ ＃Ｊ２ ０９ ＃Ｊ３ ０８ ＃Ｊ４ ０’７ ＃Ｋ１ ０６ ＃に２ ０５ ＃に３ ０４− ＃に４ ０３ ＃Ｌ’＋ ０２ ＃Ｌ２ ０１ ＃Ｌ、３ ００ ＃Ｌ４ ＬＬ！Ｌ： ’Ｉ−Ｐ −Ｄ Ｌ Ｐ ｔｙ） ＣＦ
ＥとＰ Ｄ ＢＯＰ ＲＯＭ間の名前の相！ｉ参照ｒ）
ＲＯＭ ワーｌミ ＣＦＥ名 ビン１〜 ＰＤＢ名 ＃Ｇ３ ２１ １−ＯＡＤＣＯＮＴ＃Ｇ４
２０ ＥＮｔ）Ａ−ｒＭＰＸ＃ Ｈ−＋ １
９ Ｌ Ｄ ＲＥ Ｇ Ｆ＜ Ａ Ｄ＃ Ｉ−１２
’１８ Ｃ（−） Ｎ Ｉ−ＲＡ ［Ｊ １七Ｎ
３ １７ ＣＯＮ Ｔ ＲＡ Ｄ ２＃ ｌ−
１４１０ＣＯＮ Ｔ ＲＡ Ｄ ３＃ Ｉ １ １
５ Ｃ０ＮＴＲＡＤ４才ｔ Ｉ ２
１ ４ Ｃ０ＮＴＲＡＤ５＃Ｉ３ １３
Ｃ０ＮＴＲＡＤ６＃Ｉ ７Ｉ
１２ ”ＢＲＡＮＣト１ ６
′＃Ｊ１ １１ ＣＬ−ＫＬＰＷＲＧ＃Ｊ２
１０ ＭＰＸＤＡＴＡＢ＃Ｊ３ ０９
ＭＰＸＤＡＴＡＡ＃Ｊ４ ０８ （無毛） ＃に１ ０７ Ｓ Ｅ Ｌ Ｔ ＨＬ３
Ｎ＃ Ｋ ２ ０ ６
’１− ＨＲＡ Ｍ （ン １」）＃に
３ ０５ ＡＣＣε３↓＃ Ｋ ４
０４ Ａ ＣＣ４＃Ｌ１ ０３
ΔＣＣ２＃１２ ０２ ＡＣＣ２ ＃Ｌ３ ０’ｌ ＷＥＲＥＧＦＩＩ−＃
ｌ−４００ＲＥ Ｓ Ｔ Ｌ ｌ） Ｗメインテナンス
制御： 第４Ａ図に見られるように、共通フロン１〜・エンドは
デコーディング・［ｌシックを含むレシーバ１５．１６
．’１７を含んでいる。レシーバ１７はメインテナンス
制御ライン３３．３４の動作のために用いられる。表■
はデータ・リンク処］！ｌ！装置のメインテナンス・モ
ードのためのアドレシング信号を示しｌいる。したがっ
て、この表はい゛す°れかの与えられたデータ・リンク
処理装置の反応において共通フロント・エンドの７ドレ
シング・コードに可能なずべてのメインテナンス・カー
ドを示１．．−Ｕいイ）。メインテナンス・カード（Ｍ
Ｃ）はベース・士ジュール中の８つのＤ Ｌ Ｐのい
づ゛れかの１つをア！〜レスする能力をイ）している。 （以下余白） 入■ アドレス・コード：ＤＬＰメインテナンス・モード・ア
ドレシング（メインテナンスカードからＣＦＥへ）・ベ
ース アドレス アドレス ローカル 有効 等しい 作られた動作（助５Ｌ
−ｏ）（却ＲＶＩＤ１０） （９１Ｍ、Ｑ）１ １
）く 通常のオンライン・モード。 ０１ １００ 標準ローカル・モードで、全てのメイン
テナンスが利用可能。 ＯＯＯローカルのベースでのローカル・モード。 ＯＯ１ローカルのベースとＤＬＰクロックが不能化され
る。 ０１Ｘ ベースの単一パルス。 １−高い、〇−低い、Ｘ−関与せず。 メインテナンス・カードからの高次のアドレス・ライン
（ＬＯＧｌ Ｇ／、Ｏ）はＤＬＰをアドレスづるために
゛高い′°でなければならない。すべての背面信号は低
い活性であることがわかるであろう３．他の４つのアド
レス・ラインはＤＬＰ選択のために１ンコーデイングを
（ｊなう。メインテナンス・カードが、アドレスが有効
でＡＤＲＶＬＤｌｏを低くすることにより安定化されて
いることを示すまでは、ＣＦＥはメインテナンス・アド
レスをデコードしない。 メインテナンス・カードは、与えられたいずれかのＤ
Ｌ Ｐまたは接続モジュール中の特有のメインテナンス
榔能を能動化させるために用いられる４つのラインをＵ
１８する。 〇−カル・モー、ドのとき、ＣＦＥはメインテナンス・
カードにＣＦＥのＰＲＯＭ１３のアドレス・ラインを駆
動することを許すためにこれらのライン（ＳＷ８．１／
、Ｏ）の１つを利用する。このライン（ＳＷ８．１／、
０）が低いとき、周辺従属ボードは１７ライン・データ
母線３２を駆動していないだけでなく、ＲＣＶ／高いお
よびＳＩＭＲＣＶ／低いを駆動する。表■はこのＵ−カ
ル・モードにＪ３けるＰＲＯＭアドレスを駆動゛するメ
インテナンス・カード・ラインのリストを示り。 メイン１ナンス動作のこの機能はＰ ＲＯＭ ＩＩ、！
Ｉ Ｏ１ｌ装ｆｆ’７１３のインテグリテイを検証する
ために用いられる。 ｔ：４ｍ ： Ｐ Ｒ０Ｍアドレスを駆動ジるメインテ
ナンス・ライン １） Ｆｉ ＯＭ メインテナンス・アド
レス・ライン ライン Ａ９ ＤＳＩＭＣ８ Ａ８ ＤＳＩＭＣ／Ｉ Ａ ７ Ｄ Ｓ Ｉ Ｍ Ａ ８Ａ６
ＤＳＩＭＡ／Ｉ Ａ５ ＤＳＩＭＡ２ Ａ４ ＤＳＩＭＡＩ Ａ３ １）Ｓ ＩＭＢ８ Ａ２ ＤＳＩＭＢ４ ＡＩ ＤＳ］ＭＢ２Ａ ＯＤ Ｓ
Ｊ ｈ’ｌ Ｌ３１ ＲＡ Ｍバッフ１： 第４Ａ図の共通フロント・エンド１０ｃはランダム・ノ
ｌクセス・メを雪・バッファ’ （ＲＡＭ ） ２２を
含んでいる。このバラノア・メモリ２２は、第５Ｂ図と
第５Ｃ図で見られるトレイン・プリンタ機椙の制υＩに
６いて用いる特定的にデザインさイ′また拘成を有゛し
でいる。このＲＡ Ｍバッファ（データｇＡｖ＋＞は１
．０２４の１７ビツト・ワードから／、【つでいる。こ
のＲＡＭへのｌへ−（の入力と出力ｔよ、周辺従属ボー
ドＰＤＢ８０にょシて受取られまたは駆動される。オー
ブン−コレクタ・ライン（ＯＯ］７ノセカンド法出しア
クセスｌ（ＡＭ）のｔＪσノの名前側よｌ’（Ｗ ＯＮ
である。このメ１−レージ（ρ１ｃχ１よ、データ、Ｏ
「）コード、ディスクリブタ・リンク、ディスクリブタ
・リンク水平バリーアイ・ソー１−（Ｌｔ’Ｗ＞と、デ
ータ・リンク処理装置の動作を適正に制御するために必
要な種々の７ラグシ）とをス１−アするために用いられ
る。 ＤＬＰアドレスとリクエストジャンパ：いずれかの１つ
の与えられたデータ・リンク処理袋！２ （）） Ｌ
Ｐ ）をアドレスするためにゲイストリビュージョン・
カードによって用いられ６８つの背面ラインが存在する
。同様に、８つの背面ラインが、ディストリビューショ
ン・カードへザービス・リクエストを示ずために、デー
タ・リンク処理装置（ＤＬＰｓ）によって用いられる。 １６のラインは特定的であり、１つのデータ・リンク処
理装置？７ （ＤＬＰ）のみが１つの与えられｔ：リク
エスト・ラインを利用することかできる。さらに、それ
らのりクエス１−・ラインは優先権によって格付けされ
ている。一度、データ・リンク処理装置の優先権が決定
されると、その優先権リクエスト・ラインは共通フロン
ト・エンド・カード上での利用のために゛ジャンパ′さ
れる（第３図）、リクエストとアドレスのラインは同じ
番号が付けられており、ベアとして働く。したがって、
一度リクエスト優先権レベルが決定されてジャンパされ
ると、その関連するアドレス・ラインが共通フロン１−
・エンド・カード上ヘジャンパされる。 １） Ｌ Ｐローカル・アドレス・ジャンパ：Ｊζ通フ
ロント・エンド・カードはそのローカル・メイン１ナン
ス・アドレスを実行するために最低Ｃ２つ最大で３つの
ジャンパ（第３図）を必要とＪる。このアドレスは、２
０ｏｏのよつなデータ・リンク処ＩＩ装置をアドレスす
るために２００工のようなメインテナンス・カードによ
って用いられる。データ・リンク処理装置のローカル・
アト１ノスは常にイのΔンラインＤ Ｌ Ｐアドレスに
一致しＣいな番ノればならない。 スタック・レジスタ： スタック・レジスタ１１は３つのバイナリ・カウンタ・
チップからなっている。このレジスタは、現在のＰ ｌ
’＜ ＯＭアドレスの（直、またはスタックブランブー
動作としてザブルーチンから戻るときＨＪいられるため
のアドレスア値を含んでいる。 トレイン・プリンタ・データ・リンク処理装置は２つの
スライドイン型のプリントされた回路カードかうなって
いることがわかるであろう。これらは共通フロント・エ
ンド（ＣＦＥ）カードと周辺従属ボード（Ｐ Ｄ Ｂ
）である。これらの２つのボードの各々は橢能と？＋Ｇ
造において全体的に異なってＪ５す、しかしぞれらが−
紹に用いられるとき、それらは全体としてトレイン・プ
リンタＤＬＰを形成する。 ＣＦＥ １０の第−６的な機能は、適用可能なマイクロ
コードをストアして実行する装置を提洪することである
。マイクロコードはデータ・リンク処し！Ｉ！装置（Ｄ
ＬＰ＞の動作を続けさせるために用いられる。ランダム
・アクセス・メモリ（ｒ＜ Ａ Ｍ２２）は共通フロン
ト・エンド・カードに収納されており、データ・ストレ
ージや翻訳ストレージなどの種々の利用のための内部デ
ータ・リンク処Ｕ！装置ス１−レージを提洪する。 一方、周辺従属ボード（ＰＤＢ）はメツし−ジ・レベル
・インターフェイス（ＭＬＩ）を通し−Ｃ周辺ＶＲｆｆ
ｆ（たとえばトレイン・プリンタのような）を上位シス
テムへインターフェイスするための必要なロジックを含
んでいる。（メツセージ・レベル・インターフェイス１
５＋ちまた米国特許第４゜１６２．５２０号の第１Ａ図
、第２図および第３図に見られるである）。）ＰＣＢの
論理素子は共通フロント・エンド（ＣＦＥ）からくるマ
イクロコードを用いて制御されている。しかし、マイク
ロコードによって論理的決定が行なえるよ）に、多くの
信号がまた周辺従属ボードから共通フロント・エンドへ
送られる。 第４Δ図に見られるように、メ・ｆンテナンス・カード
と関連りる前面（２重矢印）と背面（単一矢印）へのイ
ンターフェイスが存在しでいる。これらのｊ＼ノ１Ｃ′
フィンはライン３０．３４σ３よσ４０として見られる
であろう。 メインテナンス・カード接ａプＣ： パインテナンス・カードと共通フロン１−・エンド闇の
インターフェイス（Ｍ Ｃ／ ＣＦ Ｅ ）が存在し、
でれは通常゛のメーインデノーンス軽１能を実１′″ｉ
するためにメインテナンス・カード（Ｍ Ｃ，）がｊ−
タ・リンク処理袋はとの接続を必要としＣいるとぎに用
いられる。メインテナンス・カードは、適当なローツノ
）し・メインテナンス・アドレス・ライン（ｌ ０Ｃｎ
ｒ＋、／、０ ）と信号ＡＤＲＶＬＤ１０（７ドレス有
効）を低くすることによって、ＤＬＰに接続することを
試みる。この動作はアドレスされたＣＦＥｌｏｃにＭＣ
接続を認識させてロジック用語ＬＯＣＡＬ／、１を低り
サセル。Ｌ ＯＣＡＬ／、１用詔は、Ｍ ＣにＤＬＰを
オフラインすること＜ＭＣからくる０ＦＦＬＮＥ１０信
号が低くなる）を訝り背面レシーバ・チップを能動化り
るのに用いられる。 ＭＣかＤ １．、 Ｐをオフラインさｔたどき、上位シ
ステＬ３はそれを利用（ることができない。ｌ） Ｌ
ｉ）がオフラインの場合、それは接続点においていがな
るＤＣ（ディス［・リビュージョンｆｔｌ１ｌ ａｌｌ
カード）の試みをも知ることがなく、ＤＣへのすべての
ＤＬＰリクエスト・は禁じられる。 メインテナンス・ルーチンが呼ばれたどき、メインテナ
ンス・カードは７ｉにデータ・リンク処理装置をＡフラ
ーｆンにする。これが行なわれるので、（甲−パルスや
ＦＲＯＭ照合のような）メインテナンス機能は、オンラ
インのデータ・リンク処理装置への通常のディストリビ
ューション制御カード動作と干渉しない。ロジック用Ｚ
ＬＯＣＡＬ／。 １はまた、それが低いとき、次の機能を能動化するため
に用いられる。 １、 それは、（メインテナンス・カードからのＪＧＰ
ＲＩＦ／、０がデータ・リンク処理装置の周辺インター
フェイスをターン・オフすることを；１′ｒず。 ？、 それは、ａ１線インターノエイス方向制御のため
の周辺従属ボードＰＣＢによって用いられるｌ−ＯＣＡ
Ｌ ／になる。 ３、 それは、メインテナンス・カード（ＭＯ）Ｕ−カ
ル・クリアとＰ ＲＯＭ検証（ＳＷＩ／）機能・ｈ・許
すために用いられる。 １、 それは、クロック能動化用語ＣＬ Ｋ Ｅ Ｎの
進展のために共通フロント・エンド・カード（ＣＦＥ）
によって用いられる。 アイストリビュージョン・カード接続：以下の議論は、
ディストリビューション制御力−ドがデータ・リンク処
理！！ｉｏとの接続を必要としているとき、ディストリ
ビューション制御カードと共通ノロント・エンド・カー
ドのインターフェイス（［）Ｃ／ＣＥｍ＞に用いられる
ような接続機構に関連−丈る。この接続は、アイス１〜
リピユーシ」ン制御カード＜［ＪＣ）のボール・デス１
〜またはデービス・リンク処理装万（Ｄ Ｌ Ｐ ）の
始動さゼられたボール・リフニスＩ−によって始動させ
られるであろう。接続ロジックはＥ４０図に示されてい
る。 ＣＯＮ ３丁ライン４−７は入力としく／ｌヒツト・ハ
イブーツ・カウンタＪ３−Ｃに供給される。このカウン
タの出力【よ、出力としＣ“スｊ−シス′″ラインＬ
ＣＰ Ｓ ’ｌ−Ｕ−一を提供する１〜リステート・イ
ンバータＣ４−ＣへＩＪｔ給される。データ・リンク処
理装置のアドレスＬ ＣＰΔＱ ｒｌ 、／ ＱどＡ゛
フラインｌｌ０ＦＦＬＮバッファ・ブーツブＭ ｂ −
Ｃ／＼入力を与え、そのバッファ・ヂツｆの出力はＬＣ
ＰＡＤ信号を形成１゛るインバータＩ’ ４−Ｃを通し
−ＣＮ Ａ Ｎ Ｄグー１〜Ｉ’、＋１３− Ｃへ供給
される。ＮＡＮＤゲートＭ３Ｃはまた、パリティ・エラ
ー（１−’ＥＲＦ／）とオンライン（ＯＦ’ＦＬＮ／）
に関する）３号入力を有しでいる。ＮＡＮＤＩｖ１３−
Ｃの出ノｊ ４Ｊ信号ＧＯＮＧ［丁／（あり、その信号
は１〕旧３ Ｌｌ： Ｉ＋’ｌ ノ方向１ｉ１ｊ御ＲＲ
ＯＩｖｌ ニ接続し、さらにインバータＣ４−Ｃ，Ｃ４
−Ｃｌ、Ｅ４−Ｃとさらにバッファド４−Ｃへも入ツノ
を供給ツる。ＣＯＮ Ｅ Ｃ’ｒ ／はま＋５、ＮＯＩ
でグー１〜△４−Ｃへ供給される出力を右りるＮ Ａ
Ｎ Ｄ Ｂ ３− Ｃへの入力として形成される’、
ＮＯＲゲートＡ４−Ｃはロジック制νＤ ＋５ ｉｊ
ＣＬ ＲＤを形成するためにインバータＢ４−Ｃへ０（
給される。Ｃ４−ＩＣ１の出力は信号１０８ＮＯ／、０
（入出力送出）と信号ＬＣＰＣＯＮ１０（：ｊ’−夕・
リンク処理装置か接続され（いる〉を形成する。バッフ
７Ｆ４−Ｇはアイス［−りごニージョン・カード・スト
ローブ出力とアイス１〜リビユーシ］ン・カー１〜終ｒ
浩号を提供ツる。インバータＥ ４−Ｃはストロ・−ノ
・レベル信ン３ Ｌ ＣＰ ３丁り、、１０（データ・
リン；７処シ！！！装這ス；−【コープ・レベル）と与
える。 ディストリビューション制御カード（＋） （ン）は、
適当なＩ） Ｌ Ｐアドレス・ライン（１−ＣＩ’ Ａ
Ｉ）ｎ １０）を低くすることによって、データ・す
〕／り処１里】４置（１）ＬＰンｆこ１妾続しようと試
みる−（・あろう。 この背向４５′−）月は、データ・すニック処１ｉｈ装
置Ｈ（ＤＬＰ）か；シンラインのとき能動化８−れるバ
ッファ・チップ（Ｍ５−Ｃ）にちλられる。次側、−１
そのハフフッ７−アップの出力は用語ＣＯＮ Ｌ： （
−； −ｉ’ ｙ”←二なるため１こインバータ（＋）
４− Ｃ”）を通して：１オく足のＮＡ Ｎ Ｄ ＝二
Ｉ ｌ （ｔ’ｖ１３−Ｃ） へ供給ｅ Ｊ’ｌ ４゜
ごのＣ：０ＮＥＣＴ／用詰・番；ｋ Ｄ Ｃ／’ ＣＦ
Ｅ−づ°ンクーノ１イス上の１ス下の信号のレット・
２能動化さ１１めために月いられる。。 ’ｌ 、 Ｌ ＣＩ） ＣＯＮ 、、−’ Ｏ：
このラインμ「）１−Ｐがｉ７続８れでいるとき低くな
る。 ２ 、 Ｌ、 （’； Ｐ Ｓ −（’ ＩＪ ｎ
、／ Ｑ ： これらは４つのデータ・リンク処理装
置スデークス・ワ１′ンでｄ）る、。 ３、 ｌ０８ＮＤ、・、０： これ
ＬＰが前のＩ１０ディスクリブタの理由で情報交換のた
めに上位システムにアクセスするのを要求しでいるとい
う初期ＤＬＰステータスを示している場合、その上位シ
ステムは次の３つの選択を有している。 ＜ａ ＞分離せよ （ｂ）ｍ択的に１つのＤＬＰをクリアせよ（Ｃ）そのＤ
ＬＰを取Ｊ及いナーごスＵ°よ選択（Ｃ）が選ばれた場
合、上位システムは゛ボール・リクエスト°′に変換す
゛る。゛ボール・リクエスト°′は上位システ仏と通１
３を確立するためにデータ・リンク処理装置によっＣ用
いられる手続としで定義される。パボール・リクエスト
′は゛ボール・テスト″の逆である。なぎならば、通信
の開始が逆転され、ずなわ’３ Ｄ Ｌ Ｐが送信側で
上位システムがレシーバであり応答者である。 ″読取”方向（上位システムの方への情報流れ）におけ
るいかなる初期状態でも、ディス１−リビュージョン・
カードはＤ Ｌ １３データを上位システムの方へ送る
。初期ステータスが゛ｆディスリブタ・リンクを送れ′
”である場合、このｊ−夕はそのディスクリブタ・リン
クの過初のワードであり上１ηリターン・ノイールドを
含んでいる。上位シスノームはこのフィールドがＤＬＰ
情報転送を取扱えることを確めるためにチェックしなけ
ればならない。上位システムがそれを取扱うことができ
ない場合、ＤＬＰはストローブをいずれかの上位システ
ムへ送る前に゛分離″シな番プればならない。 Ｄ Ｌ Ｉ−’始動接続（ボール・リクエスト）二上位
システムにアクセスが求められて分離が起こったとき、
ＤＬＰは一連の１゛ポール・リクエスト′″を始めるこ
とににっで接続を再確立（る。すべてのＤＬＰが同時に
接続を求めるかもしれないので、決定は優先権に基づい
てなされる。優先権は＜ａ ＞グローバル優先権と（ｂ
〈）ベース・モジュール優先権の２つのタイプに分けら
れる。ＯＬＰのグローバル優先権はそれがサービスする
周辺装置のタイプに曇づいている。ＤＬＰのために６つ
の標準レベルのグローバル優先権がある。成る特定のＤ
ＬＰのグローバル優先権は、その周辺装置の上位システ
ムのアクセス要件たとえば速度や流れモードその他など
に関連して決められる。 付加的で高いレベルのグローバル優先権は緊急のリクエ
ストを指名するために用いられる。これは７に等しいグ
ローバル優先権として指名される。 緊急リクエストは、エラー解読や作動状態における困ｎ
を除くために上位システムへの即時のアクセスが必要で
ある状態として定義される。グローバル優先権は、各要
求しているディストリビューション・カードの優先権を
決定するために、上位主システムによって用いられる。 ベース・モジュール優先権はそのベース中の各Ｄ Ｌ
ｌ）の優先権である。ベース・モジュール優先権は、各
髪求していく、ＤＬＰの優先権を決定するために、ディ
ストリビューション・カードによって用いられる。 ベース・モジュール優先権はベース・モジュール中で各
ＤＬＰのＤＬＰ番号で決定される。この番号は各ＤＬＰ
にジャンパされたＤＬＰアドレスに対応し、たとえばＤ
ＬＰアドレス７はＤＬＰＩＱ ’／に等しく、それは７
に等しいベース・モジュール優先権に等しい。確立され
た優先権レベルは最も高いベース・モジュール優先権が
７で最も低いのが０に決められている。各優先権番号に
は各ベース・モジュール中で１つのＤＬＰだけが指定さ
れる。したがって、ベース・モジュールは最大８つまで
のＤＬＰを含むよう組まれている。 ポール・リクエストを開始するために、ＤＬＰはそのＤ
ＬＰのアドレスに依存してまた対応してそのＤＬＰ中の
８つのＤＬＰリクエスト・ラインの１つにジャンパされ
ている“リクエスト”レベルを引上げる。ＤＬＰリクエ
ストを検知したときに上位システムがアイドルである場
合、ディストリビューション・カードは割込リクエスト
を上位システムに送る。上位システムが“割込リクエス
ト″を検知し１ｃとき、それは゛アクセス認可″をすべ
てのベース・モジュールへ送り、一連のボール・リクエ
スト奮開始する。アクセス認可は、接続されているリク
エストを有しているずべ−Ｃのディストリビューション
・カードにポール・リクエストを始めることを認める。 アクセス認可はまた、メツセージ・レベル・インターフ
ェイス（ＭＬＩ）が使用中であることをリクエストして
いないすべてのディストリビューション・カードに知ら
ゼる。 接続状態： 接続された状態で、ディストリビューション・カード（
ＤＣ）は上位システムと選択されたデータ・リンク処理
装置の間の通信紅路を提供する。 上位システムとベース・モジュールの間のすべての通信
は非同期である。これはメツセージ・レベル・インター
フェイス上の送出／内定応答がレベルでなくてむしろパ
ルスでシあることを必要とする。 上位システムの送出／両足応Ｓ＜ＡＧ−１−３ＩＯ）と
Ｄ Ｌ Ｐの送出／内定応答（Ｌ ＣＰ Ｓ丁／）はメ
ツセージ・レベル・インターフニーイス（ＭＬＩ）上の
パルスである。 １１０リブシステムのベース・モジュールは、ベース・
モジュールの背面に接続するスライドイン・カードに装
むされているγ−タ・リンク処理装置を８つまで支える
ことができる。各ベース・モジュールにおいて、装着可
能で、データ・リンク処理装置と上位主システムととも
に働くスライドイン・カードのために設備が備えられて
いる。 これらのカードはＪス下のように要約づることができる
。 ディストリごニージョン・カード（ＤＣ）：デイストリ
ビューション・カードは成る句えられたＤＬＰベース・
モジュールと上位システムの間に電気的機能的インター
フェイスを提供づる。 このカー１〜の回路は１−８のデータ・リンク処理装ｆ
！ ＜ Ｄ Ｌ ＋” ）のために上位システムどの接
続を与える。成るうえられたＤＬＰと上位システムの間
の接続を碍立するためのルーチンがｊイストリじニージ
ョン・カード上に含まれている０２７９回路によって実
ｆｊ己れる。接続は上位システムまたはデータ・リンク
処Ｉ！！装置のいずれがらでもりｔｉめることかできる
。上位システムが接続を始めるとさ、これは″ボール・
テスト″と命名され、データ・リンク処理装置か接続を
開始づるとさ、これは°“ボール・リクエスト”と命名
される。 上位システムとベース・モジュールの間のづべての通信
は非同期である。ディストリヒユージョン・カードはこ
の通信を同期させる。ディストリじ゛ニージョン・カー
ドは１つまたはそれ以上の上位シスラムから１つのベー
ス・モジュールへの転送経路を６つまで協えている。多
重配列が用いられている場合、１つのベース・モジュー
ルへの各独立の経路は独立のディストリビューション・
カードを必要とし、そしてＰＳＭまたは経路選択モジュ
ールとしＣ知られるカードが必要である。一度ゲイスト
リビュージョン・カードが上位システムと選択されたｆ
−タ・リンク処Ｊ’ｌ！装置の間を接続したならば、そ
のディストリヒユージョン・ｈ−ドは“′接続″状態を
とり、ぞしてその上位システムとその選択されたデータ
・リンク処理装置の間の通信転送に対して特定的に通過
可能となる。 経路選択モジュール（ＰＳＭ）： 経路選択モジュールはベース・モジュールに挿入された
カードでそのベース・モジュールが２つまたはそれ以−
［のディストリビューション・カードを含むとき必要と
なる。経路選択モジュールはそのベースの背面へのアク
セスを管理し、またＤＬＰリクエストを選択して経路を
定め、さらにすべてのベース・モジュールのマスク・ク
リアを取扱うとともに選択されたベース・モジュールの
選択的クリアも取扱う。 ＤＣＭＬ／ＴＴＬコンバータ（バロースの現在のロジッ
ク／トランジスタ型のロジック・コンバータ）： この随意のコンバータ・カードは、データ・リンク処理
装ｄのサブシステムの標準トランジスタ型ロジック・フ
ォーマットとと−しにバロースの現在のロジック・アー
キデクテＶを用いている主シス゛アムの上位従属ボート
（ＨＤＰ）をインターフェイスするために用いられる。 末端カード： 各Ｄ Ｌ Ｐベースは標準的に２枚の末端カードＩＩＧ
）を必要とする。これらのカードは番号１番号２と命名
され、過当にベース・モジュール背面のう１′ンをバラ
ンスさせ（ロードするために必要なｉ〜ランジスタとキ
ャパシタをＱ ／ｖ Ｆいる。 メインテナンス・カー１−二 単一の背面が成る与えられたベース・しジュールのデー
タ・リンク処理装置のすべてに共通に与えられ一〇いる
ので、これによっでＤＬＰメインテナンスの大部分が中
心化されることか可能である。 この中心化されたメインテナンス・カードはＤＬ１〕ベ
ース・モジュールの一端（ディストリビューション・カ
ードの位置と反対側）に設置されているメインテナンス
・カード上にある。メインテナンス・カードは全ベース
・モジュールのためのクロック発生回路を含み、さらに
診断手続のための回路のような他のメインテナンス回路
をも含んでいる。これらの診断手続は、データ・リンク
処理装置へのクロックの制御およびＷｔｆｊ的に期待さ
れる結果と比較りるためのデータ・リンク処１！！装置
のストレージ・エレメントをアクセスするために周辺イ
ンターフェイスをシミュレートする能力を含んでいる。 述べたように、全ベース・モジュールのクロック発生ロ
ジック回路はメインテナンス・カード上にある。成る与
えられたベース・モジュール中の各カードはこの４６号
を受取るので、その実際の信ＦＬ分布はそのドライバの
要求を二分するために２つのラインに分割された。実際
のクロックは８メガヘルツで、ＤＬＰ背面上で５０％デ
ユーティ・サイクルの正のパルスである。 データ・リンク処理装Ｆｉ（ＤＬＰ）：データ・リンク
処理′ｔＡａはそれがサービスする関連した周辺装置の
ために制御ロジックと上位システムのインターフェイス
機能を提供する。周辺装置を制御するＤＬＰロジックは
ａｔｈ依存であり、したがっていくつかのＤ Ｌ Ｐは
異なったバードウＪ−アど異なったマイクロコードまた
はそのいずれかを含んでいる。上位」−システムとの通
信はデイストリピ′二１−ジョン・カードとメツセージ
・レベル・インターフェイスを介して行なわれる。上位
ジノ、−／′ムのアクセスのためのりクエス１ヘトトア
ーク・リンク処理装置から発生づる。Ｄ Ｌ Ｐ ｌま
、それがサービスしている周辺装置へまたは−てこから
情報を転送しでいる間、その上位システムから分離され
ている。ＤＬＰは（通常１０Ｘ１３インチの）２枚また
はそれ以上のカードからなっている。各カードは、最大
で６×１６の配列に配置された９６個のＴ Ｔ ｔ−デ
ツプを含むことができる。そのカードはベース・モジュ
ールの背面中のプラグに差込まれる。１つのデータ・リ
ンク処理装置は１つの共通フロント・エンド・カード（
ＣＦＥ）ど１つまたはそれ以上の周辺住民ボード（ＰＤ
Ｂ）からなっている。そのＣＦＥと第１のＰＤｔ３はぞ
れぞれ５０ビンを含ｔｉ３つの前面コネクタによって互
いに接続されている（第３図）。１つのＣＦＥに関して
１つ以上のＰＤＢが求められる場合、その複数のＰＤＢ
は第４の５０ビンの前面コネクタによって接続される。 そのＣＦＥは、用いられている特定の周辺従属ボードに
よって書取られるマイクロコードをストアして実行づる
ために必要なロジックを含んでいる。ランダム・アクセ
ス・メモリ（ＲＡＭ）のチップとプログラム可能の続出
専用メモリ（Ｐ ＲＯＭ ）のチップは共通フロント・
］−ンド・カード上にある。成る特定の周辺装置に求め
られるユニークなロジックはＰＤＢ８０上にあり、サー
ビスされるその特定のタイプの周辺装置Ｅｉに応じて変
化することができる。一方、ＣＦＥｌｏｃはサービスさ
れるすべてのタイプの周辺従属ボードと周辺装置に共通
な機能を備えたＢ！準化されたカードである。 Ｄ Ｌ Ｐの機能は、成る特定の周辺装置をその上位主
システムへインターフェイスすることである。 上位主システムとＤＬＰ間に必要な通（Ｈτは、方法と
内容において標準化される。＆ Ｄ Ｌ ｌ）は、この
標準の規律を用いてその上位主システムと通信する。そ
のＤ Ｌ Ｐは上位システムがらその周辺装置の特異性
を覆い隠す。したがって、これにょっ−ＣＤＬＰは上位
システムと独立である。データ・リンク処理装置はその
上位システムへのインターフェイスで受取−〕だ情報に
応答してその周辺制ｗＪ機能を実行する。 上位システムとのデータ・リンク処理装置の通信は標準
ＤＬＰ“ステ一タス″・ステートの利用によって達成さ
れる。これらのステータス・ステートは（成る与えられ
た時間単位で） Ｄ Ｌ Ｐの要求をその上位システム
に示す。一度アータ・リンク処理装置と上位システム間
の接続が確立されると、すべての情報転送はそのＤＬＰ
の゛ステータス″信号によって示されるように実行され
る。したがって、全通信プロセスはそのＤＬＰに合せら
れて、” Ｄ Ｌ Ｐステータス駆動”される。その″
゛スデータスステー１へ信号゛はり゛ぺてのタイプのｆ
−タ・リンク処理装置に共通である。これは米国特許第
４，１６２．５２０号に詳しく述べられでいる。 Ｊ／Ｖζでのデータ・リンク処１！ｌ：ｌ装ｒはぞの関
連フ−るタイプの周辺装置に充分適用可能なサイズのメ
ツセージ・バッフヴを含んでいる。ＤＬＰと上位システ
ム間のデータ伝送はこのメツセージ・バッファへまたは
そこから行なわれる。これはカード読取Ｍｌｌやプリン
タま１ｃはカードバンヂのような固定された記録長さを
有する周辺装置のためにアクレス・エラーを除去ヅる。 テーブヤディスクのにうな流れモード装置は、可変良さ
のメツセージ・バッファを達成するために、２つまたは
それ以上のハラフン・を含みそれらを利用する。 １） Ｌ Ｐステ−タス流れ信号： １） Ｌ Ｐステータス流れは順序正しいメツセージの
転送か可能なように設計されている。上位システムが゛
ＤＬＰステータス駆動″されているということが述べら
れているとき、これはそのＤＬＰがそのステーシス・ス
テ−１〜信号を送ることによって上位システムにそのＤ
ＬＰの要求を示す゛ことを意味づ゛る。一度上位システ
ムが接続されたとき、これらのスｊ−シス・ステー１〜
はそのＤ Ｌ Ｐによって連１ｉＸ的に伝送される。上
位システムは、ＤＬＰの゛送出／１１定応答°′時に、
これらのステータス・ラインを調べる。すべＣのＤ Ｌ
ｌ）は、各ＤＬＰが１ｍ１４化されたルーチンを持つ
ように可能な限りｊｔ通性を与えるよう設計された方法
で、この共通信号流れを実１テする。ステ・−シス・ス
ｊ−トは上位システム専用のために発生させられ、それ
らは］！！！論上ＤＬＰに用いられることはない。それ
らはＤ Ｌ ＋）の内部動作ルーチンを１８させるため
にその上位システムによって用いられる。したがっで、
これによって上位システムはＤ Ｌ Ｐの要求をある稈
度予測することが可能となる。 ｆ−タ・リンク処理装置のためのステータス・ステ−１
〜１８号： 以前に米国特許第４，１６２．５２０号中で第６Ａ図ど
表■に関連し−（コラム７０’ｒ述べられたように、Ｄ
Ｌ Ｐのルーチンを動作させる名条件または状況１よ
１つのニューモニノクと１つの゛ステ／２ス・ステー１
・・カラン）−数パケ右するであろう。上記の持前の入
出力ら訳機（ＴＯＴ）でなくて、データ・リンク９ハ］
１）型置と」三位従属ボート（ＨＤ Ｐ ）を用いる本
シス７ムにおいて、データ・リンク処理装置？（の各ス
ラ°−シス・ステートの説明が一般化された意味で次の
表０−３Ｓにｎ略示されている。ステー１〜流れの各）
２は以前のライン制御処理装置に示されたステー１・流
れと同じルーチン・パターンであることがわかるであろ
う。各ターイブのＤ Ｌ Ｐでは、それがワードスリ“
る周辺機器のタイプに応じてわずかに！５．味が変化す
るｕｌ・し、イン・プリンタＤ ｔ−Ｐに朗づる特定の
表を以下に示１．３ （以下余白） 表０−３３ （−膜化されたパターン）ステータス・
ステータス・ 利用または意腺ニューメリ
ック ステート・ カウント クリアされてい ｓ’ｒｃ＝ｏ それがクリアされ
ているときＤＬる。 Ｐが入
る。このステータスは、ＤＬＰが存在しでいなくて、そ
れが ＰＲＯＭパリティ・エラーを有し、 またはそれがメインテナンス・カ ードによってオフラインされてい る場合にも表示される。 分ｔｕｆｆ ５ＴＣ＝１ 接続中に転
送がもう不可能であるということを示すために、または ＤＬＰが新しいＩ１０ディスクリ ブタを受入れることができないこ とを示すためにそのＤＬＰによっ て用いられる。 予約 Ｓ’ＴＣ−２拡張のために予約されて
いる。このステータスの検知はエラーとな る。 アイドル ５ＴＣ−３ＤＬＰが新しいＩ１０ディ
スクリブタを受入れることができること、 またはこの新しいディスクリブタ を受入れるＤＬＰがさらにディス クリブタ・ワードを要求している ことを示す。 読出 ５ＴＣ−４データがＤＬＰによって上
位システムに転送されていることを示す。 送出ディスクリ ５ＴＣ−５ディスクリブタ・リンクが
上位リプタ・リンク スデムに送り出
されていることを示す。 受取りアイスフ ５ＴＣ＝６ ＤＬＰがディスクリ
ブタ・リンクリプタ・リンク を受取る
ことを必要としているか、または受取っていることを示
す。 結果ディスクリ ５ＴＣ−７結果ディスクリブタが上位
システブタ ムへ送り出され
ていることを示す。 回込 ５ＴＣ−８ＤＬＰが上位システムから
のデータを必要としていることを示す。 エンコードされ ５ＴＣ−９ＤＬＰが特別なステータス
情報をたステータス データラインで
送り出していることを示す。 ボー１−使用中 ５ＴＣ−１０上位システムがポート
使用中にっき待機しているが、ＬＥＭはもう １つのＤ Ｌ Ｐからのリクエストを 有している。 Ｉ１０ディスク ５ＴＣ＝１１ ＤＬＰがＩ／（）’
ｊ”イスクリブタしリプタしＰＷ
ＰＷを必要としていることを示す。 ブレーク ５ＴＣ−１２データメツセージの１１
つりを示し、■ＬＰはＬＰＶｖ’を求めている。 フルーク能動化 ５ＴＣ＝１３ もう１つのメツセー
ジを上位システムに伝送するためのＤＬＰによ る要求を示す。上位システムはこ の要求を受入れるかまたは拒絶す ることができる。 キャラクタ転送 ５ＴＣ＝１４ 上位システムから受
取られた最後のデータ・ワードの内容を解くた めに成るＤＬＩ−）ｓによって用いら れる。 結果デーｆスクリ ５ＴＣ＝１５ 結果ディスクリブ
タの最後のワーブタＬＰＷ ドが
上位システムに送られており、適当なＬＰＷがそれに統
（ことを 示す。 情報転送： Ｉ） Ｌ ＰのＩ１０サブシステムと上位システムとの
間のすべての情報転送は非同期であり、制御スト（」−
ブによって達成される。一方、ディストリごューション
・カードとＤＬＰの間の転送は同期している。種々のタ
イプの情報転送を以下に簡単に述べる。 システム伝送： 情報がＩ１０サブシステムへ送られる用意ができでいる
とき、上位システムはそのＤＬＰのＩ１０サブシステム
へパルス（Ｓ Ｉ Ｏ）を発する。サブシステムがデー
タを受取ったとき、次にそれは上位システムへパルス（
ＬＣＰＳＴ）を発する。 この時点で、次の転送がＳＩＯ信号で開始する。 非同期信号の再同期化がディストリごューション・カー
ド＜ＤＣ）中で起こる。上位システムのストローブを受
入れて、そのディストリビューション・カードは５ＴＩ
ＯＬレベルをＤＬＰに同期させる。５ＴＩＯＬはＬＣＰ
ＳＴＬがＤＬＰからの“正しい”′であるとき同期的に
リセットされる。 上位システムへの回答はＬＣＰＳＴＬがＤＰＬからの正
しい″である場合すぐに起こる。この場合、５ＴＩＯＬ
は１つのクロック周期の間だけ“正しい″であり、上位
システムのストローブは即座に応答される。このシステ
ムからのデータは上位システムのストローブの立下がり
エツジでディストリビューション・カード中にラッチさ
れる。 システム受取り： 上位システムがＤＬＰのＩ１０サブシスデムからデータ
のもう１つのワードを受入れることかぐきるとき、それ
はそのサブシステムへパルス（Ｓ１０）を発する。次に
、そのサブシステムが新しいワードを送出することがで
きるとき、それはその上位システムへパルス（ＬＣＰＳ
ＴＬ）を発する。上位システムのストローブを受取って
、そのディストリビューション・カードは新しいサイク
ルを始めることが可能であることを示づ゛ために５ＴＩ
ＯＬ“レベル”を同期的にセットする。その新しいサイ
クルが完成されて、ＬＣＰＳＴＬが“正しい″であり５
ＴＩＯＬが同期的にリセッされているときその上位シス
テムはストローブされる。ＬＣＰＳＴＬはそのＳＩＯが
受取られる前に正しい”であり得る。この場合、５ＴＩ
ＯＬは１つのクロック周期の間だけ“正しい″であり、
その上位システムのストローブ・パルスには即座に新し
いデータとともにサブシステムのストローブ・パルスが
続く。上位システムへのデータは、その上位システムへ
のサブシステムのストローブ・パルス上の立上がりエツ
ジでディストリビューション・カード中にラッチされる
。 ライン変更： メツセージ転送の間に、しばしば情報の方向を変える必
要がある。上位システムとＤＬＰはこの両方向のライン
の反転において協力する。ＤＬＰはＩ１０送出（Ｉ ０
３ＮＯ／）と呼ばれる背面ラインによりベース・モジュ
ール中でデータの向きを制御する。Ｉ１０送出は、低い
とき、データラインを上位システムに流れ込ませる。Ｄ
ＬＰは情報の方向における変化を求めるステータス変換
によってパライン変更”を起こす。ここで２つの状況が
起こる。 １． 上位システム伝送から上位システム受取りへ二
上位システムが肯定応答を受取ったときにステータス変
化を検知した場合（情報を受取ることを要求する情報伝
送において）、その上位システムはその゛ステータス変
化″に肯定応答するためにもう１つのストローブを送出
する。上位システムの“肯定応答″を検知するＤ Ｌ
ＰはそのＩ１０送出を高めて、上位システムへの伝送を
開始する。 ２、 上位システムの受取りから上位システムの伝送へ
： 上位システムが、ラインの反転を要求するステータ
ス変化に関連して情報転送に肯定応答する場合、ＤＬＰ
はそのＩ１０送出を不活性化してもう１つのＤＬＰスト
ローブを上位システムへ送出する。上位システムが（ベ
ース・ラインが反転されたというｌ゛肖両足答”を受取
ったとき、その上位システムはＤＬＰへ伝送を始める。 ＤＬＰベース・アドレス： ＤＬＰのベース背面はそのベースの長さにわたつで走っ
ている共通ラインからなっているので、ＤＬＰを形成す
るプリン１〜された回路のカードは、スライドイン・カ
ードのほとんどいずれの組合せの配直においても働くこ
とがＣきる。１つのＤＬＰのために選ばれたべ一）・ア
ドレスはそのＤ［］）カード上で゛ジＶンバ°される〈
第３図）。そのベース・アドレスはそのベース中でその
ＤＬＰを特定化するためにだけ働く。そのＤＬＰのグロ
ーバル陽光権はそのベース・アドレスによって影響され
ない。この優先権はディストリビューション・カード（
ＤＣ）上で選択される。 リニアな２つの背面ラインのｔａ能、すなわらＤＬ ｌ
）リクエストとＤＬＰアドレスが存在する。それらには
それぞれ８本のライン（０−７）が割当てられる。リク
エストとアドレスのジャンパは対応しなければならない
。 ＤＬＰの１０（＊別）： ＴＥＳＴ／ＩＤ ＯＰコードを受取って、そのＤＬＰ
は２ワードの結果ディスクリブタ（Ｒ／Ｄ＞を返す。そ
の第２のワードはＤＬＰのＩＤ情報を含んでいる。その
ＩＤワードのディジットＡとＢはＤＬＰのタイプを特定
する予め決められたビット・パターンである。そのＩＤ
ワードのディジットＣとＤはフィールド装着されたジャ
ンパによって特定されたピッ１−・パターンであり、そ
のＤ［Ｐを個々に識別するために用いられる。ＤＬＰの
ためのＩＤワードは次のようにフォーマットされている
。 Ｉ１０ディスクリブタ： Ｉ１０ディスクリブタは奇数パリティを含む１７の並列
ビットで伝送される。ＤＬＰのＯｌ’ Ｌｌ −ドは次
の４つのタイプに限定される。 １、読出 ２６書込 ３、テスト ４、工］− データを転送しない動作は゛テスト°′と考えられる。 そして、テストは上位システムが結果ディスクリブタだ
けを受取る仁とになる動作として定義される。エコーは
上位システムからのデータのバラフン７・ロードをＤＬ
Ｐに受入れさせで、次にそれを上位システムに送り返す
メインテナンス動作である。これによって、そのＤＬＰ
バッファに関する限りＩ１０データ経路の素早い信任チ
ェックが可能どなる。また、種々の翻訳ロジックが工」
−動作によってチェックされ得る。 基本的動作に関係する情報をさらに必要とするＤＬＰは
、バリアントの形でその情報を得る。第１のＩ ／ Ｏ
ｆイスクリブタの転送は４つのＯＰコードのビットを含
んでＪ３す、１２までのバリアント・コードのビットを
含んでいる。それ以上のバリアントは１６の並列ビット
のインクリメントで転送され、いかなるサイズにも制限
されていない。 結果ディスクリブタ： 結果ディスクリブタは、奇数パリティを含む１７の並列
ビットに沿って上位システムへ伝送される。ＤＬ、Ｉ）
結果ディスクリブタの最初のワードの最初の４ビツト（
１デイジツト）はすべてのＤＬ１〕に共通である。これ
らの最初の４つのビットは次のＪ：うで（ちる。 ビット な 銭 八８ 周辺装置準備未了。 Ａ４ Ｉ１０ディスクリブタ・エラー。 Ａ２ ＭＬＩ＠直パリティ・エラー。 ＡＩ ＭＬＩ水平パリティ・エラー。 ” Ｄ Ｌ Ｐ結果ディスクリブタ”のＢとＣｄｊよび
Ｄのディジットはデータ・リンク処理装置のタイプに応
じて変化するであろう。 ｍ４Ａ図は共通フロントエンド１０ｃ （それはしばし
ば゛共通Ｉ１０”装置と名付けられている）のブロック
図を示す。メインテナンス・カード２０゜いから来るメ
インテナンス制御母ｖｊＡ３０は、アト１ノス・マルチ
プレクサ１２への１つの出力と周辺従属ボード（ＰＤＢ
）８０への母線３７−ヒのもう１つの出力を有り−るレ
シーバ１５への入力を提供する。 ディストリビューション・カードのデータ母線３２はレ
シーバ１６への入力を提供し、一方、ライン３１は周辺
従属ボード８０からレシーバ１６へのもう１つの入力（
ＲＣＶ／）を提供する。レシーバ１６の１つの出力はア
ドレス・マルチプレクサ１２へ供給され、一方、もう１
つの出力はＰＤ １３８０へのデータ母線として母線３
６を形成する１゜ Ｉノシーバ１７はメインテナンス・カードのデータ＋１
３４からの１つの入力と、周辺従属ボードＰＩ）Ｂ２Ｏ
からのもう１つの制御であるＳＩＭＲＣＶ／（シミュレ
ート受取り）の入力線３３を有し−Ｃいる。レシーバ１
７はアドレス・マルチプレクリ゛１２への出力とデータ
母線３８への出ツノを提供す′る。 １）Ｄ Ｂ ８０からの母Ｉ！３５はアドレス・マルチ
プレフナ１２へのもう１つの人力を提供し、一方、ＰＤ
Ｂ８０からのう１゛ン３６上の低次のアドレス・ピッ１
−（ＡＯ）はｌ）ＲＯＭ１３への人力を提供する。Ｐ
ＲＯＭ １３はＰ Ｆ＜ ＯＭレジスタ１４への母線を
提供し、そのレジスタは２つの人力を有するＡＮＤゲー
１へ２４からの入力を有する。その２つの入力の１つは
ＰＲＯＭＣＬＫ／ラインを構成し、もう１つの入力はパ
リティ・エラーが検知されたかどうかを知らせるパリテ
ィ・チェック回路１８からの信号である。 １） ＲＯＭレジスタ゛１４はメインテナンス・ディス
プレイ信号のための母線４０上の出力を有し、ベース・
モジュールの共通背面に接続している。 ＰＲＯＭＲＯＭレジスタ１４１つの出力はリフニス１−
・ステータス・ラッチ回路１９に接続しており、その回
路１９はその出力をドライバ２０に供給し、そのドライ
バは上位システムへの割込み信号であるｌ０３Ｆ（１１
０送出フリツプフＵツブ）ステータスとＲＥＱ （リク
エスト）およびＥＭＲＥＱ（緊急リクエスト）などに命
名された信号を提供する。この母線もまた共通背面に接
続している。 １つＲＯＭレジスタ１４の出力は母線４３の制御ライン
と１−’ Ｄ Ｂ利用母ｍ ４４ ｉ１３よびマルチブ
レクリ可能化母線４５を含ん、でおり、これらのタベて
は周辺従属ボードＰＤＢ８０に接続している。 ランダム・アクセス・メモリまたはＲＡ Ｍバッファ・
ス１〜レージ２２は周辺従属ボード８０からの４組の入
力を有していることがわかるであろう。 これらの入力は、チップ選択ライン５０．俳込可能化ラ
イン５′１．母綿５２中のＲＡＭデータおにび１（Ａ１
〜１アドレス母線５３である。ＲＡ Ｍ ２２の出力母
線はｌ’＜ Ａ Ｍデータ出力母線と名付けられており
、それは周辺従属ボード８０に接続している。 共通フロントエンド・カード（ＣＦＥ）：共通フロント
エンド（ＣＦＥ）’ｌｏｃのブロック図を示す第４Ａ図
を参照し−Ｃ１その共通フロントエンドの中央動作素子
はＰＲＯＭ制御装置とス１−レージ装＠１３である。、
ＦＲＯＭストレージ１３は１３個の独立したＦＲＯＭチ
ップからなり、それらは１０２４０５２ビツトワードの
全ストレージ容量を有することができる。これは奇数パ
リティを含む。 第４Ａ図に見られるように、共通フＵＪント・エンドは
また、データ母線３２上のディス１〜リビユージヨン・
カードおよび制御母線３０上のメインテナンス・カード
とのデータ・リンク処理装置（ＤＬＰ）のインターフェ
イスのためにレシーバ１５．１６および１７を含んでい
る。これらの母線のための゛能動化”（、Ｈ号は周辺従
属ボード（ＰＣＢ）８０によって駆動される。 データ・リンク処理装置のＲＡＭストレージ・バッファ
２２は奇数パリティを含む１０２４の１７ビツト・ワー
ドの容量を有している。［くΔＭスＩ〜レージ駅髄２２
は周辺従属ボード８０によって完全に制御される（第５
Ａ図）。次の表ＩＡは共通フロント・エンドで用いられ
る種々の信丹や用語の注解の一覧表である。表ＩＢはト
レイン・プリンタ・データ・リンク処理装置の周辺従属
ボードＰＤＢ８０で用いられる用語の注解である。 衣−一工Ｊし ＡＯ： ＰＲＯＭアドレス・ビット００Ａｌ： Ｐ
ＲＯＭＲＯＭアドレス１〜１゜Ａ２： ｌ）ＲＯＭア
ドレス・ビット２゜Ａ３： ＰＲＯＭアドレス・ピッ
１−３゜Ａ４： ＰＲＯＭアドレス・ビット４゜Ａ５
： ＰＲＯＭアドレス・ビット５゜Ａ６： ＰＲＯ
Ｍアドレス・ビット６゜Ａ７： ＰＲＯｌｖｌアドレ
ス・ビット７゜Ａ８： ＰＲＯＭアドレス・ビット８
゜Ａ９： ＰＲＯＭアドレス・ビット９゜ＡＤＬＯＣ
／： 高いとき、ＤＬＰがアドレスされたＭＣである
か、または１）ＬＰアドレスが有効でない。 ＡＩＪＲＶＬＤｌｏ： 低いとき、Ｌ ＯＣｎｎ／
Ｏが（ｉ効。 八Ｆ： 高いとき、ストローブＩ１０が受取られｌこ
。 ＡＦ／： 低いとき、ストローブＩ１０がＰ Ｄ Ｂ
に送られる。 ＢＡＳＬＣＬｌｏ： 低いとき、ベースｈ＜ローカル
である。 ＢＲ６： ＰＲＯｔＶｉアドレス選択のためのＰＤＢ
からのブランチ・ライン。 ＤＲＯＰ： 高いとき、１６通りのＰＲＯＭアドレス
・ブランチが選択される。 ＢＲ３Ｔ ： 高いとき、ＰＲＯＭアドレスのための
スタック・レジスタを用いる。 ＢＬＪＦＦＥＮＤ／： 活性が低い。Ｐ Ｄ Ｂ ／
）’ら。 バースト・モードを停止するのに用０られる。 ＣＬＫ８二 ８メガヘルツのクロック。 ＣＬＫ８／： ８メガヘルツのりＯツクでな（１゜Ｃ
ＬＫＥＮ： ａ活性、クロック調整レベルわＣＬＫＥ
Ｎ／： 低活性、ＰＣＢとＣＦＥ上のクロックを能動
化するために用いら４″Ｌる。 ＣＬＫＳＴ ： 高いとき、ＦＲＯＭクロックが不能
化される。 ＣＬＯＣＫ、＋ ０ ： ＭＣからの８メガへλレツ
の背面クロック。 ＣＬＯＣＫ／： ＣＦＥＩｌｌｒｎロジック・クロック
。 ＣＬＲ／： 活性が低（１゜ロジック・りｌノア用語
。 ＣＩ−ＲＤ： 活性が高’ｖ’ 、、ｌ］シフｙ り
ｉ’ｌ ＩＩＩ 用Ｈ０ＣＬ ＲＬ Ａ Ｔ ： 活
性が高＋１’ ｏ Ｓ ＣＬ Ｒυ制御に用いられるロ
ジック用ムＢ０ ＣＯＮＥＣＩ／： 活性が低°）、ＤＣノめＤＬＰに
接続されている。 Ｃ５／： ）＆（ｌが低い。ＲＡＭチップ３１Ｈ尺レ
ベル。 Ｄ Ａ Ｔ Ａ 、４．８ ／ Ｏ−Ｄ Ａ Ｔ Ａ
［〕Ｒ／ ０ ： Ｄ ０７Ｆらの１７ヒツ１〜のデ
ータ母線。 ＤＢＬＪＳＡ８−ＰＡＲ１’Ｉ−Ｙ１０ ： １７ビ
ツトのｆ−夕母線。 Ｄ１３ＵＳｎ ： ＰＲＯＭアドレスＭＰＸＳへの人
力として用いられる９ビツト母線。 ＤＩＯ３ＮＤ１０： 活性ｈ（低し１゜〜＋ｃ’＼の
ｌ１０ＳＥＮＤレベル。 Ｄ Ｌ Ｃ； Ｐ Ｓ Ｔ ／ Ｏ： 活性１＞”＝
低（Ｓ０ＭＧへのＤＬＰスＩ〜ローブ。 ＤＰＬＹＯＩｌｏ−ＤＰＬＹｌｏｌｏ： ＭＣへの１
０本のディスプレイ・ライン。 ＤＳＥＬＩ／−ＤＳＥＬ４／： ディスプレイ・ライ
ンへのデータ選択のためのマルチプレフナ・アドレス・
ライン。 ＤＳＥＬ８／： 活性が低い。ディスプレイ・ライン
への入力のためのマルチプレクサ・チップ選択ライン。 ＤＳＩＭＡ８１０−ＰＡＲ３ＩＭ１０： Ｍｅからの
１７ビツトのデータ母線。 ＤＳＩＭｎ ： ＤＳＩＭラインの９ピッ１−０ＤＢ
ＵＳｎになる ために用いられる。 ＤＳＴＡＴＩｌｏ−ＤＳＴＡＴ８１０： ＭＣへの４
つのＤＬＰステータス・ライン。 ＥＭＲＥＱ： 活性が高い。ＤＬＰ緊急リクすスｌ〜
。 ＥＭＲＲＥＱｌｏ： 活性が低い。ＤＣへのＤＬＰ緊
急リクエスト。 ＧＰＲＩＦ／： ＰＤＢへ（７）周辺母線制ａｌｌ
用Ｋｎ。 ＧＰＲＩ Ｆ／、 ０ ： 活性が低い。ＭＣから。 ＰＤＢ周辺ケーブルを分離する。 ＧＲＰＯ／： 活性が低い。Ｍ Ｃへの１６ラインの
ディスプレーｒを制御する。 Ｉ Ｎ Ｒ／＼ＭＡＢ −ＩＮＲＡＭＰＲ：
１ ７ のＲＡＭ入力データ・ライン。 １０３Ｆ： ＰＤＢへのｌ−１０５ＥＮＤノリツブフ
ロツプ。 ｌ０３ＮＤ／、０： ＤＣへのＩｌｏ ５ＥＮＤ０
ＬＣＬＣＬＲ１０： 活性が低い。ＭＣからのクリア
φレベル。 Ｌ ＣＰ Ａ Ｄ ： 活性が高い。ＤＬＰがＤＣま
たはＭＣによってアドレスされる。 ＬＣＰＡＤ／： 活性が低い。ＤＬＰがＤＣまたはＭ
Ｏによってアドレスされる。 ＬＣＰＡＤＦ： 活性が低い。ＤＬＰがＤＣまたはＭ
Ｏによってアドレスされる。 ＬＣＰＣＯＮｌｏ： 活性が低い。ＤＬＰがＤＣに接
続される。 ＬＣＰＲＱｎ １０ ： 活性が低い。ＤＣへのＤＬ
１〕リクエスト・レベル。 ＬＣＰＳＴＬ： 活性が高い。ＤＬＰストローブ・レ
ベル。 ＬＣＰＳＴＬｌｏ ： 活性が低い。ＤＣへのＤＬＰ
ス１−ローブ・レベル。 ＬＣ３ＩＵＩ１０−ＬＣ８ＴＬＩ８１０： ＤＣへの
４つのＤＬＰステータス・ライン。 Ｌ ＯＣＡ Ｌ ／ ”、 活性が高い。ＤＬＰがア
ドレスされたＭ Ｃでなく、またはアドレスが有効でな
い。 ＬＯＣＡＬ／、１ ： 活性が低い。１．） Ｌ Ｐ
がアドレスされたＭＣである。 ＬＯＣｎｎ／、０ ： ＭＣからのローカル・アドレ
ス・ライン。 ＭＬＣＰΔＤ１０ ： 活性が低い。ＤＬＰはＭＯに
よつ−Ｃアドレスされる。 Ｍ Ｓ Ｔ ＣＬ Ｒ／ ０ ： 活性が低い。ＩＶ
Ｉ Ｃからのベース・パワーアップ・クリア。 ＭＳＴ １０Ｌ１０ ： 活性が低い。ＭＯからのメ
インテナンス・スト ローブＩ１０゜ ＭＴＥＲＭ／、０ ： 活性が低い。ＭＯからのメイ
ンテナンス終了。 ０ＦＦＬＮ ： 活性が高い。ＭＣがＣＦＥをローカ
ル化した。 ０ＦＦＬＮ／： 活性が低い。ＤＬＰがローカルであ
る。 ０１’−ＦＬＮＥｌｏ： 活性が低い。ＭＣからのオ
ノライン制御レベル。 ０ＰＤＥＣＩ： １６通りブランチングのときの１〕
ＯＢからのＰ ＲＯＭアドレスのＡＯビット。 ０１ＪＤＥＣＸ： ’１６通りブランチングのときの
１’ ０１３からのＰＩ（０ＭアドレスのビットＡｌ−
Ａ３゜ Ｐ Ａ ＲＳ Ｉ Ｍ ／ Ｏ： Ｍ Ｃからのデー
タ・シミュレート・パリティ・ライン。 ＰＥｌ１ｇ性が高い。ＦＲＯＭの出力バリティが偶数ぐ
ある（エラー）。 Ｐ Ｅ ＲＦ ： 活性が高い。ＰＲＯＭパリティ・
エラーが存在する。 Ｐ ［ＲＦ ／’ ： 活性が狂い。Ｐ Ｆ＜ ＯＩ
ｖｌバリディ・エラー （クロックを不能化する）。 Ｐ ＲＯＭ ＣＬ Ｋ ／二 Ｆ ＲＯＭクロック。 ＲＡＭ： ＲＡＭＡＤＯ−ＲＡＭＡＤ９によってアド
レスされたＲＡＭの１７ピント。 ＲＡ Ｍ Ａ ８ ＲＡ Ｍ Ｐ Ｒ： ＲＡ Ｍ
出力情報の１７ビツト。 ＲＣＶ／： 活性が低い。ＤＣからのデータ母線を能
動化する。 ＲＥＱ： 活性が高い。ＤＣアゾンジョンのためのＤ
Ｌ Ｐリフニス１〜。 Ｓ ＣＬ １＜ ： 活性が高い。同期化されたクリ
ア。 ＰＲＯＭアドレス−〇をセットする。 ５ＥＬ２／−３ＥＬ６／： 活性が低い。ＭＰＸの能
動化のためにＰＣＢへ。 ＳＥ：ＬＣｌ−Ｒ１０： 活性が低い。Ｄ Ｃカ５０
） ／ｙクリアライン。 ＳＥＭＲＥＱ／： 活性が低い。緊急リクエストがベ
ース中に存在しでいる。 Ｓ ＩＭＲＣＶ／ ： ｇ性が低い。ＭＣ（７）ＤＳ
ＩＭラインを能動化する。Ｐ Ｄ Ｂから。 ＳＰ／、、、、Ｏ： 活性が低い。ＭＯからの単一パ
ルス・モード。 Ｓ丁＋−３Ｔ８： ＣＦＥ内のＤＬＰのステータス・
ライン。 ５ＴＡＲＴ／、０： 活性が低い。ＭＣから。単一パ
ルス・モード中のクロックを許４゛。 Ｓ丁ＣＫＡ８−３ＴＣＫ八〇＝ スタック・ブランチン
グ中に用いられるＰ ＲＯＩｖｌアドレス・ライン。 Ｓ Ｔ ＣＬ ！（Ｅ Ｎ ： 高くなるとき活性。 スタック・レジスタ＋１までカウントする。 Ｓ’ｒｌＯＬ／、０： 活性が低い。ＤＣからのス］
・ローブＩ１０゜ ５ｒＯＰＢ： 活性が高い。パース１〜・モードを停
止ツるために用いられる。 Ｓ Ｔ ＯＰ Ｂ ／ ： 活性が低い。ＰＤＢへの
パース］−・−Ｅ−ドを停止させる。 Ｓ １−ＯＰＦ ： ２通ＩＪＰＲＯＭブランチング
・ピッｌ−。 ＳＷ１／： 活性が低い。Ｆ ＲＯＭメインテｔンス
読出を行なうために用いられる。 ５ＷＩ−１，１／、０： 活性が低い。ＭＯからのＳ
Ｗ１／。 ＴＥＩでＭＦ：２通りＰ ＲＯＩＶＩブランチング・ビ
ット。 Ｔ Ｅ ＲＭ Ｆ ／ ： 活性が低い。パース１〜
・モードを終了させるために用いられる。 Ｔ Ｅ １１．１／、 、 Ｏ： 活性が低い。ＤＣ
からの終了レベル。 ｒ Ｅ Ｓ Ｔ ５とＴＥＳＴ６： ＰＤＢからの２
通りＰ ＲＯｌｖｌブランブング・ヒツト。 −Ｉ−ＥＳ’Ｔ−８−ＴＥＳＩ−１４： ＰＤＢから
の２通りＰ ＲＯＮブランチング・ピッｌ−。 Ｗ Ｅ ／ ： 活性が低い。ＲＡ Ｍ ｔ４込能動
化しｌ＼ル。 刹 Ｂ ＲＡ Ｎ ＣＨ１−甘 ＢＲＡＮＣト１
５： ＰＲＯＭブランチング制御ライン。 ＩＣ０ＮＳＴＯ−＃Ｃ０Ｎ５Ｔ７ ： 多目的ＰＲ○
Ｍ出力。ＰＤＢ従属。 ＃Ｑ３−＃Ｌ４： ＰＤＢ従属ＰＲＯＭ出力（ＰＤＢ
用語の注釈を見よ）。 ｔＩ’ＬＣＰＳＴＬ／： 活性が低い。ＤＬＰストロ
ーブ・レベル。Ｐ ＲＯＭ ｉｆ］ ｔｉｌｌ装闘から
ＤＣへ。 ＃ＬＤＩＮＴ／： 活性が低い。ＰＲＯＭのＭＬ１ｍ
線制御レベル＜ ｌＴｌ−ド・インターフニーｆス）＃
ＬＤＳ’Ｔ’に／： 活性が低い。現在のＰＲＯＭア
ドレスのスタック・レジスタ・ロードを許づ。 このレベルは７１１υＣのマシイク【」コー１〜・サブ
ルーテンの間高く維持される。 １１ Ｎ Ｅ Ｘ Ｔ Ｏ−＃ Ｎ Ｅ Ｘ ’Ｔ’
８ ： Ｐ ＲＯＭ ７’ トＬ／ス・ピット。 ＋１１」Ａ１１Ｉ’丁Ｙ： ＰＲＯＭパリチー（−ピ
ッ１−（奇￥Ｌ）。 ＋５Ｖ：？Ｉｊ源からのＶＣＣ。 去−−１１Ｌ ＰＤＢの請朶 ＃ Ｂ ）くＡ Ｎ Ｃ１＋ −１−↓ＦＢＲＡＮ
ＣＨ３： ＡＵ を発生さゼるためにどの信号が
選択されるかを決めるマイクロコードからのブランチ・
ライン。 ＩＣ０ＮＳ’ｒ７−’ｌ’Ｆｃ０Ｎｓ−１’０ ； ’
Ｆ’ＤＢ上の制介レジスタＩ＼の制御ステータス・ラ
インで７１′クロＪ−ドの出力。アキュムレータのため
のリデラル入力をも含んでいる。 ＃Ｊ４： 侵゛−／クロコードからの書込能動化信号。 ＣトＥカーＦへＷＥ％（ａ込能動化）を発生させるため
の８メガヘルツのクロックでゲートされる。 ＡＣ；Ｃ１： マイクロコードからの１４−ユムレー
タのアドレス・ピッ１〜１゜ ＡＤＯ２： ７１′りロコードからのノ７キュムレー
タのアドレス・ビット２゜ ＡＤＯ４： マイクロコードからのアキュムレータの
アドレス・ビット４゜ ＡＤＯ８： マイクロコードからのアキュムレータの
アドレス・ビット８゜ ＡＤＯ−ＡＤ７ ： アキュムレータのデータ。アキ
ュムレータの８ビット出力。 ＡＯ： ＰＲＯＭのアドレノ・ビットＯ０テストｉｙ
れる信号のステートに依存して２通りブランチングを行
なうマイクロコードによって取り扱われる。 ＢＯＴＣＦ／： ＤＢＬＪＳの最後のキャラクタがＨ
ＥＸのＣＦ（区切りキャラクタ・コード）に等しい。低
い活性。 ＢＲ６： プランｙ−Ｃのｔ６ｑでマイクロコードの
出力＃１４゜どの信号がＡＯ（ＣＦＥのマイク［」コー
ド・アドレスのＬＳＢ）を発生させるかを選択する他の
＃ Ｂ ＲＡ Ｎ ＣＩ−１信号とともに用いられる。 ＣＤＰＡＲＧＥＮ： ＤＢＩＪＳディジットＣとＤか
奇数パリティを有しているｅ高い活性。 ＣＦＥ： 共通フロント・エンド。 ＣＩＤＬ、／： プリンタからのチェイン識別レベル
。トレイン・モジュールのノツチを入れられたギＡ７の
歯から発生させられる負のパルスの６ビツトＩＤコード
。 （８１）ＬＦＩＡＧ： ＣＩＤＬ／の同期した結果。 ０．１１） ８−υＩＤ１： 識別ジャンパ。 ＣＬ Ｅ Ａ Ｒ／ ： ＣＦ Ｅカー・ドからのク
リア伯母。 ＣＬ Ｋ Ｅ Ｎ ／ ： Ｃ，Ｆ Ｅカードからの
クロック能動化。高いどぎＰ Ｄ Ｂクロックを不能化
する。 ＣＩ Ｋ Ｌ、 ＰＷＲＧ ： り臼ツクの水平パリ
ティ・ワード（ＬＰＷ）で、マイクロコード出ツノ。通
常は高い。Ｌ Ｆ’ Ｗ発生器はこの信号の正のエツジ
でクロックされる。 ＣＬＯＣＫ、、０ ： 背面からの８メガヘルツのク
ロック。 Ｃ０ＬｒＪＯＮＥ： コラムが実行された。実行され
たコラムＲＡＭの出力。」ラムがサービスされたとき高
いレベル。前面上でＴＥＳ丁１４になり、２通すブラン
ブーングのためにＣＦＥカードｆ＼送られる。 Ｃ０ＮＥＣＴ／： 低いとき、この信号は上位システ
ムとの接続状態を示ダ。 Ｃ０ＮＴＩ（ＡＤｌ−ＣＯＮＴＲＡＤ６ ： 制御レ
ジスタベの制御アドレス入力。マイクロコードから。 Ｏ３／： チンブ選択。低いとき、ＣＦＥカード上の
ＲＡ Ｍバッフ１を能動化する。この信号は１） Ｄ
Ｂ上でアースされている。 Ｃ３Ｌ／： プリンタからのチェイン同期レベル。 負のパルスで、トレイン・モジュールの各回転に関して
１回起こる。それはトレイン・モジュールと同期を保つ
ためにＴ Ｐ −Ｄ Ｌ Ｐによって用いられる。それ
はトレイン上の最初のチェイン同１１１１パルスから進
展させられる。次の６つのｆエイン同期パルスはＣＩＤ
Ｌライシラインへされる。 Ｃ３ＬＦ： チェイン同期レベル・フリップフロップ
。 Ｃ３ＬＦＬＡＧ： Ｃ３Ｌ／、の同期した結果。 ＤΔｒＡＡ８１０−ＰＡＲＩ丁Ｙ１０： 背面共通デー
タ母線。トリステート・インバータを介してＤＢＵＳか
ら。ＸＭＩＴによって能動化される。 ＤＢＵＳ： １７ビツトのデータ母′ＪＱ。 ＤＢＩＪＳＡ８−ＤＢＵＳＰＲ： １７ピツトのデー
タ母線。 ＤＢｔＪＳＡ８ ： データ母線Ａで、アイジットは
８ピツト。ＤＢＵＳのＭＳＢで、ＤＢＬＪＳＡ８−ＤＢ
ＵＳＰＲを見よ。これも、ディスクリブタ中の紙峙進情
報のテストのためにＴ Ｅ Ｓ Ｔ １１としてＣＦＥ
カードへ送られる。 ＤＢＬＪＳＩＣ４： データ母線Ｃで、ディジッ１〜
は４ピッｌ−、、ＤＢＵＳの１つのビットで、Ｄ８ｔＪ
Ｓ Ａ ８− Ｄ Ｂ Ｕ Ｓ ｌ） Ｒを見よ。これ
も、ディスクリブタ中の１ｌ１００ＬＩ）ビットのｊス
トのためにＴＥＳ丁１３としてＣＦ Ｅカードへ送られ
る。 ＤＢＬＩＳＣ８： データ母線Ｃで、アイジットは８
ピッ１−０ＤＢｔＪＳの１つのビットで、ＤＢＵＳＡ８
−ＤＢＵＳＰＲを見よ。これも、１イスクリブタ中の区
切りマスクのテスＩ〜のためのＴＥＳｒ１２としてＣＦ
Ｅカードへ送られる。 ＤＣ： ン゛イストリビュージョン・カード。 ［）ＣＩＬ／： プリンタへのデータ制卸１のレベル。ＤＣ２Ｌ／と関連
して用いられる。プリンタの動作（アイドル／スキャン
プリントまたは紙の前進）を制御する２ビツト・コード
の部分である。 ＤＣＩ ＬＣＴＲ： データ制御１のレベル制御レジスタ出力。ＤＣｌＬを発
生し、Ｄ’１−ｎＬ選択のために用いられる。 ＤＣ２Ｌ／： プリンタへのデータ制御２のレベル。ＤＣＩＬ／を参照
せよ。 ＤＣ２ＬＣＴＲ： データ制御２のレベル制御レジスタ出力。ＤＣ２Ｌを発
生さ’！’ ｓ Ｄ １− ｎ Ｌ選択のために用いら
れる。 ＤＣｎＬ： データ制御レベル。 ＤＣｎＬ／： データ制御レベル。 ＤＥＬＦＯＵＮＤ：区切り記号が検知された。２通りブ
ランチングのために用いられる°ｒＥｓＴ８としてＣＦ
Ｅカードパ＼送られる。そのスラー−一ト）よ、ＰＲＯ
Ｍ５ｋデコードするＤ Ｂ Ｕ Ｓの出ノＪに依存する
。それは、区切りキャ〉ククか１）ＢＵＳＸｎライン上
に存在するときだｔＪ＾い１、Ｄ Ｉ ＲＡＭＣ０Ｌ
： 実行されたＲ Ａ Ｍ 、コラム中のデータ。実
行され１ｃコラムＲＡＭへのデータ入力。高い活性。 ＤＩＲＡＭＩＮＶ： ＲＡＭ中のデータが無効、。 無効ＲＡＭへのデータ入力。高い活性。 ＤＰＬＹＩ １１０−ＤＰＬＹＩ ３１０ ：ディスプ
レイ・ライン１１．１２．１３．背面からメインテナン
ス・カードへ送られて、周辺従属ボード上の内部回路を
テストするために用いられる。 ＤＳＥＬ４／−ＤＳＥＬ１／：メインテナンス・カード
からのディスプレイ選択ライン。８対１マルチプレクサ
・チップへの入力を選択づる。 ＤＳＥＬ８／： メインテナンス・カードからのディスプレイ選択８／。 ８対１マルヂブレクザ・ブーツＩをディスプレイ回路ネ
ットへ能動化する。 ＤＳＥＬ１１／： ディスプレイ選択ライン。 ＯＳ Ｉ Ｍ ： データ・シミュレート・ライン。 メインテナンス・データ母線。 ＤＳＩ〜ＩＡ８１０−ＰＡＲ３ＩＭ１０： 背面デー
タ・シミュレート母線。メインテナンス目的のためだけ
に用いられる以外はＤ Ａ Ｔ Ａ ｘｎ／ ０ライン
と同じである。 ＤＴＩＬ／：プリンタへのデータ転送１のレベル。 ４ビツトのフォーマット・コードの最も重要でないビッ
ト。また、イコール比較ビットをプリンタ中のコラム・
ストレージ・ラッチへ転送するためのスキャンプリント
動作中に用いられる。 ＤｒｌＬＣＴＲＬ： データ転送１のレベル制御レジ
スタの出力。１つのプリント・サイクル中のＤＴＩＬの
ためのブーツ。 ＤＩ２１／： プリンタへのデータ転送２のレベル。 ＤＴ８Ｌ／を参照せよ。 Ｄ’１４Ｌ／： プリンタへのデータ転送４のレベル
。０丁８Ｌ／を参照せＪ：。 Ｄ１８Ｌ／： プリンタへのデータ転送８のレベル。 Ｄ１’２Ｌ／を通るＤ １−８ Ｌ ／は、プリンタへ
紙のスペーシングのタイプ（フォーマット制御）を転送
づる４ピッ１−・コードを形成するために０丁１Ｌと関
連して用いられる。これは、［）ＣＩＬ／が高いときど
ＤＣ２Ｌ／が低いときにのみ起こる。 Ｄｌ−ｎＬ： データ転送レベル。 ＤＴｎＬ／： データ転送レベル。低い活性。 ＥＤＰＬ／： プリンタからのページ・レベルの終わ
り。フォーマツ１へ・テープ・チャンネル１２バンチが
感知されるとぎ、シングルまたはダブル・スペースの紙
の進みの間に低くなる。それは、次の紙の進行のサイク
ルのどき、＾いレベルにリセッ１−される。 ＥＮＤＡＴＭｒ〕Ｘ： データ・マルチプレクサの能
動化。マイクロコードの出力。トリスデート、バッファ
を介してＤＢＵＳへ乗るデータ・マルヂブレク°す゛の
出力を能動化する。 １三ＮＤＬＦＬＡＧ： ＥＮＤＰＬ／の同期した結ム
Ｒ。 ［ＥＮＤＴＸ１／＋ ＤＴＸｌの１ｊＨ，ＪＪ化。低
イ、！： Ｚ！、トリステート・インバー、夕を介し一
〇プリンタのＤ Ｔ Ｉ Ｌ 、／ラインへのＤＴＩＬ
ＣＴＲＬを能動化する。 ［三ｉ〜Ｆ ＯＲ／ ： 低いとき、プリンタへのフ
ォーマット情報の能動化。 Ｅ Ｎ Ｍ Ｄ Ｔ Ｘ １ 、／ ： メインテナ
ンスＤＴ×１の能動化。低いとき、トリステート・イン
バータを介してＰＲＩＦＯ７１０へ送られるＤＴＩＬＣ
Ｔ Ｒｌ−を能動化する。 Ｅ Ｎ Ｍ Ｆ ＯＲ／ ： メインテナンス・フォ
ーマットのｆｆｆｉ ＩＩＩＩｉｌ−１１）ＲＩ Ｆ
Ｏ４１０−ＰＲＩ ＦＯ７／′０（メインテナンス周
辺ライン）へのフォーマット・情報を能動化する。 Ｅ Ｎ Ｍ Ｐ Ｘ ／” ： Ｄ Ｂ Ｕ Ｓ ヘ
ノ”ｉ’ ルｆ −７Ｌ’ り”ｊ出力の能動化。 ＦＯＲＥＲＲＯＲ＋ フォーマット・エラー。２通り
ブランチングのために用いられるＴＥＳＴｌｏとしてＣ
ＦＥカードへ送られる。そのステートは、Ｐ ＲＯＩＶ
Ｉ ＳをデコードするＤＢＵＳの出力に依存する（ｇい
一エラー）。 ＦＲＥＥＣＬＫ／： ＣＬＯＣＫ／、。當に動作して
いる。 ＧＰＲＩ Ｆ／ ： コード・メインテナンス１）Ｒ
ＩＦ（ｒ、ｔ１辺の）ラインのゲート。低いとき、トレ
イン・プリンタ・インターフェイス・り−−ゾルの代わ
りに背面ＰＲＩＦラインが選択される。 ｉＮＦ＜ハＭＡＤ７− ＩＮＲＡＭＡＤＯ： ΔＤレ
ジスタ出力（レジスタのΔどＤのデイツプ１−）。 実行されたコラムのＲＡ Ｍへ８ピット人力を供給し、
データ・マルチブ１ノクサヘ１６ビツ１−・レジスタ出
力を供給づ゛るｉこめにＲＡ Ｍ Ａ Ｄ ７−ＲＡ
ＩＶＩΔ１）０（ＢＣレジスタ）とともに用いられる。 Ｉ Ｎ ＲΔＭＡ８−ＩＮＲＡＭＰＲ： ｃＦｔそカ
ード上のＲＡ Ｍバッファへ送られるバリアＣを加えた
１６ビツトのデータ。ＤＢ、ＵＳＡ８−ＤＢＵＳＰＲと
同じ。 ＩＮＴＥＲＦＬＧ： 内部フラグ。マイクロコードの
りスティングにおいて５ＴＯＰと呼ばれる。 上位システムからのバッファ・データを受取るのを停止
するときを決定とするためにマイクロコードによって用
いられる。 ＩＮＶＡＬＩＤ： 有効でないＲＡＭのデータ出力。 高い活性。 １０３Ｆ／： Ｉｌｏ ５ＥＮＤフリツプフロツプ
。低いとき、ＴＰ−ＤＬＰはＭＬＩを駆動している。高
いとき、ＤＬＰはＭＬＩ情報を受取ることができる。 ｌ Ａ Ｔ Ｐ ＲＤ Ａ Ｔ ： 比較レジスタ中
へのプリント・データのラッチ。比較レジスタへのロー
ド入力。低い活性。 ＬＡＴＯ−ＬＡＴ７： 比較レジスタのラッチされた
出力。 ＤＬＰ ： データ・リンク処理装置ＤＬ−２゜ＬＤ
ＲＥＧＣＡＤ ： レジスタ・コラム・アドレスのロ
ード。ロードＡＤレジスタをコラム・アドレスでロード
。一般目的レジスタのＡとＤのディジットへのロード信
号。低いどき活性。コラム・アドレスはこのレジスタの
１つの利用にすぎない。 ＬＤＲＥＧＡＤ： ロード・レジスタＲＡＭアドレス
のロード。ＢＣレジスタへのＲＡＭアドレスのロード。 一般目的レジスタの１とＣのディジットのロード。マイ
クロコードからで、低い活性。ＲＡＭアドレスはこのレ
ジスタの１つの利用にすぎない。 ＬＯＡＤＣＯＮＴ ： 制御レジスタのロードで、マ
イクロコードの出力。低いとき、制御レジスタをロード
する。 ＬＯＣＡＬ／： 低いとき、この信号はメインテナン
ス・カードがＴＰ−ＤＬＰへのアクセスを有しているこ
とを示す。 ＬＯＧＤ Ｉ Ｓ／： ローカル・ディスプレイ。メ
インテナンス・カードへのＤＳＩＭＸｎ（データ・シミ
ュレート）ラインを活性化させる。 ＬＰＷＡ８−ＬＰＷＤＩ ： 水平パリティ・ワード
発生器の出力。 ＬＰＷＣＤ： ＤＢＵＳのディジットＣとＤ中の水平
パリティ・ワードがＯＫ、−高い活性。 ＬＰＷＥＲＲＯＲ： 水平パリティ・ワード・エラー
。２通りブランチングのために用いられる１’ Ｅ Ｓ
Ｔ ６としてＣＦＥカードへ送られる。そのステート
は、ＰＲＯＭ５をデコードするＤＢＵＳの出力に依存す
る（高い一エラー）ＭＡＸＣＯＵＮＴ ： 最大カウ
ント。ＢＣレジスタがＨＥＸのＦＦと等しいとき高い。 ＭＣ： メインテナンス・カード。 ＭＣＩＤＬ／： メインテナンス・カードの発生させ
られたＣＩＤＬ／。 ＭＣ８Ｌ／： メインテナンス・カードの発生させら
れたＣ３Ｌ／。 ＭＥＤＰＬ／： メインテナンス・カードの発生させ
られたＥＤＰＬ／。 ＭＩＣＲＯＣＯＤＥ： ＣＦＥカード上のＩＫＸ５２
ビットのＰＲＯＭ５中に含まれるプログラム情報に与え
られた名前。 ＭＬＩ： メツセージ・レベル・インターフェイス。 ＭＯ３Ｔ／： プリンタへのモータ始動コマンド。 低いパルスがプリンタ中のトレイン・モジュール・モー
タ回路にモータを能動化させる。 ＭＯ３ＴＣＴＲ： モータ始動制御レジスタの出力。 ＭＰＡＭＬ／： メインテナンス・カードの発生させ
られたＰＡＭＬ／。 ＭＰＣ３Ｌ／： メインテナンス・カードの発生させ
られたＰＣ３Ｌ／。 ＭＰＦＣＬ／： メインテナンス・カードの発生させ
られたＰＦＣＬ／。 ＭＰＲ３Ｌ／： メインテナンス・カードのＲ１させ
られたＰＲ３Ｌ／。 ＭＰＲＩＬ／： メインテナンス・カードの発生させ
られたＰＲＩＬ／。 ＭＰＲＩＬ／： メインテナンス・カードの発生させ
られたＰＲ２Ｌ／。 ＭＰｘΔＢ−ＭＰｘＤｌ： データ・マルチプレクサの
出力。 ＭＰＸＤＡＴＡＡ ： データ・マルチプレクサのＡ
選択。ＭＰＸＤＡＴＡＢを参照せよ。 ＭＰＸＤＡＴＡＢ ： データ・マルチプレクサのＢ
選択。データ・マルチプレクサさの４つの入力の１つを
選択するためにＭＰＸＤＡＴＡＡに関連して用いられる
。マイクロコードの出力。 ＭＰＸＰＡＲ： データ・マルチプレクサのパリティ
・ビット出力。 ＭＰＸＳＥＬＡＤ： マルチプレクサ選択アダー。 低いときはＩＣ０ＮＳＴラインから、高いときはアダー
から７キユムレータへの入力を選択する。 ０ＦＦＬＩＮＥ／： メインテナンス・カードからの
オフライン信号。また、Ｔ Ｐ −Ｄ Ｌ Ｐがメイン
テナンス・カード選択された袋にトレイン・イメージ・
バッファが再ロードされたことを確めるためにＰＤＢ上
の信号ＴＩＢＬＯＡＤ／を発生させる。 ０ＰＤＥＣ８ＥＬ ： 動作デコード選択。高いとき
、デコードするＰＲｏＭＳがＯＰコードをデ」−ドし、
低いどき、デコードするＰＲＯ〜１ｓがＬＰＷ、垂直パ
リティ、区切りキャラクタおよびフォーマット・エラー
をデコードするために用いられる。 ０ＰＤＥＣＩ： ＰＤＢ上の動作テ：］−トＰ ＲＯ
ＭからのＯＰデコード・ライン１゜０ＰＤＥ’Ｃ３ＥＬ
が高いとき、１６通りのブランブーを実行するためにＣ
ＦＥカードによって用いられる。 ０ＰＤＥＣ８ＥＬが低いとき、この信号はフォーマット
・エラーを検知するために用いられる。 この間、ディジット・ビット４，２および１が０に等し
い場合、０ＰＤＥＣ１は高い。 ＯＰＤ［：Ｃ２： ＰＤＢ上の動作７デコードＰ Ｒ
ＯＭからのＯＰデ」−ド・ライン２゜ＯＰ Ｄ ＥＣ３
ＥＬが高いとき、１６通りのブランチを実行りるために
ＣＦＥカードによって用いられる。 ０ＰＤＥＣ８ＥＬが低いとき、この信号は区切り記号を
検知するために用いられる。この間、この信号は、ＤＢ
ＵＳのＡとＢのディジットが区切りキャラクタ（１−Ｉ
Ｅ Ｘ ＣＦ ＞を含んでいる場合のみ低い。また
、この信号は２通りブラン１ングのために用いられるｉ
Ｅ Ｓ Ｔ ９としてＣＦＥカードへ送られる。 ０ＰＤＥＣ４： ＰＤＢキの動作デコードＦＲＯＭか
らのＯｌ）デコード・ライン４゜０ＰＤＥＣ３ＥＬが高
いとき、１６通りのブランチを実行づるためにＣＦＥカ
ードによって用いられる。 ０ＰＤＥＣ３ＥＬが低いとき、この信号はＬＰＷのチェ
ックのために用いられる。この間、この信号は、ＤＢＵ
ＳのＡとＢのディジットが良いＬＰＷ（ＡとＢのディジ
ットが０に等しい）を示しでいるどぎのみ高い。 ０１）ＤＥＣ８： ＰＤＢ上の動作デ」−ドＦＲＯＭ
からのＯＰデコード・ライン８゜０ＰＤＥＣ３ＥＬが高
いどき、１６通りのブランチを実行するためにＣＦＥカ
ードによって用いられる。 ＯＦ） ［Ｊ Ｅ： Ｃ； Ｓ Ｅ Ｌが低いとき、こ
の信号は垂直パリティのチェックのために用いられる。 この間、この信号は、ＤＢＵＳのＡとＢのディジットが
奇数の垂直パリティを有するときのみ高い。 ＰＡＭＬ／： プリンタからの紙移動レベル。紙が進
ｌυでいる間、高い。 ＰＡＭＬＦＬＡＧ： ＰＡＭＬ／の同期した結果。 ＰＡＲＥＲＲＯＲ： パリティ・エラー。２通りブラ
ンチングのために用いられるＴＥＳＴＳとしてＣＦＥカ
ードへ送られる。そのステートはＰＲＯＭ５とＤＢＵＳ
ＰＲをデコードするＤＢＵＳの出力に依存する（高い一
エラー）。 ＰＡＲＧＥＮ ： パリティ発生。ＤＢＵＳ上のデー
タのための発生させられたパリティ・ビット。 高い活性（奇数パリティ）。 ＰＣ３Ｌ／： プリンタからのプリンタ・コラム・ス
キャン・レベル。トレイン・モジュールの回転を複製す
るためと、トレイン・モジュールの近付いてくるプリン
ト位置のために許されるスキャン時間を識別するためと
に用いられる負のパルス。 ＰＣ８ＬＦＬＡＧ： プリンタ・コラム・スキャン・
レベル・フラグ。ＰＣ８Ｌの立上がりエツジをテストす
るためにフィクロコードによって用いられる。 Ｐ ＣＳ Ｌ ’ｒ ： Ｐ ＣＳ Ｌ ／の同期し
た結果。 ＰＣＩ−Ｐ／： ７リンタへのプリンタ・コラム・タ
イミング・パルス。矩形波クロック。 １） ＣＴ １つＦＬＡＧ： プリンタ・コラム・タ
イミング・パルス・フラグ。各ＰＣＴＰパルスの立Ｆが
りエツジで起こる正のパルス。 ＰＣ丁Ｐ１−ＰＣＴＰ８ニ プリンタ・コラム・タイミ
ング・パルス・ジャンパ。 ＰＬ）Ｂ ： 周辺従属ボード。 ＰＥ）＜Ｆ／： パリティ・エラー・ノリツブノロツ
ブ。ＣＦＥカードから。プリンタへの信号を殺す。 １） Ｆ Ｇ Ｌ ／ ： プリンタからのプリンタ
最終コラム・レベル。スキャン動作中にプリンタ・ロジ
ックが最後のコラムに到達したとき低くなる。 ｒ Ｉ” −ＯＬ Ｐによって用いられない。 ＰＦＣＬＦＬＡＧ： ＰＦＣＬ／の同期した結果。 ＰＲＩ Ｆｎｎｌｏ ： シミュレートされた周辺イ
ンターフェイス・ライン。 Ｐ ＲＳ Ｌ ／ ： プリンタからのプリンタ速度
レベル、、ＴＰ−ＤＬＰによって用いられない。 ＰＲ３ＬＦＬＡＧ： プリンタ速度レベル。ＰＲ３Ｌ
／を見よ。 ＰＲＩＬ／： プリンタからのプリンタ準備完了１の
レベル。プリンタが用意でき°ているとぎ（オンライン
）高い。プリンタがコマンドを受取る用意のできている
ことを示す。 ＰＲｌＬＦＬＡＧ： ＰＲＩＬ／の同期した結果。 ＰＲ２Ｌ／ ： プリンタからのプリンタ準備完了２
のレベル。トレイン・モジュール・し−夕回路が能動化
されたとき（モータが動いているとぎ）低い。 ＰＲ２ＬＦＬＡＧ： ＰＲ２Ｌ／の同期した結果。 ＲＡＭＡＤ８： ＲＡＭバッファ・アドレス・ビット
８゜制御レジスタによって発生させられる。 ＲＡＭＡＤ９−ＲＡＭＡＤＯ： ＢＧレジスタからの
ＲＡＭバッファ・アドレス・ライン。ＲＡＭＡＤ７−Ｒ
ＡＭＡ、ＤＯはまた、Ｉ Ｎ Ｆ＜ Ａ Ｍ ＡＣ３−
Ｉ ＮＲＡＭＡＤＯラインとともに、レジスタのＢどＣ
のディング１〜をデータ・マルチプレクサへ供給するた
めに用いられる。ＲＡ Ｍ Ａ０９はアースされて、用
いられない。ＲＡＭＡ１）８は制御レジスタによって発
生させられる。 ＲＡ Ｍ Ａ ８−ＲＡ Ｍ Ｄ に ＣＦＥカードか
らの１６ピン１〜のＲＡＭバッファ出力。 ＲＡＭＰＡＲ： Ｆ？ＡＭパリティ、ＣＦＥカード上
のＲＡ Ｍバッファからのパリティ・ビット。 ＲＣＶ、／： 受取り／。低いとき、この信号は、ｆ
イストリピユージョン・カード（ＤＣ）からデータを受
取るためにＤ Ａ Ｔ Ａ ｘｎレシーバをターン・オ
ンする。ＰＤＢ上のライン変更ロジックによって発生さ
けられる。 ＲＥＧＩＳＴＥＲＦＩＬＥＳ： レジスタ・ファイル
・チップで、Ｒ４４０ｓ 、１２個の８ビツト・アキュ
ムレータとして用いられる６つの１−ツブ。 ＲＥＳＴＬＰＷ： ＬＰＷのリセット。マイクロコード出力。ＬＰＷ発生器
にすべて１を与える。 Ｒ８ＥＴＰＣ８Ｌ： ＰＣ８Ｌフラグのりけット。 Ｒ８ＥＴＴＩＢ／： ＴＩＢロード・フリップフロッ
プのリセット。 ５ＥＬＴＩ−ＩＢＨ： 上半分／下半分の選択。マイ
クロコード出力。低いとき、ＲＡＭバッファ出力テイジ
ットＡとＢを選択し、高いときディジットＣとＤを選択
する（ＲＡ〜１出力マルチプレクサ・チップのために）
。 ５ＥＬＯ−８ＥＬ７： 比較マルチプレクサからの選
択された８ビツトのデータ。 ５ＥＬ２／−８ＥＬ４／： ２，３および４の選択。 ＣＦＥカード上のＢＲＡＮＣＨ６と＃ＢＲＡＮＣ）ｌラ
インから発生させられる。ＡＯ発生のためにどの８対１
のマルチプレクサ・チップが用いられるかを選択するた
めに用いられる。 ５ＥＬ５／： ５／の選択。低いとき、ＦＲＯＭのア
ドレスビットＯがＲＡＭアドレス・ラインから引出され
ることを示す。 ５ＥＬｎ： ラインの選択。 ５ＥＴＣ３ＬＦ： チェイン同期レベル・７０ツブの
セット。同期フリップ７０ツブへの入力を与える。低い
活性。 ＳＩＭＲＣＶ／： 受取り／のシミュレート。ＰＤＢ
上のライン変更ロジックによって発生させられる。１）
ＡＴＡｘｎラインをシミュレートするためにメインテナ
ンス・テストの間、用いられる。 ＳＰ△ＲＥ： 予備のジャンパ。用いられない。 ＳＷ１／： １／をスイッチする。メインテナンス・カ
ードから。 ５ＹＮＣＦＬＡＧ ： 同期フラグ。チェイン同期フ
リップフロップの出力。 ＴＥＲＭＦ／： ＣＦＥカードからの終了信号。 信号ＩＮＴＥＲＦＬＧ（マイクロコード・リスディング
中の５ＴＯＰ）を発生させるためにＰＤＢ上で用いられ
る。 ＴＨＲＡＭＣＬＤ ： ＲＡＭの実行されたコラム選択の上半分。高いとき、Ｐ
ＩＢの上半分を示す。 ＴＩＢ＝ＰＩＢ： トレイン・イメージ・バッファが
プリン１〜・イメージ・バッフ？に等しい。 比較レジスタ中のデータが比較マルチプレクサによって
選択されＩＣデータに等しい。高い活性。 ＴＩＢＬＯＡＤ／： ｌ−レイン・イメージ・バッフ
ァ・ロード。低いとき、１〜レイン・イメージ・バッフ
ァがロードされることを必要としていることを示す。 ＴＰ−１）ＬＰ： ｉ−レイン・プリンタ・データ・
リンク処理装置ＤＬ−２゜ ＴＲＡＩＮ ＩＤニ トレイン識別。プリンタに装着
され１こ１〜レインの６ビツト識別番）３ぐある。 ＷＥＣＯＬＤＮ ： 実行されたコラムの書込能動化
。コラムが実行されたＲＡＭへの書込能動化信号。低い
活性。 ＷＥＲＡＭＢＵＦ： ＲＡｆｖｌバッファの書込能動
化。ＣＦＥカード上のＲＡＭバッファへの１込能動化信
丹。マイクロコード出力＃Ｊ４と８ＣＬＫＩによって発
生させられる。低い活性。 ＷＥＲＡＭＩＮＶ： 無効ＲＡＭの書込能動化。無効ＲＡＭへの書込能動化入
力。低い活性。 ＷＥＲＥＧＦＩＬ： マイクロコードからのレジスタ
・ファイル書込能動化信号で、アドレスされた４×４の
レジスタ・、ファイル・チップ（アキュムレータ）へ書
込能動化信号を供給する。 ＸＭＩ−ｒ／： 伝送／。低いとき、ＤＡＴ’Ａｘｎ
ドライバが能動化される。 １１ｌ１００ＬＰ’： 分あたり゛１１００ラインの
プリンタ・ジャンパ。フィールド装着されている。低い
活性。 ’１２０ＣＯＬＩＰ： １２０コラム・ジャンパ。 低い活性。フィールド装着されたジャンパ。 １３２ＣＯＬＩＰ： １３２コラム・ジャンパ。 低い活性。フィールド装着されたジャンパ。 ディストリビューション・カード・インター７エイス： 前に第２図で示されたように、データ・リンク処理装置
はベース・モジュール装置中に収納されている。２枚の
カードからなる各データ・リンク処理装置は、データ・
リンク処理装置のプリントされた回路ボードが接続され
る共通背面を右づ゛るベース・モジュール容器に”滑り
込む。 ２００（ｊｅ ２０ ＋ｄのようなディストリごューシ
ョン・カードと共通フロント・エンド１０ｃ間のすべて
の通信は第３図の２００５のようなデータ・リンク処理
装置のベース・モジュール背面を介して行なわれる。そ
の背面はベース・モジュール中に装着されるすべてのカ
ードに共通である。 表■は共通フロント・エンドへのディストリビューショ
ン・カード・インターフェイス上で起こるすべての背面
信号のリストを示す。第４Ａ図の母６３２の１７ビツト
の広いデータ部分番よ、共通フロント・エンド（ＣＦＥ
）上のディストリビューション・カード（ＤＣ）から受
取られる。この同じ１７ビツト母線は、データ・リンク
処理装置がデータをディストリビューション・カードへ
送り返しているとき、（ＰＣＢ↓のドライバにより（゛
）反対方向に駆動されている。この母線の方向を制御す
る能動化レベルはト、周辺従属ボード上で発生させられ
る。しかし、出力専用形の周辺装置とともに働くトレイ
ン・プリンタ・データ・リンク処理装置くトレイン・プ
リンタ）はデータを送り返さないで、もっばらプリント
するためにデータを受取る。 （以下余白） メインテナンス・カード・インターフェイス：共通フロ
ント・エンドと（２００のような）メインテナンス・カ
ード間のすべての通信は、データ・リンク処理装置のベ
ース・モジュール背面で起こる。表■は、共通フロント
・エンドとメインテナンス・カード間で起こるすべての
背面信号のリストを示す。 （以下余白） ω寸へ８二 ＣＯ寸ヘー ω 寸０１−ω寸 ＣＮ ＋−１（１：ｌ −＄ ｔＮ ＋−ｎ ８０００
口０χ 八 へ ＾ ＾ 八 １ト １ １１１１１ ム Δ ヘ ム ＼ ム １．７＼ 「ぞＸＩＬＸ 堅、 ′ぺ 堅、１
１１１１１ ｉｆ、 ｉ３ ｉｌ、 １ト ト １トメインテナ
ンス装置： 第２図に成るいくつかのメインテナンス装置が示されて
いる。これらはコンソール５０ｃ （それはｃ ｒ＜−
ｒやミニディスクやその他を含んでもよい）に他のラフ
１〜ウエア・パッケージやＤＬＰに含まれているハード
ウェアを加えたものからなっている。プログラム的制御
の下に、コンソール５０ｃは、与えられた動作に関して
その内部ステートを決定するように、またメインテナン
ス・カード２０ｏを用いて、知られている正しいステー
トと比較するように、ＤＬＰを操作するために用いるこ
とができる。そして、失格ＤＬＰの診断を行なうことが
できる。 そのコンソールは、■１０サブシステムへのメインテナ
ンス・インターフェイスであるばかりでなく、上位シス
テムと上位システム・オペレータ間のインターフェイス
でもある。トレイン・プリンタとデータ・リンク処理装
置のメインテナンスは、オフライン・モードのときコン
ソールで発生し、動作」）ライン・モードにおけるとき
、上位システムから発生する。データ・ベースは、デー
タ・リンク処理装置（Ｄ Ｌ Ｐ ）の診断を行なうた
めに、軟らかいディスケットまたは磁気テープで（Ｉｔ
給することができる。モジュールのタイプとテストの
選択がフィールド・シエンジニアまたは上位システムの
オペレータによって上位システムの所で行なわれ得る。 診断デスティング・モード： 診断テスティングには２つのモード＜ａ ＞オフライン
と＜ｂ）オンラインがある。どちらのモードでも、テス
トを受けている装置はソースとして上位システムが利用
することができず、診断を行なう前にオフラインにされ
なければならない。診断プログラムはサブシステム・モ
ジュールの診断にＪ３いてコンソールとメインテナンス
・カード間のインターフェイスを用いる。これらのプロ
グラムは、軟らかいディスケット上にストアされたまた
は上位システムに常駐しているメインテナンス・データ
・ベースによって、アドレスされた装置上のカード・テ
ストを実行することができる。 オフライン・モード： このモードは次のことを意味す
る。 １、 上位システムのソースが入手不可能である。 ２、 テスト・データ・ベースがコンソール・ディスケ
ット・レジデントである。 ３、 オペレータは制御情報を供給しなければならない
。 オンライン・モード： このモードは次のことを意味す
る。 １、 上位システムのソースが利用可能である。 ２、 デス］〜・データ・ベースが上位サブシステム・
レジデントである。 ３、 上位レジデント・プログラムが診断を行なう。 信任テスト・プログラムを行なうことが可能で、それは
Ｉ１０サブシステム装置またはテストを受けている装置
の信任レベルを確めるために、メツセージ・レベル・イ
ンターフェイス（ＭＬＩ）を利用する。これらのテスト
は、欠陥の原因が■１０サブシステム・モジュールにあ
るのかまたは周辺装置にあるのかを決定するためにメイ
ンテナンスが活動できるように、欠陥装置を隔離するた
めに用いられ得る。 周辺従属ボード・インターフェイス： 第３図に見られるように、周辺従属ボード（ＰＣＢ）と
共通フロント・エンド・カードは前面コネクタ８０ａ
、８０ｂ 、８０ｃ 、 ８．０．Ｉｔ３よび８０．。 ８０ｂ＋ 、 ８０ｃ ＋を備えている。共通フロント
・エンドと周辺従属ボードとの間のインターフェイスは
３つの５０ビン前面コネクタ８０ ａ 、８ ｏｇおよ
び８０．かうなっている。表■は、そのコネクタのリス
トで、トレイン・プリンタ・データ・リンク処理装置に
特定的に関係のある信号のロジック名とともにそのビン
番号を示している。 （以下余白） り １−ルイ〈・ノリノ フタ ピノニ弓 ４ ６ ｊ ４＋ １．−１−＆、）７；Ａｒ＋％ −１ｊ−Ｅ
４ｊＩｌｊｊ・ｉｉ三＋ ンｆｉ二イリ、、ｆ：’ｔｊ
ｊ４ｐｉ１ｊｌ・、；ＲＡ！４て１４１υ曳瞥１１１２ １１１１１Ａ！’、Ｂ１１ＩｌｊＨ八１１ム８ＩＮＲ妃
、−４１１＋１（八、ｙ！、４ＷＥ／
Ｃ１ぐｐ ＲＪ社４八Ｄ９Ｃ５／ ＧＰＲＩＦ／ Ｉ’′ｉ、ＲＦ／１０ＳＦ
ＤＳＥＬ８／ＤＳＥＬ４／
ＤＳ）：Ｌ２／一点 １１’−−） ｖ−４−一
イリ−と７１−リーリλ象Ｑ・、フタ ヒ／ζづ
：躯６−号 ２ ３５ ＤＳｌｌ、！／２
４２ ＴＥ！２
４３７Ｆ！ ２ ４４ Ｔ）：５ＴＩＯ２
４６’ｒｉｃＮｔ’ｓ り ２４７Ｔら５ＴＳ ３ ５４ ＧすＤ３
５５ 酊〕 ３’Ｓ６ ｉｌ、１ ３ ５７ 妬３ ） ’ ５９ ＋、１３３
６Ｇ ＠、Ｔ１３
６１ ＩＩ］■ ３
６５ ＳＴＯ！□１／１
６８ 讐Ｃ０１ｌＳＴ２３ ６
９ １ｃＯＮｓＴ。 ３ ７１ ｊＨＲＡ＋ｉｃ寥
（３１７２（Ｒ詰１ｔ（ＬＬ１ ３ ７３ Ｓｉ：Ｌ２／＋）
−Ｃｌ−１ｊ、５坪す−′−６で冨−（＋ｒ： １．４
本Ｓ゛・、Ｘｌ、智じ ５ＩＨ１／ １、αシＬ／ ｃ＋、Ｐｌ ０ＦＦＬ−／ ＲＵＦｒＥＮ夏＋７ １４ ＃Ｊ２ 。 ＋ｓＡｚ＋＋＋ｃＨ２ ξｒ、ｔ、３／ 次の表■は周辺装置（トレイン・プリンタ）をＰＣＢカ
ード８０上の周辺コネクタへ接続リーる信号ラインのリ
ストである。 ｓｖ ： ｉ−レイン・プリンタと周辺従属ボード（Ｐ
ＤＢ８０）間の信号ライン ＰＤＢ上 ２０本 の周辺 同軸 コネクタ ケーブル 信号名 ＄７５ ＄７６ ＄７７ ＄ＣＰＣＴＰ／ ＄７８ ３Ｄ ＰＣＩＬ／＄７９
＄Ｅ ＤＣ２Ｌ／＄８０ ＄Ｆ
ＤＴＩＬ／＄８１ ＄Ｇ Ｄ
Ｔ２Ｌ／＄８２ ＄ＨＤＴ４Ｌ／ ＄８３ ＄Ｉ ＤＴ８Ｌ／ＰＤＢ
上 ２０本 の周辺 同軸 コネクタ ケーブル 信号名 ＄８４ ＄、Ｊ ＭＯ３Ｔ／＄８５
＄Ｋ ＰＲＩＬ／＄８（３＄１
０ＳＬ／ ＄８７ ＄Ｍ ＰＣ３Ｌ／＄８８
＄Ｎ ＰＦＣＬ／＄８９ ＄Ｐ
ＰＡＭＬ／＄９０ ＄Ｑ
ＥＤＰＬ／＄９１ ＄ＲＰＲ３Ｌ／ ＄９２ ＄８ ＄ ９３ ＄ １− ＄９４ ＄ｊＪ ＄９５ ＄Ｖ ｃＩＤＬ／＄９６
＄Ｗ ＰＲ２Ｌ／＄９７ ＄９８ ＄９９ １） ＲＯＭきり迎ス１−ア： 第４Ａ図に示されたＰ ＲＯＭ ！ＩＪ ｔｉｌストア
１３は、ＣＦＥカード１０ｃ上に配置された１３のＰＲ
ＯＭチップからなっている。これらのチップは、５２ビ
ツトのマイクロコード命令語を形成するように、結合さ
れている。１３のＰＲＯＭチップのアドレス・ラインは
互いに母線化されているので、個々のアドレス・ライン
のすべてがすべての）ｌ −チップに共通である。各Ｐ
ＲＯＭチップ上のチップ３π択は常に能動化されている
（アースされている）。 １３デツプのＰＲＯＭマトリックスのデータ出力は５２
ビツト・ワードを形成する。このワードは、共通入力ア
ドレス・ラインＡＯ−Ａ９上に存在するアドレスから読
出される（第４Ａ図、第５Ａ図〉。ここで、ＦＲＯＭＳ
は本来的にはクロックされていない装置で、したがって
それらの出力をゲート２４を介して供給される８メガヘ
ルツのクロックで同期させる装置が必要となる。これは
レジスタ・チップ１４を利用することによって行なわれ
る。このレジスタ・チップはそれぞれ８つのフリップフ
ロップを含んでいる。そして、７つのチップが５２ビツ
ト・マイクロコード・ワードを同期させてラッチするた
めに用いられる。このラッチされたマイクロコード命令
語は全データ・リンク処理装置の動作を制御するために
用いられる。それぞれすべての８メガヘルツのクロック
・パルスが次に続くワードをレジスタ・チップ１４ヘラ
ツヂする。 異なったタイプのデータ・リンク処理装置はそれら特有
のマイクロコードを要求する。そこで、すべての共通フ
ロン］−・エンド・カードはその１３のＰ ＲＯＭデツ
プ以外は同一のハードウェアを含むであろう。ＦＲＯＭ
ワードは物理的に５２ヒツトを含むが、４９ビツトだ番
ノがマイクロコード・プログラムに利用される。残りの
３つのビットはチェックされないものである。表■ａと
表■ｂはピット位置と名前でその４９ビツトのマイクロ
コード・ワードを示している。すべてのＦＲＯＭ出力信
号名には゛パウンド信号（打撃信号）”（＃）が先行づ
−るので、それらは容易にＡ ！される。マイクロコー
ド・ワードのビット３２は奇数バリディ・ビットである
。ＣＦＥカード１．Ｌ奇数パリディを連続的にチェック
づるにうに住１うれ−（Ｊｊす、いヂれかの４９ピツ１
〜Ｐ ＲＯＭマイクロコード・ワードにバリディ・エラ
ー（偶数バリチーｒ ＞が起りつだ場合、それはマイク
ロコード・ブ１」グラムを停止させる。 表■ａ ： Ｐ ＲＯＭ出力信号 ビット 名前 １１８４事Ｎ Ｅ Ｘ −ｒ ９ ４７ ＃ Ｎ Ｅ Ｘ丁７ ４（３１ＮＥＸＴ６ ４５ １ＮＥＸＴ５ ４４ ＃ＮＥＸＴ４ ４３ ＃ＮＥＸＴ３ ４２ ＃ＮＥＸＴ２ ４１ ＃ＮＥＸＴ１ ４０ ＃ＮＥＸＴＯ ３９＃ＮＥＸＴ８ ３８ ＃ Ｂ ＲＡ Ｎ Ｃｌ−１１３７＃ Ｂ
ＲＡ Ｎ ＣＨ２ ３６＃ＢＲＡＮＣＨ３ ３５＃、ＢＲＡＮＣＨ４ ３４＃ ｔ３ＲＡ Ｎ ＣＨ５ ３３＃ＬＣＰＳＴＬ／ ３２ ＃ＰＡＲＩＴＹ ３１ ＃Ｃ０Ｎ５Ｔ７ ３０ ＃Ｃ０Ｎ５Ｔ６ ２９ ＃Ｃ０Ｎ５Ｔ５ ２８ ＃Ｃ０Ｎ５Ｔ４ ２７ ＃Ｃ０Ｎ５Ｔ３ ２６ ＃Ｃ０Ｎ５Ｔ２ ２５ ＃Ｃ０Ｎ５Ｔ１ ２４ ＃Ｃ０Ｎ５ＴＯ ２３＃ＬＤＩＮＴ／ ２２ ＃ＬＤＳＴＫ／ ２１ ＃Ｇ３ ２０ ＃Ｇ４ １９ ＃Ｈ１ １８＃ ト１２ １７ ＃Ｈ３ １６＃ Ｉ−＋ ４ １５ ＃１１ ’ｉ ４ ＃ ｉ ２ １３ ＃ｌ３ １２ ＃Ｉ４ １１ ＃Ｊ１ １０ ＃Ｊ２ ０９ ＃Ｊ３ ０８ ＃Ｊ４ ０’７ ＃Ｋ１ ０６ ＃に２ ０５ ＃に３ ０４− ＃に４ ０３ ＃Ｌ’＋ ０２ ＃Ｌ２ ０１ ＃Ｌ、３ ００ ＃Ｌ４ ＬＬ！Ｌ： ’Ｉ−Ｐ −Ｄ Ｌ Ｐ ｔｙ） ＣＦ
ＥとＰ Ｄ ＢＯＰ ＲＯＭ間の名前の相！ｉ参照ｒ）
ＲＯＭ ワーｌミ ＣＦＥ名 ビン１〜 ＰＤＢ名 ＃Ｇ３ ２１ １−ＯＡＤＣＯＮＴ＃Ｇ４
２０ ＥＮｔ）Ａ−ｒＭＰＸ＃ Ｈ−＋ １
９ Ｌ Ｄ ＲＥ Ｇ Ｆ＜ Ａ Ｄ＃ Ｉ−１２
’１８ Ｃ（−） Ｎ Ｉ−ＲＡ ［Ｊ １七Ｎ
３ １７ ＣＯＮ Ｔ ＲＡ Ｄ ２＃ ｌ−
１４１０ＣＯＮ Ｔ ＲＡ Ｄ ３＃ Ｉ １ １
５ Ｃ０ＮＴＲＡＤ４才ｔ Ｉ ２
１ ４ Ｃ０ＮＴＲＡＤ５＃Ｉ３ １３
Ｃ０ＮＴＲＡＤ６＃Ｉ ７Ｉ
１２ ”ＢＲＡＮＣト１ ６
′＃Ｊ１ １１ ＣＬ−ＫＬＰＷＲＧ＃Ｊ２
１０ ＭＰＸＤＡＴＡＢ＃Ｊ３ ０９
ＭＰＸＤＡＴＡＡ＃Ｊ４ ０８ （無毛） ＃に１ ０７ Ｓ Ｅ Ｌ Ｔ ＨＬ３
Ｎ＃ Ｋ ２ ０ ６
’１− ＨＲＡ Ｍ （ン １」）＃に
３ ０５ ＡＣＣε３↓＃ Ｋ ４
０４ Ａ ＣＣ４＃Ｌ１ ０３
ΔＣＣ２＃１２ ０２ ＡＣＣ２ ＃Ｌ３ ０’ｌ ＷＥＲＥＧＦＩＩ−＃
ｌ−４００ＲＥ Ｓ Ｔ Ｌ ｌ） Ｗメインテナンス
制御： 第４Ａ図に見られるように、共通フロン１〜・エンドは
デコーディング・［ｌシックを含むレシーバ１５．１６
．’１７を含んでいる。レシーバ１７はメインテナンス
制御ライン３３．３４の動作のために用いられる。表■
はデータ・リンク処］！ｌ！装置のメインテナンス・モ
ードのためのアドレシング信号を示しｌいる。したがっ
て、この表はい゛す°れかの与えられたデータ・リンク
処理装置の反応において共通フロント・エンドの７ドレ
シング・コードに可能なずべてのメインテナンス・カー
ドを示１．．−Ｕいイ）。メインテナンス・カード（Ｍ
Ｃ）はベース・士ジュール中の８つのＤ Ｌ Ｐのい
づ゛れかの１つをア！〜レスする能力をイ）している。 （以下余白） 入■ アドレス・コード：ＤＬＰメインテナンス・モード・ア
ドレシング（メインテナンスカードからＣＦＥへ）・ベ
ース アドレス アドレス ローカル 有効 等しい 作られた動作（助５Ｌ
−ｏ）（却ＲＶＩＤ１０） （９１Ｍ、Ｑ）１ １
）く 通常のオンライン・モード。 ０１ １００ 標準ローカル・モードで、全てのメイン
テナンスが利用可能。 ＯＯＯローカルのベースでのローカル・モード。 ＯＯ１ローカルのベースとＤＬＰクロックが不能化され
る。 ０１Ｘ ベースの単一パルス。 １−高い、〇−低い、Ｘ−関与せず。 メインテナンス・カードからの高次のアドレス・ライン
（ＬＯＧｌ Ｇ／、Ｏ）はＤＬＰをアドレスづるために
゛高い′°でなければならない。すべての背面信号は低
い活性であることがわかるであろう３．他の４つのアド
レス・ラインはＤＬＰ選択のために１ンコーデイングを
（ｊなう。メインテナンス・カードが、アドレスが有効
でＡＤＲＶＬＤｌｏを低くすることにより安定化されて
いることを示すまでは、ＣＦＥはメインテナンス・アド
レスをデコードしない。 メインテナンス・カードは、与えられたいずれかのＤ
Ｌ Ｐまたは接続モジュール中の特有のメインテナンス
榔能を能動化させるために用いられる４つのラインをＵ
１８する。 〇−カル・モー、ドのとき、ＣＦＥはメインテナンス・
カードにＣＦＥのＰＲＯＭ１３のアドレス・ラインを駆
動することを許すためにこれらのライン（ＳＷ８．１／
、Ｏ）の１つを利用する。このライン（ＳＷ８．１／、
０）が低いとき、周辺従属ボードは１７ライン・データ
母線３２を駆動していないだけでなく、ＲＣＶ／高いお
よびＳＩＭＲＣＶ／低いを駆動する。表■はこのＵ−カ
ル・モードにＪ３けるＰＲＯＭアドレスを駆動゛するメ
インテナンス・カード・ラインのリストを示り。 メイン１ナンス動作のこの機能はＰ ＲＯＭ ＩＩ、！
Ｉ Ｏ１ｌ装ｆｆ’７１３のインテグリテイを検証する
ために用いられる。 ｔ：４ｍ ： Ｐ Ｒ０Ｍアドレスを駆動ジるメインテ
ナンス・ライン １） Ｆｉ ＯＭ メインテナンス・アド
レス・ライン ライン Ａ９ ＤＳＩＭＣ８ Ａ８ ＤＳＩＭＣ／Ｉ Ａ ７ Ｄ Ｓ Ｉ Ｍ Ａ ８Ａ６
ＤＳＩＭＡ／Ｉ Ａ５ ＤＳＩＭＡ２ Ａ４ ＤＳＩＭＡＩ Ａ３ １）Ｓ ＩＭＢ８ Ａ２ ＤＳＩＭＢ４ ＡＩ ＤＳ］ＭＢ２Ａ ＯＤ Ｓ
Ｊ ｈ’ｌ Ｌ３１ ＲＡ Ｍバッフ１： 第４Ａ図の共通フロント・エンド１０ｃはランダム・ノ
ｌクセス・メを雪・バッファ’ （ＲＡＭ ） ２２を
含んでいる。このバラノア・メモリ２２は、第５Ｂ図と
第５Ｃ図で見られるトレイン・プリンタ機椙の制υＩに
６いて用いる特定的にデザインさイ′また拘成を有゛し
でいる。このＲＡ Ｍバッファ（データｇＡｖ＋＞は１
．０２４の１７ビツト・ワードから／、【つでいる。こ
のＲＡＭへのｌへ−（の入力と出力ｔよ、周辺従属ボー
ドＰＤＢ８０にょシて受取られまたは駆動される。オー
ブン−コレクタ・ライン（ＯＯ］７ノセカンド法出しア
クセスｌ（ＡＭ）のｔＪσノの名前側よｌ’（Ｗ ＯＮ
である。このメ１−レージ（ρ１ｃχ１よ、データ、Ｏ
「）コード、ディスクリブタ・リンク、ディスクリブタ
・リンク水平バリーアイ・ソー１−（Ｌｔ’Ｗ＞と、デ
ータ・リンク処理装置の動作を適正に制御するために必
要な種々の７ラグシ）とをス１−アするために用いられ
る。 ＤＬＰアドレスとリクエストジャンパ：いずれかの１つ
の与えられたデータ・リンク処理袋！２ （）） Ｌ
Ｐ ）をアドレスするためにゲイストリビュージョン・
カードによって用いられ６８つの背面ラインが存在する
。同様に、８つの背面ラインが、ディストリビューショ
ン・カードへザービス・リクエストを示ずために、デー
タ・リンク処理装置（ＤＬＰｓ）によって用いられる。 １６のラインは特定的であり、１つのデータ・リンク処
理装置？７ （ＤＬＰ）のみが１つの与えられｔ：リク
エスト・ラインを利用することかできる。さらに、それ
らのりクエス１−・ラインは優先権によって格付けされ
ている。一度、データ・リンク処理装置の優先権が決定
されると、その優先権リクエスト・ラインは共通フロン
ト・エンド・カード上での利用のために゛ジャンパ′さ
れる（第３図）、リクエストとアドレスのラインは同じ
番号が付けられており、ベアとして働く。したがって、
一度リクエスト優先権レベルが決定されてジャンパされ
ると、その関連するアドレス・ラインが共通フロン１−
・エンド・カード上ヘジャンパされる。 １） Ｌ Ｐローカル・アドレス・ジャンパ：Ｊζ通フ
ロント・エンド・カードはそのローカル・メイン１ナン
ス・アドレスを実行するために最低Ｃ２つ最大で３つの
ジャンパ（第３図）を必要とＪる。このアドレスは、２
０ｏｏのよつなデータ・リンク処ＩＩ装置をアドレスす
るために２００工のようなメインテナンス・カードによ
って用いられる。データ・リンク処理装置のローカル・
アト１ノスは常にイのΔンラインＤ Ｌ Ｐアドレスに
一致しＣいな番ノればならない。 スタック・レジスタ： スタック・レジスタ１１は３つのバイナリ・カウンタ・
チップからなっている。このレジスタは、現在のＰ ｌ
’＜ ＯＭアドレスの（直、またはスタックブランブー
動作としてザブルーチンから戻るときＨＪいられるため
のアドレスア値を含んでいる。 トレイン・プリンタ・データ・リンク処理装置は２つの
スライドイン型のプリントされた回路カードかうなって
いることがわかるであろう。これらは共通フロント・エ
ンド（ＣＦＥ）カードと周辺従属ボード（Ｐ Ｄ Ｂ
）である。これらの２つのボードの各々は橢能と？＋Ｇ
造において全体的に異なってＪ５す、しかしぞれらが−
紹に用いられるとき、それらは全体としてトレイン・プ
リンタＤＬＰを形成する。 ＣＦＥ １０の第−６的な機能は、適用可能なマイクロ
コードをストアして実行する装置を提洪することである
。マイクロコードはデータ・リンク処し！Ｉ！装置（Ｄ
ＬＰ＞の動作を続けさせるために用いられる。ランダム
・アクセス・メモリ（ｒ＜ Ａ Ｍ２２）は共通フロン
ト・エンド・カードに収納されており、データ・ストレ
ージや翻訳ストレージなどの種々の利用のための内部デ
ータ・リンク処Ｕ！装置ス１−レージを提洪する。 一方、周辺従属ボード（ＰＤＢ）はメツし−ジ・レベル
・インターフェイス（ＭＬＩ）を通し−Ｃ周辺ＶＲｆｆ
ｆ（たとえばトレイン・プリンタのような）を上位シス
テムへインターフェイスするための必要なロジックを含
んでいる。（メツセージ・レベル・インターフェイス１
５＋ちまた米国特許第４゜１６２．５２０号の第１Ａ図
、第２図および第３図に見られるである）。）ＰＣＢの
論理素子は共通フロント・エンド（ＣＦＥ）からくるマ
イクロコードを用いて制御されている。しかし、マイク
ロコードによって論理的決定が行なえるよ）に、多くの
信号がまた周辺従属ボードから共通フロント・エンドへ
送られる。 第４Δ図に見られるように、メ・ｆンテナンス・カード
と関連りる前面（２重矢印）と背面（単一矢印）へのイ
ンターフェイスが存在しでいる。これらのｊ＼ノ１Ｃ′
フィンはライン３０．３４σ３よσ４０として見られる
であろう。 メインテナンス・カード接ａプＣ： パインテナンス・カードと共通フロン１−・エンド闇の
インターフェイス（Ｍ Ｃ／ ＣＦ Ｅ ）が存在し、
でれは通常゛のメーインデノーンス軽１能を実１′″ｉ
するためにメインテナンス・カード（Ｍ Ｃ，）がｊ−
タ・リンク処理袋はとの接続を必要としＣいるとぎに用
いられる。メインテナンス・カードは、適当なローツノ
）し・メインテナンス・アドレス・ライン（ｌ ０Ｃｎ
ｒ＋、／、０ ）と信号ＡＤＲＶＬＤ１０（７ドレス有
効）を低くすることによって、ＤＬＰに接続することを
試みる。この動作はアドレスされたＣＦＥｌｏｃにＭＣ
接続を認識させてロジック用語ＬＯＣＡＬ／、１を低り
サセル。Ｌ ＯＣＡＬ／、１用詔は、Ｍ ＣにＤＬＰを
オフラインすること＜ＭＣからくる０ＦＦＬＮＥ１０信
号が低くなる）を訝り背面レシーバ・チップを能動化り
るのに用いられる。 ＭＣかＤ １．、 Ｐをオフラインさｔたどき、上位シ
ステＬ３はそれを利用（ることができない。ｌ） Ｌ
ｉ）がオフラインの場合、それは接続点においていがな
るＤＣ（ディス［・リビュージョンｆｔｌ１ｌ ａｌｌ
カード）の試みをも知ることがなく、ＤＣへのすべての
ＤＬＰリクエスト・は禁じられる。 メインテナンス・ルーチンが呼ばれたどき、メインテナ
ンス・カードは７ｉにデータ・リンク処理装置をＡフラ
ーｆンにする。これが行なわれるので、（甲−パルスや
ＦＲＯＭ照合のような）メインテナンス機能は、オンラ
インのデータ・リンク処理装置への通常のディストリビ
ューション制御カード動作と干渉しない。ロジック用Ｚ
ＬＯＣＡＬ／。 １はまた、それが低いとき、次の機能を能動化するため
に用いられる。 １、 それは、（メインテナンス・カードからのＪＧＰ
ＲＩＦ／、０がデータ・リンク処理装置の周辺インター
フェイスをターン・オフすることを；１′ｒず。 ？、 それは、ａ１線インターノエイス方向制御のため
の周辺従属ボードＰＣＢによって用いられるｌ−ＯＣＡ
Ｌ ／になる。 ３、 それは、メインテナンス・カード（ＭＯ）Ｕ−カ
ル・クリアとＰ ＲＯＭ検証（ＳＷＩ／）機能・ｈ・許
すために用いられる。 １、 それは、クロック能動化用語ＣＬ Ｋ Ｅ Ｎの
進展のために共通フロント・エンド・カード（ＣＦＥ）
によって用いられる。 アイストリビュージョン・カード接続：以下の議論は、
ディストリビューション制御力−ドがデータ・リンク処
理！！ｉｏとの接続を必要としているとき、ディストリ
ビューション制御カードと共通ノロント・エンド・カー
ドのインターフェイス（［）Ｃ／ＣＥｍ＞に用いられる
ような接続機構に関連−丈る。この接続は、アイス１〜
リピユーシ」ン制御カード＜［ＪＣ）のボール・デス１
〜またはデービス・リンク処理装万（Ｄ Ｌ Ｐ ）の
始動さゼられたボール・リフニスＩ−によって始動させ
られるであろう。接続ロジックはＥ４０図に示されてい
る。 ＣＯＮ ３丁ライン４−７は入力としく／ｌヒツト・ハ
イブーツ・カウンタＪ３−Ｃに供給される。このカウン
タの出力【よ、出力としＣ“スｊ−シス′″ラインＬ
ＣＰ Ｓ ’ｌ−Ｕ−一を提供する１〜リステート・イ
ンバータＣ４−ＣへＩＪｔ給される。データ・リンク処
理装置のアドレスＬ ＣＰΔＱ ｒｌ 、／ ＱどＡ゛
フラインｌｌ０ＦＦＬＮバッファ・ブーツブＭ ｂ −
Ｃ／＼入力を与え、そのバッファ・ヂツｆの出力はＬＣ
ＰＡＤ信号を形成１゛るインバータＩ’ ４−Ｃを通し
−ＣＮ Ａ Ｎ Ｄグー１〜Ｉ’、＋１３− Ｃへ供給
される。ＮＡＮＤゲートＭ３Ｃはまた、パリティ・エラ
ー（１−’ＥＲＦ／）とオンライン（ＯＦ’ＦＬＮ／）
に関する）３号入力を有しでいる。ＮＡＮＤＩｖ１３−
Ｃの出ノｊ ４Ｊ信号ＧＯＮＧ［丁／（あり、その信号
は１〕旧３ Ｌｌ： Ｉ＋’ｌ ノ方向１ｉ１ｊ御ＲＲ
ＯＩｖｌ ニ接続し、さらにインバータＣ４−Ｃ，Ｃ４
−Ｃｌ、Ｅ４−Ｃとさらにバッファド４−Ｃへも入ツノ
を供給ツる。ＣＯＮ Ｅ Ｃ’ｒ ／はま＋５、ＮＯＩ
でグー１〜△４−Ｃへ供給される出力を右りるＮ Ａ
Ｎ Ｄ Ｂ ３− Ｃへの入力として形成される’、
ＮＯＲゲートＡ４−Ｃはロジック制νＤ ＋５ ｉｊ
ＣＬ ＲＤを形成するためにインバータＢ４−Ｃへ０（
給される。Ｃ４−ＩＣ１の出力は信号１０８ＮＯ／、０
（入出力送出）と信号ＬＣＰＣＯＮ１０（：ｊ’−夕・
リンク処理装置か接続され（いる〉を形成する。バッフ
７Ｆ４−Ｇはアイス［−りごニージョン・カード・スト
ローブ出力とアイス１〜リビユーシ］ン・カー１〜終ｒ
浩号を提供ツる。インバータＥ ４−Ｃはストロ・−ノ
・レベル信ン３ Ｌ ＣＰ ３丁り、、１０（データ・
リン；７処シ！！！装這ス；−【コープ・レベル）と与
える。 ディストリビューション制御カード（＋） （ン）は、
適当なＩ） Ｌ Ｐアドレス・ライン（１−ＣＩ’ Ａ
Ｉ）ｎ １０）を低くすることによって、データ・す
〕／り処１里】４置（１）ＬＰンｆこ１妾続しようと試
みる−（・あろう。 この背向４５′−）月は、データ・すニック処１ｉｈ装
置Ｈ（ＤＬＰ）か；シンラインのとき能動化８−れるバ
ッファ・チップ（Ｍ５−Ｃ）にちλられる。次側、−１
そのハフフッ７−アップの出力は用語ＣＯＮ Ｌ： （
−； −ｉ’ ｙ”←二なるため１こインバータ（＋）
４− Ｃ”）を通して：１オく足のＮＡ Ｎ Ｄ ＝二
Ｉ ｌ （ｔ’ｖ１３−Ｃ） へ供給ｅ Ｊ’ｌ ４゜
ごのＣ：０ＮＥＣＴ／用詰・番；ｋ Ｄ Ｃ／’ ＣＦ
Ｅ−づ°ンクーノ１イス上の１ス下の信号のレット・
２能動化さ１１めために月いられる。。 ’ｌ 、 Ｌ ＣＩ） ＣＯＮ 、、−’ Ｏ：
このラインμ「）１−Ｐがｉ７続８れでいるとき低くな
る。 ２ 、 Ｌ、 （’； Ｐ Ｓ −（’ ＩＪ ｎ
、／ Ｑ ： これらは４つのデータ・リンク処理装
置スデークス・ワ１′ンでｄ）る、。 ３、 ｌ０８ＮＤ、・、０： これ
【よＩ ／ Ｏ
送出ノリツブ７０ツブのステー１・である。 ４、 １ＣＰＳＴＬ１０： これはデータ・リンク処
理装置のス１−〇−ブ伯母である。 ！：５． ＳＴ １０１−／、Ｏ： これは上位シ
ステムのス１へローブ信号である。 ６、 ＴＥＲＭ、、０； これは２Ｆ位システムの
終了信号である。 ７、 ５ＥＬＣＬＲ１０： これはディストリピコ−
ジョン・カード（ＤＣ）からデータ・リンク処理ＨｆＦ
ｆ （Ｄ Ｉ−、Ｐ ）への選択的クリア信号である。 ８、 ＤＡ’ｌ八ｘｎへ０： これは′１７ビツト
のγ−タ母粉である。 ＋１べてのこれらのを面１３号は低い活性で、次の垢ｒ
）にのみ能動化される。 （ａ） ＣＦＥがディストリごニージョン制御カード
（ＤＣ）によって正しくアドレスされており、かつ （ｂ） 接続か可能な場合、すなわちデータリンク処
理装置がオンラインでありかつＦＲＯＭパリティ・エラ
ーが存在しない場合。 能動化されたラインの実際のステートは接続されている
時点での１−タ・リンク処理装置とディストリどニージ
ョン制御カード（ＤＣ）の論理的条件に依存する。 データ・リンク処理装置リクエスト： ＤＬＰリクエ
ストは、データ・リンク処理装置が上位シスｊムのアテ
ンションを必要としていることをディストリビューショ
ン制御カードに通知することができる方法である。リク
エストはディストリビューションカード（ＤＣ）へのＤ
ＬＰ割込み（１（ＥＱ）と考えられる。 ＤＬＰリクエストは次の場合にディストリビューション
制御カードに対してなされる。それは、ＤＬＰがそのジ
ャンパされたリクエスト・ライン（Ｌ ＣＰ ＲＱ ｎ
／ Ｏ）を低くしたとき、またはＤＬＰがそのジャン
パされたリクエスト・ラインとＥＭＲＲＥＱｌｏ （緊
急リクエスト）を低くしたときである。これらの両タイ
プのリクエストは１〕ＲＯＭのストアされたマイクロコ
ード・プログラムによって共通フロント・エンド・カー
ド（ＣＦＬ〉上で発生させることが可能である。マイク
ロコード・プログラムがＰＲＯＭの出）ｊライン＃ＬＤ
ＩＮＴ／（ロード・インターフェイス）を低くしたとき
、信号＃Ｃ０Ｎ５Ｔ１ （緊急リクエストのため）とＩ
Ｃ０ＮＳＴｈ２（リクエストのため）はＣＬＫ８／時に
リクエスト・ラッチ１９（第４Ａ図）と呼ばれるレジス
タ内にロードされる。共通フロント・エンド上の組合わ
せ型ロジックは、データ・リンク処理装置が″オンライ
ン゛°である場合、゛緊急リクエス１〜″がいつでも背
面上で能動化されることを許す。ＤＬＰが緊急リクエス
トを発する場合、それは非緊急リクエストをも発する。 これが行なわれるので、ディストリビューション制御カ
ードはどのＤＬＰがその緊急リクエストを行なっている
かを決定することができる。 背面ラインＥＭＲＲＥＱ１０はベース・モジュール中の
すべてのデータ・リンク処理装置に共通で、ＬＣＰＲＱ
ｎ １０ラインはそれぞれが独特である。データ・リン
ク処理装置が非緊急リクエストを発した場合、それは、
そのデータ・リンク処理装置がオンラインであり、かつ
そのベース・モジュール中の他のどのデータ・リンク処
］ｌｌ！装置も緊急リフニス１〜を行なっていない場合
にのみ背面上で“°能動化″される。 データ・リンク処理装置データ転送スう゛−ト：２つの
可能な動作モードがデータ・リンク処理装置１１ｉ７
Ｄ Ｌ Ｐと上位主システム１０の間のデータ転送速度
を支配する。これらのモードは（ａ ）デマンド・モー
ドと（ｂ）バースト・モードと呼ばれている。 デマンド・モードは４メガヘルツより小さい速度でデー
タ転送を起こさせる。バースト・モードは４メガヘルツ
の速度すなわち１秒あたり６４メガバイトの速度でデー
タ・ワード（１６ビツト）転送を起こすことができる。 データ・リンク処理装置（ＤＬＰ）とディスミルリビュ
ージョン制御カード（ＤＣ）は、それらがデータを与え
たりまたは受取ったりしたとき、゛ストローブ両足応答
″信号を互いに送ったり送り返したりする。ＤＬＰは用
語ＬＣＰＳＴＬ１０（ＤＬＰストローブ・レベル）をデ
ィストリビューション制御カードへ送り、ディスｉ・リ
ビューシコン制御カードは５ＴＩＯＬ／、Ｏをデータ・
リンク処理装置へ送る。これらのス１−ロービング信号
（よデマンド・モートムバースト・モードの内勤作中に
交換される。データ転送速度はこれらのス１−ローブ信
号が交換される速度によって決定される。第４Ｅ図はデ
ィストリビューション制御カード（ＤＣ）からデータ・
リンク処理装置へのデータ転送タイミング図を示す。共
通フロント・エンド・カード（ＣＦＥ）はディストリビ
ューション制御カードから５ＴＩＯＬ／、Ｏ信号を受取
り、それをショットキＪ−にフリップフロップを用しす
ることにより８メガヘルツのクロックに同期される。そ
のノリツブフロップの出力はＡＦ（非同期７０ツブ）と
ＡＦ／と名付けられている。同期化されたストローブ・
レベルＡＦはＦＲＯＭアドレス・ビットＡＯマイクロコ
ード・テスティングのために共通フロント・エンドカー
ド上で用いられる。ＡＦ／信号は前面コネクタ・ビンを
介して周辺従属ボードＣＰＤＢ）上で用いることができ
る。 デマンド・モード： バッファ・ローディング動作の間、ディストリビューシ
ョン・カード（ＤＣ）は５ＴＩＯＬ／。 ０を低くづることによってデータが利用可能であること
をデータ・リンク処理装置に知らせる。データ・リンク
処理装置のマイクロコード・プログラムは、ＦＲＯＭロ
ジック用胎＃ Ｌ ＣＰ Ｓ １− Ｌ ／を低くする
ことによりディストリビューション・カード・インター
フェイス・ライン上にあるデータをそれが受入れたこと
をディストリビューション・カードに知らせる。 ＃ Ｌ ＣＰ Ｓ Ｔ Ｌ ／はディストリビューショ
ン・カードへのＬ ＣＰ Ｓ Ｔ Ｌ ／’ ０になり
、データの次の新しいワードが利用可能になるまでの間
、ディストリビューション・カード（ＤＣ）に５ＴＩＯ
［／、０を高くさせる。 バッファ読取動作中、ディストリビューション・カード
は５ＴＩＯＬ／、０を低（することにより新しいデータ
を受取る用意ができていることをデータ・リンク処理装
置に知らせる。データ・リンク処理装置のマイクロコー
ド命令は、ＦＲＯＭロジック用ｇ＃ＬｃＰｓＴＬ／を低
くすることによりディス］−リビュージョン・カード・
インターフェイス・ライン上で新、しいデータが利用可
能であることをディストリビューション・カードに知ら
せる。＃ＬＣＰＳＴＬ／はディストリビューション制御
カードへのＬ ＣＰ Ｓ １’ Ｌ ／ ０になる。デ
ィストリビューション・カードは、５ＴＩＯＬ／。 ０を低くすることにより、それがデータを受入れたこと
をデータ・リンク処理装置に知らせる。 データ流れの方向はＦＲＯＭ出力用ｍ＃ｃＯＮＳ ’Ｔ
’ ３によってＩＩＩ御される。用語＃Ｃ０Ｎ５Ｔ３は
）） ＲＯＭ信号＃ＬＤＩＮＴ／（システム・インター
フェイスのロード）時にリクエスト・ラッチ１９中にク
ロックされて、ｌ０８Ｆ（Ｉ１０送出フロップ）になる
。ｌ０３Ｆのステートはｌ０３ＮＤ／、０としてディス
トリビューション制御力−ドへ送られ、インターフェイ
ス母線ラインの方向をそのディストリビューション制御
カードに知らせるために用いられる。ｌ０８Ｆのステー
トは周辺従属ボード（ＰＤＢ）８０へも送られる。ＰＤ
Ｂ８０は、インターフェイス母線ラインの方向ｉｔ、Ｉ
Ｊ御ロジックを進展させるのを助けるためにｌ０３Ｆを
利用する。このロジックはどのデータ・リンク処理装置
母線が活性Ｃ１どのドライバまたはレシーバが用いられ
るべきかを決定する。 パース１〜・モード： 成るデータ・リンク処理１１置はデマンド・七−ドまた
はバースト・モードのいずれでも動作可能であるが、一
方、トレイン・プリンタ・データ・リンク処理装置はデ
マンド・モードにＪ３い（のみ動作する。 クリア機能： ＧＦＥカード１０ｃはそのクリアリング；１能を実行す
るために組合せ型のロジックを利用乃る。 共通フロント・エンド・カードを利用ダる４べでのデー
タ・リンク処理装置に適用可能なりリアリング（１能の
説明は次のようである。 パワーアップ・クリア： パワーアップ・クリア信号は
、キトビネットの電源または上位システム１０に１二つ
て決定される何らかの外部電源のいずれかからベース・
モジュールに供給される。この信号は同軸ケーブルを介
してメインテナンス・カード背面コネクタのくンに接続
される。メインテナンス・カードはマスタ・クリアＭ
Ｓ Ｔ ＣＬ Ｒ１０を生成り゛るためにこの信号を用
いる。信号ＭＳＴＣＬＲ１０は、データ・リンク処理装
置がオンラインのとぎそれをクリアターる。 ベース・クリア： ベース・クリアＱ能はメインテナン
ス・カード背面コネクタ上に配置された押しボタン・ス
イッチによって供給される。そのスイッチはパワーアッ
プ・クリアで動作させられ、パワーアップ・クリアと同
じ機能を実行する。 メインテナンス・ローカル・クリア： メインテナンス
・カードがデータ・リンク処理装置に接続されでいる場
合、そのメインテナンス・カードはＬ ＣＬ ＣＬ Ｒ
１０を低くＪることにより（メインテナンス・カードか
らのクリア・レベル）データ・リンク処理装置をクリア
することができる。 上位システム・マスク・クリア： 上位システム１０は
ぞのメツセージ・レベル・インターフェイス１５．
（ＭＬ Ｉ ）を介してマスク・クリア信号を発するこ
とができる。上位シス１ム・ジ１Ｆンバ・オプションが
設けられている場合、それはディストリビューション制
御カード（ＤＣ）に含まれており、マスク・クリア（Ｍ
Ｓ Ｔ ＣＬ ｌ＜／ Ｏ）を゛低いパにする。この
信号はメインテナンス・カードにアドレスされていない
すべてのデータ・リンク処理装置をクリアする。ディス
トリビューション制御カード上位システム・オプション
・ジャンパが装着されていない場合、その上位マスク・
クリア信号はディストリビューション制御カードを通し
て背面へ送られない。 上位シスデム選択的りリア二 上位システム１０はメツ
セージ・レベル・インターフェイス（ＭＬｌ）ラインＴ
ＲＭ＋ＭＣ／１を低くすることにより標準ボール・テス
ト動作のＩＮ、単一のデータ・リンク処理装置をクリア
することができる。この動作はディストリビューション
・カードに５ＥＬＣＬＲ１０を低くさせる。゛低い”５
ＥＬＣＬ１＜１０は、接続されたデータ・リンク処理装
置にクリアさせる。 第３図は共通フロント・エンド（ＣＦＥ）カード１０ｃ
の物理的構造を概略図形で示しており、一方、第４Ａ図
は共通フロント・エンド・カードの基本回路ブロック図
を示している。ＣＦＥに含まれているのがクリア回路で
あることが第４Ｂ図に示されている。ＮＯＲゲート１１
３は、バッフＰ１１２によって供給されるインバータ１
１４からの入力に加えてＮＡＮＯゲート１１０と１１１
からの入力をも有することがわかるであろう。ゲート１
１３の出力はバッファ１１５およびインバータ１１６へ
供給される。インバータ１１６はその信号をショットキ
・データ・レジスタ・チップ１１７に供給し、そのチッ
プは第４Ａ図のＰＲＯＭアドレス・マルチプレクサ１２
への出力を与える。データ・レジスタ１１７の出力はＮ
ＡＤゲート１１８への入力の１つを与えるためにも用い
られる。 ＮＯＲゲート１１３の出力に生じる゛低い゛′信号は次
の条件の１つに合った場合起こる。 １、 ＭＳＴＣＬＲｌｏと０ＦＦＬＮがどちらも゛低
い″。 ２、 ５ＥＬＣＬ、Ｒ１０とＣ０ＮＥＣＴ／がどちらも
低い。 ３、 ＬＣＬＣＬＲｌｏとＬ ＯＣＡ ｌ−／がどち
らも低い。 ＮＯＲゲート−１１３の″低い″出力は次の■能を実行
づるために用いられる。 １、 その出力がバッファ・チップ１１５を通して信号
に Ｌ Ｒ／になるために供給される。ＣＩ−Ｒ／はＣ
ＦＥＩＯｃ上のＰＲＯＭパリティ・コーラ−・フリップ
フロップ＜Ａ３よびフリツブフＬ１ツブ５ＯＴＢ、ＡＦ
、ＴＥＲＭＦ）をクリアする。 ２、 ＣＬ、、Ｒ／が特定の周辺従属ロジックをクリ
アするために周辺従属ボードＣＰＤＢ＞８０へ送られる
。 ３、 ＮＯＲゲート１１３の低い出力信号がインバー
タ１１６を通して送られ、データ・レジスタ・チップ１
１７の１つの入力に与えられる。それはロジック用！ｉ
’ｆｔｃＬＲＤとして送られる。信号ＣＬＲＤはＣＬＯ
ＣＫ／で２型開期化され、信号５ＣＬＲ（同期化された
クリア）になる。 ４、 レジスタ１１７カンらの信号５ＣＬＲはＰＲＯＭ
のクロック不能化用語ＣＬＫＳＴ （クロック停止）を
゛低い”に強制するために用いられる。 これは、もしもＰＲＯＭパリティ・エラーがＣＬＫＳＴ
を高くしたときになされる。 ５、 ３ＣＬＲ信号はＰＲＯＭアドレス・マルチプレク
サ・チップ１２を不能化するために用いられる。これは
ＰＲＯＭアドレス・ラインをすべて０に強制する。アド
レス・ゼロはすべてのデータ・リンク処理装置マイクロ
・プログラムの開始アドレスである。 ＣＦＥクロック制御： ＣＦＥ１０ｃ中のクロック制御ロジックは、常時存在の
８メガヘルツの背面クロック（ＣＬＯＣＫ、、、０）を
能動化または不能化するために組合せ型ロジック（ＮＡ
ＮＤゲート、ＮＯＲゲート。 インバータ、バッノア、ショットキ・データ・レジスタ
・チップ）を用いる。ＣＦＥクロック制御のための回路
は第４Ｃ図に示されている。ＣＦ Ｅクロック制御ロジ
ックは、データ・リンク処理装置にり［１ツク信号をい
かに供給づるかを決定するために、メインテナンス母線
３０のステー１・を常詩モニタしている。表■には、利
用可能のクロック制御オプションと、その秤々のオブシ
］ンを活性化させるのに必要なメインテナンス母線のス
デートが示されている。表■はＰ ＲＯＩＶＩアドレス
・ラインＡＯ−Ａ９を駆動するためのメインテナンス・
ラインを示している。 第４Ｃ図に示したＣＦＥクロンク制御回路では、ＮＡＤ
グー１−Ａ３が３つの入力を有し、ＮＡＤゲート１３−
１が４つの入力を有していることが見られるであろう。 ＮＡＤゲートＡ３への第１の人力はデータ・レジスタＣ
３からの５ＣＬＲラインに沿ったものである。ゲートＡ
３への第２の入力はラインＰＥＲＦ／である。ＰＥＲＦ
信号はＦ ＲＯＭパリティ・フリップフロップ信号であ
る。 ゛高い″とき、それはＰＲＯＭ出力レジスタ１４上でエ
ラーが検知され、したがってＤＬＰクロックを停止する
ことを示す。Ｆ）Ｅ ＲＦ ／信号はＰＥＲＦのコンブ
リメントである。ゲートΔ３への第３の人力はＮ ＯＲ
１」４ 、１のＰ Ｒ０１ｖｌ Ｇ Ｌ Ｋ ／出力か
らのものぐある。 ゲート１３−１への第１の入力（よＳ ＣＬ Ｒライ゛
ンＣあるーグーｉ−１３−１への第２の入力はＰＥＲ１
：／ラインである。ゲート１３−１への第３の入力Ｇ；
ＬＧ Ｌ Ｋ Ｅ ＮラインからのものＣあり、ゲート
１３−１への１４の入力はバラノアＮ５−１の出力であ
る。 Ｎ Ａ Ｎ Ｄグー１Ｍ３は、インバータＰ４ （ＡＤ
ＬＯＣ）からの１つの人力を有し、もう１つの入力はイ
ンバータ８４−１ （ＰＡＳＬＣＬｌｏ）から来るもの
である。 データ・レジスタＣ３のための入力は、インバータＢ４
からの１つの入力とＮＯＲゲートＡ３−１からくる１つ
の入力とさらにライン５ＴＡＲ丁／、０からくる１つの
入力とを有するＮ ＯＲゲートＡ３−２からくる。ＮＯ
ＲゲートＡ ３−１は２つのパノｊを有し、その１つは
ラインＢＡＳＬＣＬ１０であり、もう１つの入力はライ
ンＬＯＣＡＬ／、Ｉ′ｃある。 グー１− 、Ａ ３の出力はＮ ＯＲゲートＩ−１４−
１の入力に供給される。ＮΔＮ Ｄグー１〜１３−１の
出力はＮ Ａ Ｎ Ｉ）グー１− Ｈ４−’＋ ３の入
力へ供給される。 インバータＨ５（ＣＬＯＣ＋＜、、、Ｏ）の出力はグー
１〜ト１４−２とグー１〜ｌ−１４−１３の両方の入力
に供給される。 グー１−へ３の出力はＩＪリラインＰ ＲＯＩｖｌ Ｃ
Ｌ Ｋ／・ト形成するためにＮＯＲゲートＩ−（４−１
の人力に供給される。Ｎ Ａ Ｎ ＤゲートＨ４−１３
の出力はバッファ１４−１とバッフ７Ｇ４へ供給さＩＬ
る。 通常オンライン・モード： 次の条件のどれかに合ったとき、すべ°（のデータ・リ
ンク処理装置クロックは８メガヘルツの速度ぐ活性であ
る。これらの条件は次のＪ：うである。 １、 ８ＡＳＬＣＬ１０が高い（そのベース・モジュー
ルがローカルでない）。 ２、 ＬＯＣＡＬ／、１が高い（そのＤＬＰがアドレ
スされたメインテナンス・カード＜ＭＣ）でない）。 ３ 、 Ｐ Ｅ ＲＦ ／が高い＜ Ｐ ＲＯ〜１パ
リティ・エラー・が存在しない）。奈 （５ＹうＰＡＳＬＣＬｌｏと［、ＯＧΔし／、１の両方
が“高い″場合、ショットキ・データ・レジスタＣ３の
１つの入力上に“′高い′°を生じる。このレジスタ・
チップは常■、）存在する信号ＣＩ−ＯＣＫ／によって
クロックされている。このｌｉｊ ””ｊ ｋよ３重反
転の後、背面りＯツクイｒｉ号Ｃ１−０ＣＫ、、、０か
ら引出される。レジスタ・チップＣ３の１つの出力はロ
ジック用語クロック能動化（ＣＬＫＥＮ）になる。信号
クロック能動化は信号ＰＥＲＦ／。 Ｓ Ｗ １ ／ 、およびＮＡＮＤゲートグーの出力を
川し１で２つのゲート（Ａ３−４と１３−１ ）Ｊ二で
「＼ｊＡＮＤ化される。ゲートＭ３は次の入力を右１ノ
でいる。 ａ、 信号ＡＤＬＯＣ／ （反転１１）、ＡＤＬＯＣ／
はＤＬＰがＭＯによってアドレスさね、て（Ｘないとき
またはＡＤＲＶＬＤｌｏが高いとき低い。 ｂ、 背面信号ＢＡＳＬＣＬ１０ （反転後）。 ＮＡＮＤゲートＡ３−４の出力は信号Ｌ１シック用ＵＩ
Ｂ（Ｐ−ＣＬＫＥＮ）になり、これはイｊ号ＣＬｏｃＫ
、、ｏ ＜インバータＨ５によっ【反転させられた後、
グー１−８４−２への１つの人力どして供給される）で
Ｎ Ａ Ｎ Ｄ化される。ゲートＨ４−２の出力は信号
ＰＲＯＭＣＬＫ／を形成−づるためにＮ ＯＲゲートＨ
４−１を通して供給される。 この信号ＦＲＯＭＣＬＫ／は第４Ａ図のＰＲＯＭデータ
・レジスタ１４どスタック・レジスタ１１をクロックす
るために用いられる。 ＮＡＮｖゲート１３−１（７）出力は信号ＣＬＫＥＮ／
になる。この信号ＣＬＫＥＮ／は、１（（いとさ、周辺
従属ボードＰＤＢ８０上の８メガヘルツ背面クロックを
能動化さぼる。 ＣＬＫＥＮ／信号はグートト１４−１３にＪ）いて信号
ＣＬＯＣＫ、、０ （反転後）でＮＡＮＤ化される。ゲ
ート）１４−１３の出力は、信＠ＣＬＫ８／とＣＬＫ８
（８メガヘルツのクロック）になるだめに、てれぞれ
１つのインバータ・バッフ７１４−１ど１つの非インバ
ータ・ハンファＧ４を通しＣ−供給される。これらのク
ロック信号は共通フ１コント・エンド・力・−１〜′１
０．中で用いられる。 ４ｙＨ早１」−ノＪル・モード： パメ１′ンデナンス”のに＋１ 準しコーカル・モード
は次の条件下で動作可能である（表■も児よ）。 １ 、 １３ Ａ Ｓ Ｌ、 ＩＣＬ ／’ Ｏが高い
（ベースがローカルＣない）。 ２、 ＡＤＲＶＬＤｌｏ（アドレス庁効）が低い、か
つメーｒンデナンス母線上のＬＯＣ旧１／、０ラ−１′
ンがイ」効Ｃある。 ３、 ＬＯＣｎｎ／、０う１′ンがＣＦＥｌｏ、、上
の［１−カル・アドレス・ジャンパに等しい。 ｌＬ（いＡ Ｄ ＲＶ Ｌ Ｄ ／ ０とともに、この
イコール比較はＬＯＣＡＬ／／、１を低いに強制づる。 ＬＯｃＡＬ／、’１が低いことは、ＤＬＰが“メインテ
ナンス・カード・アドレス″されていることを意味Ｊる
。 このモー１・゛において、ずべてのメインテナンス機能
が利用可能で、たとえばメインテナンス・カードは今 ｉ、１７１−パルス・モードを選択することができ、 ２ 、 Ｆ ＲＯＭマイクロコード検証を１うなうこ
とができ、 ３、 単一パルス動作中にＦＲＯＭアドレスを操ｔ′ｆ
４−ることにより知られる条件をセットし、またメイン
テナンス母線ディスプレイ（ＤＰＬＹ＞とデータ・シミ
ュレート（ＤＳ ＩＭ＞ラインをサンプリングづること
により知られる予想される結果を・）゛ストすることが
できる。 単一パルス・モード： メインテナンス・カードがデータ・リンク処理装ｆｆ１
（ＤＬＰ＞をローカル化した後、それは信号ＳＰ／、、
、、Ｏを゛低い″にすることにＪζりそのＤＬＰを単一
パルス・モードに顯くことができる。この動作はロジッ
ク用語ＣＬＫＥＮを゛低い″に強制する。なぜならば、
第４Ｃ図のＮＯＲゲートＡ３−２が次のロジックによっ
て不能化されるからである。 ′１． 信＠ＳＰ／、、、、Ｏは“高い”へ反転させら
れ、ゲートＡ３−２の一７Ｉ上の入力ラインを不能化す
る。 ２、 ＤＬＰがメインテナンス・カード・アドレスさ
４ｔていないのに、信号ＬＯＣＡＬ／、ｉは低い。この
動作は、ゲート八〇−１の高い信号出力により、ゲート
Ａ３−２の中間の人力線を不能化す゛る。信４％Ｓ Ｔ
Ａ ＲＴ／、 Ｏｔ；ｊ＾く、ゲートＡ３−２の第３の
入力を不能化する。ゲートＡ３−２が不能化されたとき
、低い信号が、ＣＬＯＣＫ／時にデータ・レジスタＣ３
中にセットされる。 出力信￥ＣＬ Ｋ Ｅ Ｎは、低いとき、ＮＡＮＤゲー
トＡ３−４ど１３−’１なターン・オフして、それらの
出力を高くしで、Ｎ Ａ Ｎ ＤゲートＨ４−２と８４
−１３を不能化する。これらの２つのゲートが不能化さ
れたとき、ＤＬＰクロックはターン・オフされる。 −［１ｉＤＬＰが単一パルス・モードにＩかれれば、メ
インテナンス・カードは、５ＴＡＲ’Ｔ’／、０を低く
することにより、１から４．０９６のり【」ツクを光す
ることができる。Ｓ Ｔ Ａ Ｒ丁／、 ０４よ、メイ
ンテナンス・カードが発生し一〇欲しいと望むクロック
のＪ３よそ必要な敗の効果的な窓Ｃあるところのパルス
である。Ｓ’ｒＡＲＴ／、０が低い時間ル−ムの間、ゲ
ートＡ３−２の高い４ｇ号出力は常に存在するクロック
信号０１０ ＣＫ ／によってデータ・レジスタＣ３中
にクロックされる。、ＣＬ Ｋ ＥＮは今、レベルでな
くてむしろパルスになり、Ｄ Ｌ Ｉ：）クロックは５
ＴＡＲＴ／、０の低い活性の時間間隔の間だけＯＬ動化
される。 データ・リンク処理装置（ＤＬＰ＞が１４１−パルス・
モード内にｉ賀かれた後、メインテナンス・カードは、
ＳＰ／、、、、Ｏを高くすることによりＤＬＰを−での
単一モードから取出すことができる。 信号ＳＰ／、、、、Ｏは、高いとき、次のように高いレ
ベルの入力をレジスタＣ３内へ押込む（第４Ｃ図）。信
号ＳＰ／、、、、０はインバータＢ４によって低いに反
転させられる。この低い信号はＮ ＯＲゲートＡ３−２
内へ供給され、その出力を高くする。この高いレベルは
ＣＬＯＣＫ／でデータ・レジスタＣ３内へクロックされ
てＣＬＫＥＮになる。信！’； ＣＬ ＩりＥ Ｎは、
高いとき、リベてのｊ゛−タ・リンク処理装置クロック
を能動化する。 １’ ＲＯＭマイクロコード横置： メインテナンス・カードがデータ・リンク処理Ｗ ｉｔ
Ｖをローカル化させてＨｌ−パルスェード内に置いた場
合、それは１５号ＳＷＨ，１／、Ｏを低く丈ることによ
りいｆれかの共通フロン１−・エンドＰＲＯＭマイクロ
コード・ワードを読取ることができる。信号Ｓ Ｗ Ｈ
、１／ 、 Ｏはロジック用語ＳＷ１／になるためにバ
ッフ？Ｎ５−１（第４Ｃ図）を通る経路で送られる。こ
の信号ＳＷＨ／は周辺従属ボードＰＤＢ８０へ送られ、
ロジック用語ＳＩ Ｍ ＲＣＶ／を進展させるために母
線インターフ］ｒスの方向制御ロジック内で用いられる
（シミーＪ、１ノート受取り、第４Ａ図のライン３３）
。ＳＩＭｌ＜ＣＶ／が低いとき、第５Ｂ図のメインテナ
ンスｌ：１．ＦＪ １０ｄ−Ｄ Ｓ Ｉ Ｍ ｎｎ／
Ｏは第４Δ図のＰＲＯＭアドレス・マルチプレクサ・チ
ップ１２の入力ヘゲートされる。Ｓ Ｗ １ ／もＰＲ
ＯＭアドレス・マルヂブし／フサ１２に実際のＰ ＲＯ
ＭアドレスとしＴＤＳＩＭｎｎ１０データを選択させる
。こ、うして、メインテナンス・カードは現在のＰ Ｒ
ＯＭアドレスを制御する。Ｓ Ｗ １ ／はまた、Ｎ
Ａ Ｎ Ｄゲ−１−１３−１の入力の１つに接続されて
おり（第４ＣＩＷ） 、りｕｙｔｙ信ｕｃＬＫ８／、Ｃ
ＬＫ８とターン・オフされた（周辺従属ボード８ｏへの
）クロック能動化信号ＣＬＫＥＮ／を紛持するために用
いられる。 メインテナンス・カードが単一パルス・クロックを発し
たとき、ＦＲＯＭＣＬＫ／はアドレスされたＦ ＲＯＭ
データをＰＲＯＭレジスタ１４内へラッチづる（第４Ａ
図）。なぜならば、ＳＷＩ／はＮＡＮＤゲートＡ３に接
続されていないからである。メインテナンス・カードは
今、サンプリングのために利用できる現在のＰＲＯＭワ
ードを有している。メインテナンス・カードは今、メイ
ンテナンス母＄ＩＤ５ＥＬｎ／、、０を駆動することに
Ｊ、すＦ ＲＯＭデータ（ある時８ピツ１〜）を読取る
ことができる。丁５ＥＬｎ／、０ライン３４（ＷＳ／Ｉ
Ａ図）１ま、どの乏３データ・Ｌ−ツｉ−がメインテ
ナンス母ｔ３Ｅミ［’ ｌ、 ”／ Ｉｎ、／ Ｏ＜第
４ＡＥＡの４０）上へ能動τ１′、されＺ＞かをＢ択す
トるためにＣＦ ｔＥ １ （Ｊ。上で用いられる１、
７つの読取が１つの全フィクロ」−ド・アト１ノスをり
′ンプリングするために必要でｔｌｒる。 「１−カルのベースを伴なう［１−カル・七−ド：成る
条件の下で、メインテナンス・モードが動作的で有効で
ある。これらの条件は １、 ＢΔＳ Ｌ ＣＬ ／ （ｌが低い（ベースが
ローカル）。 ２、 ＡＤＲＶＬＤｌｏが低い（づもわち、メインテ
ナンスｆＩＩＫｌ上のＬＯＣ旧ｒ／、０ラインが有効で
ある）。 ３、 ＬＯＣｎｎ／、０ラインがＣＦＥ１０ｃ上のロ
ーカル・アドレス・ジャンパに等しい。ＡＤＲＶＬＤｌ
ｏが低いとともに、このイコール化較はＬＯＣＡＬ／、
１を低いに強制することも行なう。ＬＯＣＡＬ／、１は
、低いとき、データ・リンク処理装置 Ｄ Ｌ Ｐがメ
・インアナンス・カード・アドレスされていることを意
味している。このモードの動作はアドレスされたデータ
・リンク処理装置を標準ローカル・モードと全く同じ方
法で働かせる。づべてのアドレスされていないＤ Ｌ
Ｐはそれら自身のクロックを不能化する。 ローカル・モードにおけるベース・モジュールと不能化
され７ｊ Ｄ Ｌ Ｐクロツクニこれは次の条件が満足
されＩごとき起こる動作のモードである。 １、 ＢＡＳＬＣＬ、１０が゛低い°（ベースがロー
カル）。 ２、 ＡＤＲＶＬＤｌｏが低い（Ｌ ＯＧ ｏｎ７゜
０ラインが有効）。 ３ 、 Ｌ ＯＧ ＩＩｎ／ 、 ＱラインがＣＦＥ
ローカル・アドレス・ジャンパに等しくない。 Ａ Ｄ ＲＶ Ｌ Ｄ 、／ Ｏが低いとともに、この
゛不Ｓ化゛′された比較はＬＯＣＡＬ／、１を高くし、
ＡＤＬＯＣ／を低くする。ＬＯＣＡＬ／、１は、高いと
き、ＤＬＰがメイン１ナンス・カード・アドレスさ１ｔ
ないことを意味している。 このし−ドにおいて、すべてのＤＬＰクロックは不能化
される。なげならばＢ Ａ Ｓ Ｌ ＣＬ 、’ Ｏの
低いレベルがインバータＢ ４−１によ・りて反転さけ
られるからである（第４Ｃ図）。このレベル“高い°′
は、反転されたＡ Ｄ Ｌ、 ＯＣ／信弓（Ｐ４によつ
゛Ｃ反転させられた）でゲートＭ３にに〕てＮ Ａ Ｎ
Ｄ化される。ゲートｊ〜１１３への両方の人力が゛高
い′のどき、ぞの出力は低くなつ−ＣＮΔＮＤゲ・−１
−Ａ ３−４と１３−１を不能１ヒする。これらのチー
１〜の出力はどろらも高くなり、グートト１４−１と８
４−１３を不能化する。これら２つのグー１−が不能化
さルたどき、−すべてのＤ Ｌ ｌ〕クロッうν（，１
禁止される。 ベー・ス甲−バルス： 単一パルス・メインテナンス・モードは次の条件が起こ
ったどき有効となる。 １、 ＢＡＳＬＣＬｌｏが゛低い″（ベースがローカ
ル）。 ２、 ＡＤＲＶＬＤｌｏがａｉイ（スナｔ）も、メイ
ンテナンス母線上のＬＯＣｎｎ／、０ラインが無−ドは
次のようなロジックを駆動することにより、肩ベース全
体を単一パルス・モードに置くことができる。 １、 ３１３／、、、、０が低い。この動作はＮＯＲゲ
ーグーＡ３−２の一番上の入力を不能化する。 ２、 ８ＡＳＬＣＬ１０が低い。この動作はべ−；２．
ｔ ｏ −７Ｊ ／Ｌ／ ニＬ／、ＮＯＲゲートＡ３
−１（７）出力を高くする。この＾いレベルはＮＯＲゲ
ートＡ３−２の中間の入力ラインを不能化する。 ３、 高イＳ Ｔ Ａ ＲＴ ／ 、 ＯハＮ ＯＲチ
ー１− Ａ３−２の一番下の入力を不能化する。 ＮＯＲゲートＡ３−２ （第４ｃ図）が不能化されたと
き、その出力は低くなる。この低い出力はデータ・レジ
スタｃ３中にラッチされ、ロジック用ＩＣＬＫＥＮにな
る。このクロック能動化ラインは、低いとき、ＮＡＮＤ
ゲートＡ３−４と１３−１を不能化する。これらのＮＡ
ＮＤゲートの出力は高くなり、ゲートＨ４−１どＨ４，
−１３を不能化する。ゲートＨ４−１と８４−１３が不
能化されたとき、すべでのＤＬＰクロックは禁止される
。 動作の゛ベース単一パルス″メ１′ンテナンス・モード
は、すべてのデータ・リンク処理装置を単一パルスに応
答さけるであろう。なぜならばＡＤＲＶＬＤｌｏが高く
、ＢＡＳＬＣＬｌｏが低いがらである。信＠ Ａ Ｄ
ＲＶ Ｌ Ｄ 、／ Ｏ１，；ｔ、高イトキ、１」シッ
ク用１１０ ＣＡ Ｌ ／ 、 １ トＡ Ｄ １０
Ｇ ／′ヲ発生づるために用いられるＣＦ２上のトリ
スチー１〜の８−２−１フルヂブレクサ・チップ（第４
Ａ図の１２）を不能化する。このマルチプレクサ・チッ
プが不能化されたとき、両信号は１ｌ１００ｏｈレジス
タで＋５Ｖまで引上げられる。Ａｏ １０Ｃ，／は、高
いとき、（第４ｃ図のインバータＰ４にＪ：る゛低い″
への反転の後）ＮＡＮＤゲー１グー３は不能化される。 グー１−Ｍ３の高いレベルの出力は、メインテナンス・
カードが信＠ＳＴＡ ＲＴ／、Ｏを低く駆動したとき、
単一パルス・クロックが不能化されることを許す。その
後の単一パルス動作は、前に゛標準ローカル・モード”
の動作において既に述べられている。 スタック・レジスタ動作ニ スタック・レジスタ１１（第４Ａ図）の動作はＦＲＯＭ
１３の出力信号ライン＃ＬＤＳＴＣＫ／のステートによ
って制御されている。信号＃ＬＤＳＴＣＫ／は非サブル
ーチン・マイクロコード命令の間、低く保持されている
。この低いレベルは、３つのスタック・レジスタ・チッ
プ１１の低い能動化入力に与えられる。この動作は、ス
タック・レジスタ１１に現在のＰＲＯＭマイクロ」−ド
・アドレスをロードして保持させる。 すべてのマイクロコード・ブＯグラムは、信号＃ＬＤＳ
ＴＣＫ／を高く駆動して保持づることにより、サブルー
チンの１つのレベルに入る能力を有している。＃ＬＤＳ
ＴＣＫ／が高くなるど次の動作が起こるであろう。 １、 スタック・レジスタのロード機能が不能化される
。 コ？、 スタック・レジスタのカウント機能が能動１
ｉ１ｓされる。 第４Ａ図のｆｊ号＃ Ｌ Ｄ Ｓ −１−Ｃｔ＜ ／は
ロジック用ｎｎ Ｓ １ＣＬ ｌ＼しＮ ／ Ｉ＝な有
ためにショッ］−キ・データ・レジスタ・チップを通し
−（送られる。ぞして、この信呂は反転ざＩ！られＣ１
スタック・レジスタ＋１を数え上げるために用いられる
。このアドレスは（ノフルーチンが完成されるまでレジ
スタ中に保持される。この最新の１１−レスは、マイク
ロコード１ｆｉｊ令の主体にすＩｉるために、ザブルー
チンがスタック・ブランチを行なうとき用いられる。 次に非サブルーチン・コードが■１σ入れられて、仇月
＃ＬＤＳＴＣＫ／は低くなる。 共通フロント・エンド（ＣＦＥ）のメインテナンス・ダ
イスプレイ・ライン： ＣＦＥ １０Ｃは、反転するトリスチー１・・バラノア
と、第４． Ａ図のメインテナンス・ダイスプレイ・ラ
イン４０（ＤＰＬＹＯｌｌｏ−ＤＰＬＹｌｏｌｏ）を能
＊ ４じするために用いられる８：１のマルチプレクサ
・チップなどの標準物を含んでいる。ライン４０はこの
ラインのグループを構成する１０本の個々のラインを示
すために／１０で示されている。表■は種々の個々のデ
ィスプレイ・ライン（ＤＰＬＹＯＩｌｏ−ＤＰＬＹｌ
０１０）を示している。 （以下余白） 共通フロント・エンドはまた、ラインＤＳＴＡＴ８１０
−ＤＳＴＡＴ１１０＜’２ｍｍ、表ｆ）上の信号を表示
する能力を有しており、これらのラインはメインテナン
ス・カードへのデータ・リンク処理装置パステータス・
ライン″である。ＯＦＦはまた、ＤＬＣＰＳＴｌｏ （
メインテナンス・カードへのデータ・リンク処理装置ス
トローブ）やＤＩＯ３ＮＤ１０（メインテナンス・カー
ドへのＩｌｏの５ＥＮＤレベル）をも表示することがで
きる。これらのすべてのラインが、ＣＦＥカードの動作
をテストして検証するために、メインテナンス・カード
（２０ｏ）によって用いられる。 ＤＳＥＬ８１０ライン（ディプレイ・ラインへの入力に
関するマルチプレクサ・チップ選択ライン）−−ＤＳＥ
ＬＩｌｏ （ラインを表示するためのデータ選択に開す
るマルチプレクサ・アドレス・ライン）はメインテナン
ス・カードから共通フロント・エンド・カードへ送られ
、データ・リンク処理装置がメインテナンス・カードに
よってアドレスされた後、ディスプレイ・ライン上で能
動化されるＣＦＥ内部信号を選択するために用いられる
。 表■は表示可能なＣＦＥ信号と、それらをメインテナン
ス・ディプレイ母線上へ能動化するのに必要なり５ＥＬ
ｎ１０ライン・コードのリストを示し−（いる。 １’ ＲＯＭアドレス選択： 表Ｘａと表Ｘｂを参照して、マイクロコード・アドレス
の選択は、標準ロジック・ゲート、マルチプレクサ・チ
ップ、レジスタ・チップおよびデコーダ・チップを採用
する回路を用いる共通フロント・エンド・カード１０ｃ
上で実行される。マルチプレクサ１２はＦＲＯＭアドレ
ス・ラインＡＯ〜Ａ９を駆動するく第４Ａ図）。これは
各８メガヘルツのクロック・パルスでマイクロコード・
データをレジスタ１４中ヘラツヂさせる。 （以下余白） ０、Ｏ Ｉｆ ＩＩ Ｉｆ ＩＩ ＩＩ
ＩＩ ＩＩ−Ｎ の 寸 の ■ ト 表Ｘｂ： ゛されたΔ ゛ 戸のための、軌他之しン
１〕ＲＯＭ出カ ブランチ・ライン ＡＯの拡張されＡ： ３Ｗ Ｉ１
１！（１）／こめの（＃ＢＲＡＮＣＨｎ ） 周辺従
属ボードへの能動化ライン８Ｒ６５／１ ００ ０゜、、、、ＡＯはＣＦＥカード上のマル
チプレクサによって駆動される。 ００ １ ０ １ ０ ３ＥＬ２０ １
１ ８ＥＬ３１ ０ ０
３ＥＬ４１ ｏ ｌ ５ＥＬ５１
１ ０ ３ＥＬ６ＣＦ ＥＥ信号を
示す表Ｘａを参照して、１次マルチＩレクサ入力選択ラ
インは＃ＢＲＡＮＣＨ１−＃ ＩＪ ＲＡ Ｎ ＣＨ５
の現在のラッチされたＦＲＯＭ出／Ｊである。表■と信
号用語ＢＲ６＜ＦＲＯＭアドレス選択のためのＰＤＢ８
０がらのブランチ・ライン）を参照せよ。 アドレス・ビットＡＯ選択（第４Ａ図のライン３（５で
の）を達成するために、＃ＢＲＡＮＣＨ１−＋３ ＲＡ
Ｎ ＣＨ３は２つの独立なマルチプレクサ・ｆ−ツブ
への入力線を選択するであろう。＃ＢＲＡＮＣＨ４，＃
ＢＲＡＮＣＨ５およびＢＲ６は周辺型従属であり、ＰＣ
ＢロジックかまたはラッチされたＦＲＯＭ出力の１つか
のいずれかによって駆動され得る。ＰＲＯＭ出力ライン
がＢＲ６を駆動するために用いられるとき（表Ｘｂ）、
それは周辺従属ボードＰＤＢ８０へ送られて、次にＢＲ
６ラインとして戻される。そのようなライン＃Ｇ３−＃
Ｌ４は２２本存在しく表■）、それらは周辺従属ボード
ＰＤＢ８０が利用し得る。これらのラインは、第１にＰ
ＤＢ８０上の周辺従属ロジッりを制御するために用いら
れる。 ＃ Ｂ ＲＡ Ｎ ＣＨｎピッ］〜とＢＨ３はまた、Ｐ
ＲＯＭアドレス・ラインＡＯ〜Δ９の発生のために用い
られる（第４Ａ図）。これは用ｍＢＲＯＰ（１） ＲＯ
Ｍアドレス・ブランチ）とＰＲ３−１−（ＰＲＯＭアド
レスのためのスタック・レジスタの利用）を用いること
によって達成される。＃１３ ＲＡＮＣＨｎビットとＢ
Ｈ３が１つのブランチを′１６のアドレス（１６通りブ
ランチ）の１つに選んだときはいつでも、Ｂ Ｒ０１）
は“高い″である。＃Ｂ ＲＡ Ｎ ＣＨｎビットとＢ
Ｈ３がスタック・１ノジスタ１１をアドレスとして利用
するブラシノを選択したとき、ＢＲ３Ｔは高い。１６通
りブランチまたはスタック・レジスタのブランチのいず
れもが選択されない場合、非条件のブランチまたは２通
りブランチのいずれかが実行される。 １） ＲＯＭアドレス選択はメインテナンス用語ＳＷｌ
／の利用によっても行なうことが可能である（第４Ｃ図
）。 ＣＦＥｌｏＣがメインテナンス・カードの制御下にあり
かつＭＣがＳＷ１／を′低い″に駆動するとき、そのＭ
Ｃはいずれのマイクロコード・アドレスをもアドレスし
て読取ることができる。この機能は、ＰＲＯＭマトリッ
クスの内容を読取って確めるため、およびその関連する
レジスタのインテグリテイ−をテストするために利用さ
れる。 マスタクリア、選択的クリア、またはローカルクリアが
ＣＩ−ＥＩＯＣへ発せられたときはいつでし、＃ＢＲＡ
、ＮＣ＋＋＋ビットとＢＨ３は無視される。いずれのク
リア条件もＰＲＯＭアドレス母線（第４Ａ図のＡＯ−Ａ
９）をＯに等しくさせる。 ノ′ドレス母線ＡＯ−Ａ９は詔垂集の表■中に定義え＼
れている。アドレス０はすべてのマイクロコード・プロ
グラムの出発点である。 表Ｘａ中に見られるように、次のＰＲＯＭアドレスの発
生のために用いられ得るすべての可能なブランチング条
件が示されている。表ｘｂは、ＰＲＯＭアドレス・ビッ
トＡＯの拡張された選択のために用いられ得る５つのＣ
ＦＥの発生させられた能動化ラインのリストを示してい
る。これらの能動化ラインはＰＤＢ８０が付加的な２通
りブランチング能力を必要とするとき活性化される。 ＰＲＯＭパリティ・チェツキング： ＣＦＥカード１０ｃは各４９ビツトのＰＲＯＭマイクロ
コード・ワードについて奇数パリーア、イ・チェックを
行なう。全ワード長さは実際に５２ビツトで、しかし３
つの最も重要なピッ１へ番よ−Ｌのマイクロコード・プ
ログラムに使われなし）。、これらの３つのビットはパ
リティ・チェックさｉｔな（Ｘ０現在アドレスされてい
るマイクロコード・ワードはレジスタ・チップ１４中に
ラッチされ−（、さらにこれらのレジスタ・チップから
第４Ａ図の従属パリティ・チェツキング・チップ１８中
へ供給される。そして、この回路はＣＦＥｌｏｃに全４
９ビツト・ワードを一時に調べることをｆＦ′！Ｊ、ワ
ードの全合計が“偶数°′パリティに等しい場合、ロジ
ック用語ＰＥＲ（パリティ・エラー）ＩＩよ高くなる。 ゛高いパになるＰＥＲは゛パリティ・エラー″フリップ
７０ツブ１８を次の８メガヘルツのクロック・パルスで
送る。パリティ・エラー・フリップフロップのセツティ
ングはロジック用語ＰＥＲＦ／を゛低い″にする。 Ｆ ＲＯＭパリティ・エラー二 ゛偶数”ＰＲＯＭパリティがＣ’ＦＥカードで検知され
た場合、ロジック用語ＰＥＲは′高い”になり、ＰＲＯ
Ｍパリティ・エラー・ノリツブ７０ンゾをセットさせる
。ＰＥＲが高くなると同時に、１〕トＲ／は低くなる。 低くなるＰＥＲ／はロジック用？ａＣＬＫＳＴ （クロ
ック停止）を高く−する。 “高い゛になるＣＬＫＳＴはＰＲＯＭレジスタ・チップ
（ＦＲＯＭＣＬＫ／）のラッチングを制御するクロック
を不能化する。ＰＲＯＭＣＬＫ／の不１１１；化は（パ
リティ・エラーを生ずる）データをレジスタ１４中に残
す。ＰＲＯＭＣＬＫ／の不能化はまた、スタック・レジ
スタ１１をその現在の値にクロックする。パリティ・エ
ラー・フリップ７０ツブがセットされたとき、ロジック
用語ＰＥＲＦ／は第４Ａ図のライン４１で低くなる。“
低い′になるＰＥＲＦ／は次の動作を起こさせる。 １、 ＰＥＲＦ／が、周辺装置をターン・オフする１
こめに、周辺従属ボードＰＤＢ８０へ送られる。 ２、 ＣＦヒカード上のリクエスト・ラッチ１９がク
リアされる。この動作は、Ｉｌｏ ５ＥＮＤノリツブ
ノロツブ、ＲＥＱ （フリエスト）、およびドライバ２
０からのＥＭＲＲＥＱ （緊急リフ１ス［・）信号をタ
ーン゛″オフパさせる。 ３、 ロジック用語Ｃ０ＮＴＣ’Ｔ／は高くされる。こ
の動作はいずれのディストリビューション・カード（Ｄ
Ｃ）接続をも阻止し、エラーの時間に進行したいずれの
ＤＣ接続をも切断する。 ４、 周辺従属ボードの８メガヘルツのクロックがター
ン・オフされる。低くなるＰ Ｅ Ｒｌ” ／はロジッ
ク用らｌ１ＣＬＫＥＮ／を高（する。ＣＩ−Ｋ ＥＮ／
は８メガヘルツのクロックを許すために１〕］）８８０
によって用いられる。 ５、 ０）−Ｅの８メガヘルツのクロック（ＣＬＫ８ど
ＣＬＫ８／）はターン・オフされる。 ｐ ｒ＜ ｏ Ｍパリティ・エラーがデータ・リンク処
理装置を不能化（閉込め）する場合、エラー条件は、ベ
ース・パワーアップ・クリア、メインテナンス・カード
・ベース・クリア、５″イストリビユージヨン・カード
・マスタ・クリアまたはメインテナンス・カードに始動
されたＤ Ｌ Ｐローカル・クリアを用いることによ１
′Ｃ除去され得る。 ｉ〜レイン・プリンタ・データ・リンク処理装置二重」 へロースのＩ１０ザブンスアム中で用いられているｆ、
−夕・リンク処理装置（ソれは特定の周辺端末装置と上
位主コンピユータ間の周辺制御インターフェイスどして
働く）は、２枚のスライドイン型のプリントされた回路
カードで（１り成されるようにｆラインされＣいる。こ
れらのカードの１つは、（ぺてのタイプのデータ・リン
ク処理装置の共通で標準化された１ｆｆｉ能を与えるＣ
ＦＥまたは共通フロント・エンド・カードであり、その
第２のカードは、ある与えられたタイプの周辺端末装置
（この場合は、その端末装置はトレインプリンタである
）のために求められる特定の機能を供給するＰＤＢまた
は周辺従属ボードである。トレイン型プリンタｔｉ１４
Ｒとも呼ばれるそのような１−レイン・プリンタは、通
常１３２のプリント位置を伴なっており、また特有の１
８．４８．７２または９６のキャラクタ・セットを右し
ている。これらのライン・プリンタは高い品質でかつ高
速で文字や数字の出力を与え、その動作速度は６７ ！
５ Ｌ Ｐ Ｍ（分あたりのライン）または１，１０Ｏ
ＬＩ’Ｍまで、あるいは゛１８キ１？ラクタ・レットを
用いし１゜８００ Ｌ Ｐ Ｍまでも可能である。たと
えば、４８キトラクタ・セットで単一ライン・スペーシ
ングでプリントづ“るどき、基本的トレイン・プリンタ
は’１．’ｌ１００ＬＰの速度でプリンｌ−づる゛曲乃
を有している。 上述の分類の１−レイン・プリンタは、ミシガン州４８
２３２．デトロイトのバロース・：］−ボレーションの
１９７６年著作権のフオーム＃１０９４８０２または１
９７２年、１９７３年、１９７４年の著作様のフオーム
＃１００６３２８のような印刷された出版物中に述べら
れている。 トレイン・プリンタ・データ・リンク処理装置の周辺従
属ボード（Ｔ Ｐ−Ｐ Ｄ Ｂ ）は、典型的に分あた
り１，０００と１，５００ラインのトレインプリンタを
（データ・リンク処理装＠）Ｉ）ＬＰを用いるバロース
のＩ１０サブシステムへインターフェイスするのに必要
なロジック回路を含んでいる。 １）Ｄ Ｂ ８０は共通フロント・エンド・カードとそ
のＰ ＲＯＭ ｓ中に含まれるマイクロコード・ワード
によって制御されている。前に述べたように、ＣＥ Ｅ
どＴ Ｐ−Ｐ Ｄ Ｂは、適当なマイクロコードどＣ１
）組合せで、トレイン・プリンタ・データ・リンク処理
装置（−ｆ’ Ｐ−Ｄ Ｌ Ｐ ）を形成する。 トレイン・データ・リンク処理装置は上位主シスアムか
らプリント情報を受入れ、この情報をバッファ中にスト
アして、ハンマ活性化信号をそのトＬツイン・プリンタ
へ送る。なぜならバッファ中の各キャラクタは印刷され
るべき紙のシート上の適当な位置へ１−レイン・キャラ
クタがくることによりマツチさせられるからである。 ［・レイン・プリンタ・データ・リンク処理装置は次の
要素と特徴を含んでいる。 （ａ ） プリン［−の１ライン全体を保持するプリ
ン１〜・バッファ。 （ｂ） ソフｌ−にロードされた万能トレイン・イメ
ージ・バッフトス１−レージ。 （ｃ） ８０．１２０または１３２キヤラクタのため
のプリント位置適合性認識装置。 （ｄ ） グラフィック・キャラクタ・セラ１〜の変
えることができる定義。 ＜ｅ ＞ 必要なときのトレインｄ５よびトレイン・
イメージＩＤ検証。 （ｆ） ライン区切り能力。 °゛トレイン″たはプリントトレインは、各ブロックが
それぞれ次のブロックに接続されＩζ回転装「１であり
、あたかも鉄道におけるひと続きの有蓋貨車のようであ
る。くのボックスまたはユニットの各々は、キ１７ラク
タ・セラｌ−の有蓋貨車の列に並置されて走る紙の上で
のプリントにｄ３いて用いられる単一のキャラクタまた
は数個の二１： ｐラクタからなるキャラクタ・セット
を１１している。ｈレモン上の記号や文字または゛一つ
ながりの有蓋車″は、そのｌ・レインの各セットの第１
のキャラクタのために番号パ０”で始まる連続番号が付
けられている。手ねプリントはラフ１〜ウエアにＪ：っ
で可能である。 ｒＰ−ＤＬＰのＩ１０ディスクリブタは、動作のタイプ
を記述するＯＰフードの１デイジツトとバリアントの３
ｆイジツトを含んでいる。このディスクリブタは、上位
システムからの１つの伝送においてトレイン・プリンタ
・データ・リンク処理装置によって受取られる。 １〜レイン・プリンタ・データ・リンク処理装置のため
のＯＰＢコードには、３つの有効なタイプが存在する。 これらは次のもののためのコードである。 ｆ！Ｊ ｉ： これは、データが上位システムからト
レイン・プリンタＤＬＰバッフノア・ストレージへ転送
されるいずれかの動作である。 １人と： これは、トレイン・プリンタｌ） Ｌ Ｐと
上位システム間でデータ転送起こらないいずれかの動作
である。しかし、上位システ１１１＼結宋ディスクリブ
タを送ることによって動作りる。 １コー： これは、上位システムからメツセージ・ブロ
ックを受取ることにより起こる動作で、その上位シス″
アムへの同じ信号の返送である。 このシステムで用いられる゛読取″動作がないことに気
（Ｊ ＜であろう。“読取″動作がトレイン・プリンタ
Ｄ Ｌ Ｉ）によって“有効″どして受入れられるとき
はない。したがって、゛′読取″動作ピッｔ−Ａ ８は
常にｌ Ｏｔ＋でなければならない。もしパ読取“動作
がトレイン・プリンタＤ Ｌ ｌ）にょっ（受取られな
ければならない場合、“ディスクリブタエラー″がフラ
グされて、結果ディスクリブタが上位システムへ返され
る。 Ｉ１０ディスクリブタ（しばしばコマンド・ワードと呼
ばれる）はＯＰコードを伴なうバリアントの形において
得られる。用いられる種々の可能な動作は次の族１１中
に示されている。 １ｍ ’Ｔｌｔｌ’ 洋辱弊ｆｉ
ｌ’ ｎ 体す’ト １トｌト１ト１° ｌ
ト ）（表 −７７： ！ｔ＝Ｍ： ”ａ込″動作は、紙をプリントして勅か
しまたあるいは紙を肋かしてプリントし、それは印刷さ
れるべき各ラインのためのデータ流れの最初のワードで
受取られるフォーマツ１−慴報に従う。それは、゛終了
条件′°に達するまでラインのプリントを続ける。もし
有効でないどツ１−・パターンがプリント・バッファ〈
第５Ｂ図、第５Ｃ図）のロード動作について検知された
場合、ぞの回込動作はそのラインのプリントの後に終了
させられて、結果ディスクリブタ（Ｒ／Ｄ）が゛プリン
トヂエック／無効発児″ごット・セットと“プリント／
エラーラインブリンデド″ビット・セットとともに上位
コンピュータへ戻される。 １ム／遭皿、 ： ”無効°°ビビッ・パターンが検
知された場合、プリント・バッファ（第５１３図）のＴ
、１− ｆインクは完成されるが、そのラインはプリン
トされないということ以外は、゛書込／停止″動作は書
込動作と同じ動作を行なう。 欝」／ライン： ″″書込ラうン′°動作は、ＯＰ」−
ド中で決められているように、紙の移動とともに１つの
ラインをプリントする。も【ノ無効ビット・パターンが
検知された場合、そのラインが印刷されて、結果ディス
クリブタ（Ｒ，１０）（エラー条件を示している）が上
位システムへ戻される。 紙移動フォーマット・コードは次の族１２中に示されて
いる。 （以下余白） １ト ロ ｍづム」とボーンユニ３−止一： 無効ビット・パター
ンが検知された場合、プリン１−・バッファ・ローディ
ングは完成されるが、ぞのラインが印刷されないことを
除【ノば、１Ａ込ラうン／停止動作ば″゛ｍ込ライう″
ど同じ動作を行なう。 ｆｚＭ ’ｔＺＪ＋ ／３込ライン： 紙の移動がライ
ンの印刷に先立って起こるということ以外は、移動、／
書込ライン動作は占込ライン動作と同じ動作を行なう。 移動７／出込ライン／停止： ラインの印刷に先立って
紙の移動が起こること以外は、移動７／内込ライン／停
止動作は書込ライン／停止Ｗ＃ＪＩ’ｌ−ど同じ動作を
行なう。 書込、／ロードＦＩＢ（１〜レイン・、イメージ・バッ
フアン： 書込７／ロードＴＩＢ動作Ｇ、１１１２ ｔ
”述べるトレイン・イメージ・バッフ１（第５Ｂ図）を
Ｏ−ドするために働く。バリアント・ディジットＶ２．
！ｌ：Ｖ３ （表１１）はトレイン識別（ＩＤ）を決定
する。ｖ２のビット８と４はプリンタの速度を決定する
ためにエンコードされる（ ＯＯ−７５０ＬＰＭ；０１
＝１．１１００ＬＰ：１０＝１゜５００１ＰＭ ； １
１は予約されている）。 テスト： テスト動作はテスト結果ディスクリブタ（Ｒ
／ Ｄ ）を上位主システムへ送り返す。これらのテス
ト結果ディスクリブタは以後に説明される。 テスト／単備完了待ち： テスト／準儲完了待ちのＯＰ
コードは［’） Ｌ Ｐを′″Ｅ、 を力比″スデート
にづる。そのＤＬＰは、ｉ〜レイン・プリンタ（第２図
の５０ｐ）がオペレータによって準佑完了にされるまで
またはデスｌ−／侍櫨動作がギ１！ンセルされるまで、
能動化されたままである。この動作を受取ってＤ Ｌ
Ｐが゛準備完了″ス°アートにある揚台、イのｌ） Ｌ
Ｐはブランチしτ゛動作宛了゛結果ディスクリ１夕を
書込む。もしＤ Ｌ Ｐがテスト／′；１（ｈ完了持ち
ステー１〜にあるときにオペレータが１−レイン・プリ
ンタ（周辺￥ｉ置）をパｒ７−備完了″にした場合、そ
のＤＬＰはその結果ディスクリブタ（１べ／Ｄ）で゛動
作完了パを報告するで６うろう。 もしＤＬＰが゛″条件的キャンセル”ＯＰコーＦを受取
った場合、゛デスト°’ ０ ））コードはキトンセル
され、条件的キャンセル完了ピッ１〜か結果ディスクリ
ブタ中にセットされる。もしテスト７′持ｗ４ｉｌｉＩ
Ｊ作が進？’７中で、有効な′°条性的キャンセル′。 でない動作が受取られた場合、そのデス１〜動作はキャ
ンレルされて、ディスクリブタ・エラーと条件的キトン
セル完了ビットの両方がその結果ディスクリブタ中にセ
ットされる。 Ｙ ’；１． Ｉ−／準備未了待ｆ１３： ＤＬＰが
’ ”ｖ！６ｕ＋ 未了”条ｆ４を持っており、次に゛
準備未了”結果ディスクリブタを報告するＪス外は、テ
スト／準備未了持ち動作はデス１〜／準備完了待ち動作
とＩｒ１１様にｆｊなわれる。 デス１〜７・′スキップ： デス４へ／′スキップ動作
はプリントを行なわないで紙を移動するときに用いられ
る。紙移動制御はＳ１２中に示されているようにパリア
ン］−＃３中にエンコードされる。 テストフッ条件的キャンセル： このテスト／条件的キ
レンセル動作は、テスト／準備完了持ち動作またはテス
ト／準備未了持ち動作をキャンセルするために用いられ
る。テスト／待機動作が進行中に有効な条件的キャンセ
ルＯＰコードが受取られた場合、そのテスト動作は終了
させられて、条件的キレンセル完了ビン１〜が結果アイ
スクリブタ中に“ルット″される。テスト／待機動作が
進行中Ｃ４Ｍ効な゛条件的４： Ｐ２１ｚル′°′Ｃな
い動作が受取られた場合、そのテスト動作はキレンはル
されて、結果ディスクリブタと条件的キャンセル完了ビ
ットの両方が結果ディスクリブタ中にレットされひ。 ｊス］・■Ｄ： この＃ｍはｆ−夕・リンク処理装置？
？（ＤＬＰ）中で起こり、上位主システムへ２ワードの
結果ディスクリブタを送る。その第１のワードは“トレ
イン・プリンタＤ Ｌ Ｐ結果ディスクリブタ゛′の表
題′ｃ後で述べられる。その結果ディスクリブタの第２
のワードはそのＤＬＰのために上位主システムへ特定の
識別を確立するＩＤワードである。結果ディスクリブタ
のこの第２のワードは４デイジツトからなっており、そ
の始めの２デイジツトはトレイン・プリンタＤＬＰのた
めの識別子を含んでおり、次の２つのディジットは成る
与えられたサブシステム中で異なったＴＰ−ＤＬＰＳを
識別づるためにフィールドジャンパされている。このＩ
ＤワードはトレインＩＤから区別されるべきで、そのト
レイン１０はトレイン・プリンタｆｉ 横５０ Ｐ上に
現在装着されているキャラクタの゛１〜レイン・ブロッ
ク″に関する６ビツト数である。そのＩＤまたは結果デ
ィスクリブタの“第２ワード″は次のようにフォーマッ
トされる。 Ａ Ｂ ＣＬ） ８４２１ ８４２１ ８４２１ ８４２１ｏｏｏｏ
ｏｏｉｏ ｘｘｘｘ ｘｘｘｘ固定パイ１〜
フィールド 波性された ジャンパ 結果ディスクリブタの第２ワード 上記のバリアントＡとＢは常にＨＥＸ ０２を発する
ために存在し、そして上位システムに対して関連する周
辺装置が゛トレイン・プリンタ′°であることを指示す
る。バリアントＣとＤは上位主システムに対して付加的
な識別を示し、その識別はデータ・リンク処理装置のサ
ブシステム中の多重王Ｐ−ＤＬＰｓ間の識別方法に関す
る上位システムのソフトウェアを提供する。ディジット
ＣどＤは識別の柔軟性を備えるためにフィールドジャン
パ可能である。 エコー： エコー動作はデータ・リンク処理装置１２（
ＤＬＰ＞に上位主システムからのバッファ一杯の１−夕
を受入れさじで、そのデータを上位主システムへ再び戻
づ゛。これはデータ経路の信頼性ヂエツクのためである
。 トレイン・プリンタＤ Ｌ ｌ）結果ディスクリブタ：
トレイン・プリンタＤＬＰは、現在の動作に依存して異
なった結果ディスクリブタを戻す能ノコを右している。 Ａディジットはツベでの結果ディスクリブタに関して同
じである。次の表１３はこのＡディジブ１〜中のビット
によって運ばれる情報の説明である。 艮−ＩＬ 八８ 準陥未了。トレイン・プリンタは電源が入れられ
ておらず、プリントする準備ができていない状態である
。 Ａ４ ディスクリブタ・エラー。パリディ・エラーがＩ
１０ディスクリブタまたはノ”イスクリブタ・リンクに
ついて検知された。ｏＰコードはこのとき有効でなかっ
た（条件的キャンセル）か、ま１＝は無効０１） 二Ｊ
−ドが受取られた。 Ａ２ 垂直パリティ・エラー（主システム・インターフ
ェイス）。垂直パリティが上位システム・インターフェ
イス上で偶数であることを検知した。 Ａ１ 水平パリティ・エラー（上位システム・インター
フェイス）。水平チェック・ワードが正しくなかった。 書込結果ディスクリブタ： 次の表１４はいずれかの゛
書込″動作で戻されるＢ、ＣおよびＤの結果ディスクリ
ブタ・ディジット中のビットに関゛りる意義を示してい
る。 表１４ Ｂ８ １−レイン・イメージ・バッノ？がロードされて
いない。ＴＰ、−ＤＬＰが前にｒｌＢ中にストアされた
データを無効化する条件を検知した。 Ｂ４ プリンタ上の正しくないトレイン。プリンタ上の
１〜レインのトレイン識別子がＴＩＢでス１〜アされて
いるトレインＩＤと合致しない。 口２ 頁の終わり。プリンタが現在のプリントの頁の終
わりにある。この条件はシングルまたはダブル・スペー
スのノＡ−マットが実行されているときのみ起こる。 ８１ 予約。常にゼロ。 ０８ 予約。常にゼロ。 Ｃ４予約。常にゼロ。 Ｃ２プリント・チェック／同期エラー。ＴＰ−ＤＬＰと
プリンタ・トレイン間の同期条件からのずれが検知され
た。 Ｃ１プリント・チェック／無効発見。無効ビット・パタ
ーンがプリント・バッファ・ロードについて検知され、
ＴＰ−ＤＬＰがプリン１−・バッファ中のその位置でぞ
の無効キＶラクタを代用する。 Ｄ８ プリント・チェック／プリントされたエラー・ラ
イン。ＴＰ−ＤＬＰがビットＣ１にＪこって報告された
ようなエラー条件を検知したが、書込動作のタイプのた
めにそれがそのラインをプリン１〜した。 Ｄ４ プリント・・チェック／プリント・サイクル・パ
リディ・エラー。パリティエラーがプリントサイクルに
ついて検知された。 Ｄ２ プリント・チェック／ハング、合致が見られない
。ＴＰ−ＤＬＰがプリント・トレインの１回転の後にプ
リント・バッファ中にあるビット・パターンについて“
イコール比較”を発見しなかった。 Ｄｌ プリ７ウト・チェック／フォーマツディング・エ
ラー。ＴＰ−ＤＬＰが書込または書込／停止動作につい
てフＡ−マツ１−・ワード中にエラー条件を検知した。 テスト、テストＩＤおよびエコーの結果ディスクリブタ
： 次の表１５は、テスト、テストＩＤおよびエコーの
動作について戻されるＢ、ＣおよびＤの結果ディスクリ
ブタ中のビットに関する意義を示している。 人、Ｌ″Ｌ Ｂ８ １−レイン・イメージ・バッファがロードされて
いない。書込結果ディスクリブタのビットＢ８の説明を
参照せよ。 Ｂ４ プリンタ上の正しくないトレイン。書込結果ディ
スクリブタのビットＢ４の説明を参照せよ。 ８２ コラム幅ビット２゜プリン１−・ラーｆン１の長
さを特定するためにビット８１と関連して用いられる。 ８１ コラム幅ビット１゜プリント・ライン１の長さを
特定するためにビットＢ２に関連して用いられる。 ＣＢ ＬＰＭ型ごツー・２゜プリンタ速度（ジ１１ン
バの条件）２を示すためにビットＣ・１に閾連して用い
られる。 ０４ ＬＰＭ型ビット１゜プリンタ速度（ジャンパの
条件）２を示すためにピッｌ−Ｇ ８どｉＪＩ］連して
用いられる。 Ｃ２−トレインＩＤ、現在プリンタ上に装着されＤｌ
°（いるトレインに関する６ビツトの識別番号。 注 １コラム幅 ＣＷＢ２／木ＣＷＢＩ／−１３２ ＣＷＢ２／本ＣＷＢＩ −１２０ ＣＷ８２ 木ＣＷＢ１／−８０ ’ＬＰＭ型 ＣＴＢ２／ネＬＴＢ１ −１１００ ＬＴＢ２ ＊ＬＴＢ１／−１５００ テスト／持機およびテスト／条件的キャンセルの結果デ
ィスクリブタ： 次の表１６は、テスト／準備完了持ち
、テスト／準備未完了持ちおよびデスｌ−／条件的キャ
ンセルの動作について戻されるＢ、ＣＴ４よびＤの結果
ディスクリブタ・ディジットにＪＨブるピッＩ−に関す
る意義を示している。 表１６ Ｂ８ トレイン・イメージ・バッファがロードされてい
ない。書込結果ディスクリブタのビットＢ８の説明を参
照せよ。 Ｂ４ プリンタ上の正しくないトレイン。書込結果ディ
スクリブタのビットＢ４の説明を参照ぜに。 ８２ 予約。常に１口。 Ｂ１ キレンセル完了。Ｔ Ｐ−Ｄ Ｌ Ｐが現在の動
作をキャンセルした。 Ｃ８−予約。常にゼロ。 ４ Ｃ２−トレイン１０．プリンタ上に現在装着されＣ１て
いる１〜レーｒンに閏する６ビソトの情輻番丹。 表１７はテスト／スキップ動作について戻されるＢ、Ｃ
およびＤの結果ディスクリブタ・ディジット中のビット
に関する意義を示している。 表１７ Ｂ８１−レイン・イメージ・バッファがロードされてい
ない。書込結果ディスクリブタのビットＢ８の説明を参
照せよ。 Ｂ４ プリンタ上の正しくないトレイン、書込結果ディ
スクリブタのビットＢ４の説明を参照せよ。 Ｂ２ 頁の終わり。書込結果ディクリブタのピッ］−８
２の説明を参照せよ。 Ｂ１− 予約。常にゼロ。 １ エラー回ｔａ： ｔ−レイン・プリンタ・データ・リ
ンク処理装置は結果ディスクリブタ中にエラー条件の情
報を示ず。そのエラーは上位システム・メインテナンス
・ログ中にログされる。実際の回復り法は上位システム
のソフトウェアの仕事である。 人ム欠二乏１ユとバ１ティ・チェツキン ：１１０デイ
スクリブタ、ディスクリブタ・リンク（Ｄ／Ｌ）ｃｉよ
び結果ディスクリブタ（Ｒ／Ｄ）は、トレイン・プリン
タ・データ・リンク５８理装置２０８と上位主システム
１０の開でデーＣストリビュージョン・カード２０ｏｄ
を介・してメツセージ・１ノベル・インターフェイス１
５１ （Ｍｌ−Ｉ）を通して伝送される（第１図）。メ
ツセージ・レベル・インターフェイス１５１は、第２図
に見られるように、データ・リンク処Ｉ！Ｐ装酢のべ−
・ス・千ジュール２０ｏを上位主システム１０に接続す
るために用いられる２５木のワイＡ７のケーブルである
。 ディスクリブタ転送について検知されるパリティ・エラ
ーまたは無効ＯＰコードは、トレイン・プリンタＤＬＰ
に結果ディスクリブタを上位システムへ送らせて、その
データの転送を抑制するであろう。プリント動作中のデ
ータ転送について検知されたパリティ・エラーは、トレ
イン・プリンタＤＬＰにバッファ・ローディングを完成
させ、またラインをプリントすることなく結果ディスク
リブタを上位システム１０へ送らせる。 ロード・１−レイン・イメージ・バッファ動作中のデー
タ転送について検知されたパリティ・エラーは、トレイ
ン・プリンタＤＬＰにその動作を完了させ、また結果デ
ィスクリブタを上位システム１０へ送らせ°Ｃトレイン
・イメージ・バッフ１がロードされていないことを示１
゜パリティは、トレイン・イメージおよびプリン１−・
イメージの両方のバッファ中にストアされて（第５１３
図、第５Ｃ図）、プリント動作の間、トレイン・プリン
タＤ Ｌ ＋）がプリンタ償栴上へのプリント・サイク
ル中であるどさ″にチェックされる。もしエラーが検知
された場合、プリンティングは終了させられて、そのエ
ラー・と示す結果ディスクリブタが上位システム１０へ
戻される。 トレイン・プリンタＤＬＰのｔｍＧｌｌｉ： 以下の
議論はトレイン・プリンタ・データ・リンク処理装置の
ｉ要な機能、りなわら他の重要な要素に加えで、特に１
〜レイン・イメージ・バッファ、プリント・イメージ・
バッファ、区切りキャラクタ、フォーマット制御および
１−レイン識別について記述する。 １〜レイン・イメージ・バッフ７７： 第５Ａ図のＲ
Ａ Ｍ ２２と第５Ｂ図および第５Ｃ図を参照して、ト
レイン・プリンタＤＬＰはトレイン・イメージ・バッフ
ァ（ＴＩＢ）と名付けられている素子を含んでいる。こ
のバッファの中身はプリンタ機構５０ｒのプリント・ハ
ンマを起動すべきときを決定するために用いられる。起
こるべき有効なプリンティングのために、このバッファ
はプリンタ曙（Ｒ中で現在使われているプリント・トレ
イン・ブロックと合致ターるキャラクタ・セットでロー
ドされなければならない。トレイン・イメージ・バッフ
ァ（ＴＩＢ＞は、トレイン・モジュール上の２８８キＶ
ラクタに対応丈るアドレス可能な２８８バイ１〜を有し
−（いる。各バイトはトレイン・モジュール上の特定の
キＶラクタに対応する８ピツトのエントリである。トレ
イン・プリンタ・データ・リンク処理装置は各メモリ・
アクセスにつき２つの８ビツト・バイトを受取る。なぜ
ならイのトレイン・イメージ・バッファ（第５Ｂ図）は
ロードされているからである。 新しいトレイン・イメージは、次の場合はいつでも上位
システムからこのバッファ中ｌ＼ロードされなければな
らず、その場合とはトレイン・モジュールが交換された
場合、またはＴ Ｐ −Ｄ Ｌ ｌ）がメインテナンス
動作のためにマスク・クリアされたかあるいはオフライ
ンにされたかのいずれかの場合である。 −ｒＩＢのロード動作でトレイン・プリンタＤＬＰに伝
送されたデータの第１のワードは、ブランクおよび無効
のコード・ビット・パターン（２つの予備のキャラクタ
がＴＩＢのロードパ動作のために与えられており、また
そのＴＩＢから別々にストアされている）のための上位
システムの定義を含んでいなければならない。これらの
特別のキャラクタは後で述べられる。 ゛′フランク・コード”ビット・パターンは、この最初
のワードのＡとＢのディジット中に現われるようにデザ
インされており、゛無効コード”ビット・パターンはＣ
とＤのディジン１〜中に現われる。 同じトレイン・モジュール上の“可変″グラフィック・
キャラクタ・セラｉ−の定容が可能である。 す１．、）に部分的セットまたはより頻繁に用いられる
キＶラクタが、プリント速度を最大にするために形成さ
れることが可能である。 はとんどのプリンタ・トレインは各グラフィック項目の
多重コピーを含んでいる。たとえば、４Ｂグラフイツク
・トレインについて、そのグラフィック゛Ａ′：は位Ｉ
Ｑ１８．６６．１１４および１６２ｃｄこる。もしＥＢ
ＣＤ Ｉ Ｃキャラクタ“Ａ”（１−Ｉ Ｅ Ｘ Ｃ
１とコードされている）がグラフィックＡとしてプリン
トされるべき場合、ｌ−Ｉ Ｅ ＸＣ１は位＠１７．６
５，１１３，１６１の１へレイン・イメージ・バッファ
中にロードされなければならない。そのトレイン・イメ
ージ・バッファ中の最初の位置は“０”と指定されてい
る。 もしグラフィック゛Ａ”としてプリントされるべきＡ”
に加えて他のＥＢＣＤ Ｉ Ｃ値が存在するならば、４
つのトレイン・イメージ・バラフッ位置は択一的な伯の
中に分布させられるであろう。 たとえは、もし低い揚台のＥＢＣＤＩＧキャラクタ゛ａ
”（Ｈ［ＥＸ ８１）が高い場合と同様にプリン１〜
されるベキ場合、トレイン・イメージ・バッフ１は次の
ように［１−・ドされる： Ｔ １ ［３１７−Ｃ１：
ＴＩＢ（３５−＝８１ ：ＴｌＢ１１３＝Ｃ１およびＴ
Ｉ Ｂ １ （３１＝ ８１ 。 トレイン・イメージ゛ロード゛′中、もし区切りキレラ
フぶ（）−Ｉ Ｅ Ｘ ＣＦ 、以後に述べられる）
が検知された場合、トレイン・イメージ・バッファが゛
ロードされていない″であるごどを示−リ結果ディスク
リブタを返ずことによってその動作は完了する。 プリント・バッ゛ノア： トレイン・プリンタ・データ
・リンク処理装置は、２つの８ビツト・キャラクタとワ
ードあたりのパリティとからなるデータ・エントリでプ
リント動作あたりに１回ロードされる“プリント・バッ
ファ”を含ｌυでいる。 第５Ｂ図と第５Ｃ図はプリント・イメージ・バッノ７’
ＰＩＢ専用のＲＡＭ２２中の割当てを示している。バラ
ノア容凶は１つのラインのプリント（最大１３２文字）
のために十分である。プリント・コラムの数はバッファ
ｈが渦だされたとき決まる。結果ｙ’−ｒスクリブタは
紙の移動の直前に返される。前のディスクリブタまたは
プリン１〜のラインに反応して紙の移動が起こっている
間、トレイン・プリンタＤＬＰは新しいディスクリブタ
を受入れ、かつまたはバッファをロードすることができ
る。 ＩＩ％ １．ＩＪ ｐキャラクタ二 区切りキャラクタ
（ＨＥＸ ＣＦ）はそれがデータ・トレイン中で起こ
ったときＱ Ｅされて、そのデータの伝送は中断され（
残りのコラムのプリントは禁じられる。 しｉ切りキャラクタはプリントできないもので、８ヒ゛
ツトの）−１ｔ：ＸＣＦコードはいずれのときでしグラ
フィックを表わすために用いられることはない。区切り
キャラクタに関するチェックは、プリントＯＰコードの
バリアント・ディジット■２のビットＣ８をセットする
ことにより禁じることができる。パリアン１〜・ｆイジ
ツトＶ２″゛レツ１〜゛′（区切りキャラクタ・チェッ
クの禁止）のためのビットＣ８でのプリント・イメージ
・バッファ・ロードの間に、区切りキャラクタが上位シ
ステムから受取られた場合、このキャラクタは態動とし
Ｃフラグされる。 フ４−７ツト制御二 紙のスキッピングやスペーシン
グは、単一ライン・プリント動作についてのアイスクリ
ブタ・パリアン１へ・ディジットＶ３によって、または
多ｍライン・プリント動作でのプリン！−の各ラインの
ためのノ″−夕の最初の１６ビツトの転送にＪ３いて受
取られる情報によ−）Ｃ決定される。人１２の注２は、
このフＡ−Ｊット・ソードの図解的な説明を１４えＣい
る。このワードは常に゛°０パぐあるべき１１の予約ビ
ット（Ｒ）を含んでいるａ多重ライン・プリント動作に
おい−（、ＴＰ−ＤＬＰはフォーマツ１〜・ワードをＯ
−ディングしているとぎこれらの１１のピッ１へを調べ
る。もしＴ Ｐ−Ｄ Ｌ Ｐがこれら１１の位置のいず
れにおいても゛０″以外に何も検知しない場合、その動
作は終了させられて結果ディスクリブタが返されてフォ
ーマット・エラーを示す。 多重ライン・プリント動作中にあるラインを受入れたと
き、トレイン・プリンタＤＬＰは少なくともプリントさ
れるべき１つのデータ・キャラクタを受取らねばならな
い。もし上位システムが終了する場合、またはフォーマ
ツ１〜・ワードの直後にメ切り記号を伝送する場合、フ
ォーマット・エラ・−・ピッ１−が結果ディスクリブタ
中にセットされイ、ｅ作が終了する。トレイン・プリン
タ内の紙の整合はトレイン・プリンタ’１１４ｆｊ ５
０ ｒ内に挿入されたプリンタ・フォーマット・テープ
の利用によって決められる。 １−レイン際刈： ひとつながりの６ビツトが識別子と
して各１〜レイン・モジュールから受取られる１、この
情報は、テスト・スキップ動作を除くすべＣのテストお
よびエコー動作に反応して返される結果ディスクリブタ
で報告される。 識別子を伴なわないトレインは０″の識別子を有してい
ると解釈される。“ロード・トレイン・イメージ・バッ
ファ・（ＬＴＩＢ）ディスクリブタのトレインＩＤビッ
トもすべて゛０パでなければならず、そうしないとプリ
ンティングが禁じられる。 プリンタが“準備未了′°から゛準備完了°゛ステート
へ変化するときはいつでも、トレイン識別子（ＩＤ＞と
トレイン・イメージ・バッファ（ＴＩＢ）間の適合性が
再チェックされる。トレイン・プリンタＤＬＰがオフラ
インであるか、またはマスク・クリアされたときも、い
つでも適合性がチェックされる。もしその２つが等しく
ないならば、正しいｌ−レイン・イメージがロードされ
るまで、または正しいトレインがプリンタ上に装着され
るまで、トレイン・プリンタ・データ・リンク処理装置
はすべての後続動作のために結果ディスクリブタ中に゛
プリンタ上に誤トレイン”ビットをセットする。 速度能カニ トレイン・プリンタ・データ・リンク処理
装置！Ｈ；ｔ１，１１００ＬＰと１，５００１ト）Ｍ（
分あたりのライン）能力を有しており、適当な堅いワイ
ヤのジャンパ８２１が備えられている。［・レイン・プ
リンタＤＬＰの動作は次の場合を除いて変化しない。 ＜ａ）”デスｔ−″動作に反応して、結果ディクリブタ
・ピッＩ・がジ亀・ンバされた速度を示すために“″セ
ットパされる。 （ｂ）ｌ−レイン・プリンタＤ Ｌ Ｐが、パリアン１
−・ディジッ１−Ｖ２（ロード・トレイン・イメージ・
バンク７のピッｉ−位ｖ：１ｃ４）ディスクリブタ（Ｌ
１” Ｉ Ｂ ）にプリンタ速度（すなわち、分あた
り１．１００または１．５００ライン）を示すことをｔ
ｉｌｌ持するように設計されている。もしこのピッ１〜
がその装着された（速度）ジャンパと比較しない場合、
動作は柊了して結果ディスクリブタのごツｌ−８４（１
１１〜レイン）がセットされる。 ブランク・キャラクタ： １〜レイン・イメージ・バッ
ファ（１” Ｉ Ｂ ）“ロードについて、トレイン・
プリンタＤＬＰは“ブランク”コードに関する上位シス
テムの限定されたビットの配列を受取るよう設計されて
いる。この゛′ブランク・キャラクダ°に関する特性は
次のようである。 （ａ ） もしプリント動作においてプリント・バッ
ファ中にロードされる場合、紙の上の」ラム位置に関係
付けられているハンマが起動されない。 （ｂ ） もしトレイン・イメージ・バンク７４１に
ロードされる場合、プリント・・トレイン上の位置に関
係イリ番ノられたグラフィック・キ１７ラクタは決して
プリントされないであろう。 “ブランク・キャラクタ″は、ロードＴ Ｉ Ｂデータ
伝送の最初のワードのＡとＢのディジット内でトレイン
・プリンタＤＬＰへ伝送されなければならない。 無効キ１グラクタ：゛ロード−ｒ Ｉ Ｂ ”勅ｎ−に
ついて、トレイン・プリンタＤＬＰは、無効」−ドのた
めに上位システムの限定されたビットの配列を受取るよ
う設計されている。この配列は上位システムの限定され
たブランク・コード・ビット・パターン、またはトレイ
ン・イメージ・バッファ（ＴＩＢ）中の有効に限定され
たキャラクタのいｆれかの１つでなければならない。 ししそれが何か曲の配列であって、イれが“書込″勅１
￥に（Ｉ３いてプリント・バッファ中の無効ピッＩ・・
パターンの理由でその無効キャラクタを代用しでプリン
トする必要刈生じた場合、トレイン・プリン９ＤＬＦ’
はこのキャラツタをプリン１〜しようと試みる。しかし
、プリント・リイノルで限定されているような°゛比較
イ」−ル″を決して発見しないので、（以後に述べられ
るノトレ・イン・プリンタＯＬ ＋−’は結果ディスク
リブノ庖返しζ゛゛適合発見されずバンク′″そ小Ｊこ
とによりその動１′１を終了ジる。 無効キャラクタは、” Ｔ ｌ ［３１Ｎ−ド・デーダ
′ＩＩＡ送の最初のワードのＣどＤのディジットｃトレ
イン・プリンタ・データ・リンク処理）ｂｌ￥ノ＼伝送
されるだろう。 ４（’￥；Ｌ’ｉニア１： ： ８０．１２０．１３
２’−Ｖ：）ムノｇ幅のために１−レーＣン・プリンタ
ＤＬＰ中に１つのジー・ンバ・オプションが与えＩうれ
（いる。そのジＶンパは、現在使用中のブランクに関し
て圧しく装るされな４ノればならない。 プリン１−・サイクル： キＶラクタの実際のプリンテ
ィングは、プリントされるべきメツセージをスキャンし
てイれを第５ｃ図のトレイン・イメージ・バッファと比
較１゛ることにより制仰される。 プリン１−・バッファ中のキャラクタはプリンタ中のハ
ンマ位閤に対応し−Ｃいる。］−レイン・イメージ・バ
ッファ（丁ＩＢ）のアドレスはハンマ上に配置されたキ
ャラクタに対応する。もしトレイン・イメージ・バッフ
ァ中の８ピッ１−のエン１−りがプリント・バッファ中
の８ビツトのコードに等しい場合、セラ１−・レベルが
プリンタに送られてプリンタの次のプリント・サイクル
でそのハンマが起動させられる。トレイン・イメージ・
バッフＩＴＩＢ中へのポインタはトレインの動きと同期
を保っている。プリント・スキャンの間、プリント・メ
ツセージはスキャンされてトレイン・イメージ・バッフ
？のアドレスはキャラクタ・ハンマの位画に対応するよ
うに変えられる。これはプリント・バッファ中のすべて
のキャラクタがプリントされ終わるよ−（’ Ｗｃけら
れる。 上−しツイン・プリン９０ユｐ：＋〜レイン・プリンタ
Ｄ Ｌ Ｐのハードウェアの要暑−が第４Ａ図ｊ５よび
第５Ａ図に示されている。 トレイン・プリンタ・う：−タ・リンクｃＩＵ］！Ｂ装
置はＤＬＰＬ−ス・モジュールの１ｈ−面の隣合う細孔
に差込む９６チツプの多層印刷された２枚の回路ノＪ−
ドからなっている。これらの２ヰタのプリン１〜さ１１
だ回路ボードはＪＬ通通口ロン１〜エンド（ＣＦ［）カ
ードと周辺従属ボード（ＰＤＢ）と名付けられている。 これらの２つのボードは、３つの５０ビン前面コネクタ
によって互いに接続されている。前に示された表■は数
７でそのコネクタを示しており、また各ビンに関係付番
ノられた信号の名前を示している１゜ 第４へ図と第５Ａ図に見られるように、ＣＦＨの要素は
ブロックの形Ｃ示されＣいる。、ＣＦＥの中心部はＰＲ
ＯＭ制陣装Ｕどス１〜レージ部分１３ど１／ＩＴ”ある
。ＰＲＯＭスｈ Ｉ、ｔ−シバ１ 、０２４の５２ビツ
ト・ワードの全ス１〜レージ容量を与える１３の独立の
Ｐ ＲＯＭデツプからなってＪ３す、これは奇数パリテ
ィを含んでいる。Ｃ］ＩＨ’Ｉ Ｏｃは、ディストリご
ューションとメイン１ナンスのカードとのＤ Ｌ Ｐイ
ンターフェイスのためにレシーバ１１０（！−含んでい
る。これらの母線のための“能動化″信号はＰＤＢ８０
によって駆動される。 Ｄ Ｌ Ｐ ＲＡ Ｍストレージ・バッファ２２（奇
数パリティを含ｌυで１．０２４の１７ビツト・ワード
の容量を右している。）もＣＦ［１０ｃ中に配置されて
いる。しかし、ＲＡ Ｍストレージ２２はＰＤ１３８０
によって全体が制御される。表１−Ａは適用可能なＣＦ
Ｅ用語の詔愈を含／Ｖ ’Ｃいる。 Ｐ ｌ＜ ＯＭ ｉｌｊ制御装置： ＣＦＥ上の要素
１３に示された１３の［）１７０Ｍチップ（第４Ａ図、
第５Ａ図）は５２ピッ］−のフィクロコード命令語を形
成するために組合わされている。その１３のｌ） Ｒ０
Ｍチップへのアドレス・ラインは互いに母線化されてお
り、したがってすべての個々のアドレス・ラインはすべ
てのチップに共通である。１３デツプＰ ＲＯＭマトリ
クスのデータ出力は５２ビツト・ワー１〜べ・形成ずろ
。この１ノー１〜は共通人力アト１ノス・ライン上（、
二存在するア１ミレスの゛講出″Ｃある。これらのｌ）
Ｉ＜ ＣつＭ Ｓμツノ「−１ツタされＣいないＳＥＴ
でｄりるのＣ１その出力ヲｊ３′！、ノＪｆ＼ルツのり
臼ツクで同］旧さＵる手ＬＱノ）を必−尺てｌ！ＩＩ七
ζ）３．こ１しはレジスタ・ブーンブ′１４のイリＩＴ
Ｊ ＋、二よ―）ｃ、１￥ル文される。 ぞのしノジスタ・チップはそれぞれ８つのノリッゾフ［
トンブを含ん乙゛、１３す、ぞしＣ乙っの１ソゾが５２
ビツトのマイクロ゛二１−ド・１）−ドを同ｊｌ］させ
−Ｃう・ンヂづるにめ（ユ用いられ・−ζ）Ｄイニのフ
゛Ｉｆ凸れｌごマイ／７目コードω令は仝データ・リン
ク処Ｊ″Ｆ！桟Ｉｔ７のｉ！、）作を制？８０す坂）Ｉ
、：めに用いられる。各８メガノ＼ルツのり［］・ンク
・パルスは（ン（にン左＜ワードをレジスタパｆツブ１
４中へラップ゛リイ〉。 ！１？なったタイプのデータ・リンク処ｌ！１！駁間は
それｌ）自身の特右のマイク【ココートを必ＴＪとし、
ぞしノ（゛すべてのＣＦＥカードは１３のＰＲＯＩ〜・
１ブッ１１；（外は同一のハードウェアを念んでいる。 Ｐ ＲＯＭワードは物理的に５２ビツトを含んでいるが
、４９ビツトだりがマイクロコード・プログラムのため
に用いられる。 表■ａおよび表ｖｔｂはビットの位置と名前で、４９ビ
ツト（０−１１８”）のマイクロコード・ワードを示し
ている。すべてのＰＲＯＭ出力信弓名にはパウンド・サ
イン（＃）が先行づるので、それらは図面や表ざらにハ
ードウェアの流れにｄりいて容易に認Ｈされることがわ
かるであろう。マイクロコード・ワードのビット３２は
パリティビット（奇数）である。ＣＦＥカードは連続的
に奇数パリディをチェックして、もしいずれかの４９ビ
ットのＦＲＯＭマイクロコード・ワード上でパリティ・
エラー（偶数パリティ）が起こったとき、そのマイクロ
コード・プログラムを停止する。 ＲＡ Ｍバッファ： 第５Ａ図の共通フロント・エンド
（ＣＦＥ）１０ｃはランダム・アクセス・メ〔す・バッ
ファＲＡ Ｍ ２２を含んでいる。そのＲＡＭバッファ
（しばしばデータＲＡＭと呼ばれる）は１．０２４の１
７ビツト・ワードからなっている。このＲＡＭメモリの
すべての入力および出力はＰＤＢ８０によって受取られ
または駆動されろ。このＡ−ブン・コレクタ（６０ナノ
セカンド）読取アクセスＲＡＭに用いられる命名はＲＷ
ＯＮ ”である。このストレージ領域は、データ。 ０１−’コード、ディスクリブタ・リンク、ディスクリ
シタ・リンクの水平パリティ・ワード（ＬＰＷ）および
１−レイン・プリンタＤＬＰの動作を適正に制ｔｉ１１
するために必要な秤々のフラグをストアするために用い
られる。 スタック・レジスタ： スタック・レジスタ１１は３つ
のバイナリ・カウンタ・チップからなっている。このレ
ジスタは現在のＦＲＯＭアドレスの値、またはスタック
・ブランチングでサブルーチンから戻るときに用いられ
るアドレスの値を含むことができる。 周辺従属ボード（ＰＤＢ）： 周辺従属ボードは、ア
キュムレータのために用いられる６つの４×４レジスタ
・ファイル２１２からなる一般目的のレジスタ２３０．
コラム実行されたＲＡＭ２１４、無効キャラクタ回路２
１６．１ＰＷ（水平パリティ・ワード）発生器２１８９
周辺インターフェイス２２０．ライン制御ロジック２２
２．データ経路マルヂプレクサ２２４（９つの２重４−
１デ一タ選択チップを用いている）、比較ロジック２２
６、データ母線ドライバ２８．プラス・エラー検知ロジ
ックＪ３よび２通りブランチング・ロジックなどを含む
。 表１−ｂはＰＣＢ用語の詔柔を含んでいる。 “ロード・トレイン・イメージ”バッファ・・コマンド
のマイクロコード取扱いの簡単な説明を以下に述べよう
。 トレイン・データ・リンク処理装置（Ｔ’ ｌ） −Ｄ
ＬＰ）は、典型的にはメツセージ・レベル・インターフ
ェイスＩＥｚ（ＭＬＩ）を介して、分あたり１．０００
および１．５００ラインのトレイン・プリンタを上位シ
ステムへインターフェイスするために用いられる。前に
述べられたように、ＴＰ−ＤＬＰは２枚のカードからな
り、それらは共通フロント・エンドカード（ＣＦＥ）と
通常周辺従属ボード（ＰＤＢ）と呼ばれる周辺従属カー
ドである。 前に諸論したＪζうに、共通フロン［−・エンド・カー
ドは、データ・ストレージのだめのＲＡ Ｍの１．０２
４の１７ビツト・ワーｉごとマイクロコードをストアす
るために用いられるｒ’ ＲＯＭの１゜０２４の５２ピ
ツＩへ・ワＹドと、メイ〉′テノーンス・［１シツクと
、Ｄ Ｌ Ｐインク・−フェイス０．’） ８：ｆ ｊ
ンとを１６うえている。 Ｐ’ＤＢ８０は次のものを備λでいる。 ］、トレイン・プリンタ５０ｒ八、の制６！Ｉ （ｉｉ
号。 ２、 ＲＡＭバッファまにｔコＣＦ ＥのたＶ）のア
ドレス・ロジックとＲＡ Ｍアクセス・ロジック。 ３゜ 水平パリティ・ワード（Ｌ ｒ’ Ｗ ）と垂直
バリブイ発生とチェツキングのロジック。 ４、 識別ジャンパ。 ５、 １２の８ビツト・アキュムレータ。 （Ｓ 、 Ｇ’２目的レジスタ。 ７、 比較ロジック。 ｅ、、 （ＤＩの必要なフラグと制９１１０シック。 ７キユム１ノータ： 第５Ａ図のアキュムレータ２１２
は１２の８ビツト・１ノジスタ（アキュムレ−タ０−１
１と名付けられている）のためにデータ・ス１−レージ
を備えている。そのアキュムレータは６つの４×４レジ
スタ・ファイル・チップからなっている。いずれのとき
でも、これらのチップのうち２つだ【ノが同時に選択さ
れる。これらのアーヤ−７ムレー夕にＩ！ｌ連して８つ
の入力情報′、）−インと８つの出力情報ラインがある
。それらのチップの７ドレシングは以下の表１８によつ
℃示され−（いる。 （以１・余白） 艮１住：アキュムレータ・アドレシングと利用アキュム
選択されたチップ レータ ＩＶＩｓＤ ＬＳＤ ＡＣＣ８ＡＣＣ４
ＡＣＣ２ＡＣＣ１０’ Ｋ２ １３ ０
０ ０ ０１ Ｋ２ Ｊ３
０ ０ ０ １２ Ｋ２
１３ ０ ０
１ ０３ Ｋ２ １３ ０
０ １ １４１２に３０１００ ５ １２ Ｋ３ ０ １ ０
１６１２に３０１１０ ７１２に３０１１１ ８ Ｊ２ Ｊ３ １ ０ ０
０９ Ｊ２ Ｊ３ １ ０
０ １１０ Ｊ２ Ｊ３ １
０ １ ０１１ Ｊ２ Ｊ３
１ ０ １ １アキユム １ノータ 利用 Ｏトレイン絶対アドレス。 １ ＴＩＢサブスキャン・アドレス。 ビ
ュ２ ＴＩＢサブスキャン・アドレス（再ス
（ドア）。 ３ プリン１〜・バッファ・サブスキャン・アドレス
。 ４ プリント・フラグ。 ５ Ｃ８Ｌカウント。 ６ 結果ディスクリブタのＡとＤディジット。 ７ 結果ディスクリブタのＢとＣデイジツ （
ト。 ８ ＬＰＷフラグの開始、プリン１〜されたコラム
。 ９ ブランク・アドレスのプレスキャン。 １０ フラグの開始、プリント・データ・） ビ
′ラグ。 １１
１ 種々のアドレス（ワーキング・レジスフ） アキュムレータ４ ．１− 説明 ） 薯ラムのボｈム／トップ（０＝１−ツブ）。 １ １−ＰＣ８Ｌ３または４゜ ２ ０＝４から゛１ヘカウン１〜されたＰＣ８Ｌ。 〕 トトリレイン対小トム、／′Ｆツブ（０−トップ
）。 １ １−ｉ８対トレイン・アドレス・オーパフｒコ −
。 ５ 不使用。 ３ 不使用。 ７ト１ツイン・サブスキャン・ボ１〜ム／トツ１（０〜
１−ツブ）。 アキュムレータ５ ン ｌ−説明 Ｄ Ｗへド１−ΔＦフラグ。〜■ΔＩ ＴＡ Ｆｆ
＝続への退出のためのＰＣ８Ｌ最新手続を告げる。 １ ＰＲＩＮ−Ｔ’−７ラグ。ＷＲＩＴＥ手続へ戻
るための７ｆｉｉ 、ｑの手続を告げる。 ２ ｂ Ｃｔｌ Ｏ７、／ り。Ｅ Ｃ）Ｉ ０手
９ｚｅ ヘ戻ルための神、ぐの手続を告げる。 ３ｏ−ド・１ヘレイン・バソノ／・フラグ。 ＬＯ，へＤ’−ｒ−ＩＢ丁！７：ｌ＼戻るたメ（７）
（１々の手技を告げる。 ’Ｉ−７Ｃ３Ｌカウン１〜。コＵ）値ｋｉ ＣＳ Ｌ
７：ｌ’ ｐ測さ：ｊ？た３時に１だり増加させられる
。 アキュムレータ１０ ピッ１−！ｑ明 ０ 待機フラグ（１−持（３動作がベンディング）。 １準１伯完了のための祐Ｆ３（１−準Ｋｈ完了のための
侍鴻がベンディング）。 ２ テスト１０フラグ。第２のＩＤ結梁ワードを送る
ための結果手続を告げる。 ３ プリント停止フラグ。無効が起こった場合トニ、
ラインをプリントしない書込手続を告げる。 ４ 移匂博１フラグ。単一ライン・プリントのＩこめ
に最初に紙を動かづ８込手続を告げる。 ５ 多重ライン・フラグ。これは多重ライン・プリン
トであるといつ書込手続を告げる。 ６ ｋ了フラグ。多重ライン・プリン１−を停止−づ
゛るための書込手続を告げる。 ｌ バックアップ・フラグ。１つのキャラクタのＭＬ
Ｉバックアップを行なうためのドｌ込手続を告げる。 レジスタ・チップ選択はデコーダ・チップ（示されてい
ない〉によって信号ＡＣＣ８と△ＣＣ４から引出される
。チップＬＯ（示されていない）はＡＣＣ８とノ＼ＣＣ
／ｌによって厄択されたデツプに゛書込能動化′°を与
える。もう１つのチップＫＯ（示されていない）はＡＣ
Ｃ８とＡＣＣ４によつで選択されたチップに“読取能動
化″′を与える。 ４×４レジスタ・ファイル・チップ中の位置は表１８に
見られるように信号ＡＣＣＩと八〇〇２によってアドレ
スされる。 アキュムレータ２１２への入力は、ＭＰＸＳＥＬＡＤ制
御信号のステートに依存して、＃Ｃ０Ｎ５Ｔラインか、
または＃Ｃ０Ｎ５ＴラインとＲＡＭΔＤライン（ＢＣレ
ジスタ）の和かのいずれかである。 一覧目的レジスタ： 一般目的レジスタ２３０は７キユ
ムレータ２１２のための唯一のシンクを提供する。一般
目的レジスタは８つの入力情報ラインと１６の出力情報
ラインを有しており、そのレジスタは４つの４ビツト部
分Ａ、Ｂ、Ｃ，およびＤに分割されている。これら４ビ
ツトの部分は、２つの８ビツト部分であるＡＤとＢＣに
グループ化されている。信号ＬＤＲＥＧＣＡＤ（Ｌ−］
−ド・レジスタ・コラム・アドレス）、ＬＤＲＬＥＧＲ
ＡＤ（ロード・レジスタＲＡＭアドレス）のそれぞれに
または両方に依存して、情報はレジスタの部分ＡＤまた
はＢＣあるいはその両方へアキュムレータ２１２からロ
ードされる。 ８ビツトＢＧレジスタは、ＣＦＥカード１０ｃ」二のＲ
ＡＭバ・ソファのため（こアドレス・ラインを駆動する
。８ピッｌ−Ａ Ｄレジスタは、コラム゛実行され１；
コラム”ＲＡＭチップ２１４をアドレスする。レジスタ
（Δ、Ｂ、ＣおよびＤディジット）からの１６ビツトは
、データ・マルチプレクサ２２４のために４つのソース
の１つを供給する。 実行されたコラム・［１シック： このロジック＜２１
４＞の目的は、Ｅ」ラムが゛プリントされた”かどうか
を決定することで、すなわちニューモニックＣ０ＬＩ）
ＯＮ、Ｅｆｆｉ向えられる。この出力信号【ユ、高いど
き、そのコラムが既に印刷されたことまた番６１ぞのコ
ラムが印刷δれるごとｆｉ：意図していない（Ｉ−とえ
ば、ブランクがコラム中に残されるべき）ことを示１゜ 第４Ｄ図（ＤＬＰ接続［］シック）のブＬ】ツク図と一
般目的レジスタである第５Ｇ図におｔノる概略図を参照
すると、実行され１ζコラム・ロジックは１つの１Ｋ
Ｒ／・Ｎ４チツプＬ４から４’ｒ −、＞−Ｃいる。 このデツプ“１−４へのアドレス入力は、レジスタ２３
０のへ〇レジスタおＪぴ高い活性のマイクロコード出力
である信号Ｔ Ｉ−Ｉ ＲＡＭＣＬ、Ｄ（実行された［
≧へＭコラト、の上半分）によっ１制り１１すれる。 化量Ｔ）１１マハＭ ＣＬ Ｄはパ上半分／゛１・半分
コラム選択″（１−上半分）を指定する。（＋′ｉ号Ｗ
ＥＣＯＬＤＮ （実行されたコラムの書込口ｆ”ＪＪＩ
化）は、デツプに゛書込能動化″を与えるマイク［１コ
ードによ・）で冗生さ１士られる低い活性の信月である
。 イＢＢＤＩ「？△へ１ＣＯＩ（実行すしたｍｌ ５ ム
ＲＡ ｆｖｌへのデータ入力）は、ＲＡＭ２２へ入力情
報を与えるマーｒクロコードによって発生さぜ１．うれ
た高い話竹の仁ｆ：でおる、 −ＲＡＭｆｆ：’Ｊｔ！ｔｌ： ＊！５Ａ図、１５Ｂ
ｔ４Ｊ’；、１、ヒ第５Ｃ図に見られるように、ランダ
ム・アクレス・メモリ・バッファ２２（ＲＡＭ）は１Ｋ
Ｘ１７ビツト〜（１つの奇数パリティビットを伴なう１
６のデータ・ビット）のスト１ノージ容員を有しており
、ＣＦ Ｅカード１０ｃ上に配置されている。すべての
入力、出力、アトｌノス、杏込能動化ラインやチップｊ
″８！択ライン（、未開’ｒ１１従屈ボード８ｏ上に位
置している。上述の信号は」二２つの全面コネクタ８０
゜と８０１を介１）てＰＤＢ８０に接続されている。 ＲＡ ＭＡ Ｄ ｎライン５３は、常にレジスタ２３０
中のＢＣレジスタの内容にＪ：って駆動される。 信号Ｗ ｉＥ 、、／ （書込能動化、／〉は、適正な
タイミングのためにクロック（８クロツク１）でゲート
されるマイクロ二］・−ド出力に、Ｌって発生させられ
る。 信ＲＣ８／（チッ−ｆ”ＭｔＲ／）ｔＪ、ＰＤＢ８０上
でアースされて８３す、しＩζがってＲＡ Ｍ ２２を
連続的に能動化している。 信号Ｗ Ｅ 、／が″高い″とき、ＲＡ ｆｖｌ ２２
は゛読取°′モードに百かれている。、ＲＡＭＡＤｎラ
イン’＋３（ＲＡＭアドレス）によってアドレスされた
１１′／、蔭における情報は、１でＡＭｘｎ（ＲへＭ出
力）ライン２２．Ａ上に置かれており、データ・マルチ
プレクサ８３７へ送られ、次にデーにζ比較ロジック２
２６の２−１マルチプレクサへ送られる。 信号Ｗ［＝／が゛低い″とき、ＲＡＭ２２中は゛書込″
モードに置かれている。ラインＤＢＵＳｘｎは、周辺従
属ボード８０上のＩＮＲＡＭｘｎライン１００に直接接
続されている。Ｄ Ｂ Ｕ Ｓ ｘｎライン上に会まれ
る情報は、ＲＡ Ｍ Ａ Ｄ ｎライン５３によってア
ドレスされた位置のＲＡＭ２２中へ書込まれる。 ＲＡＭバッファ２２は、゛トレイン・イメージ″とさら
にプリント・イメージ、ＯＰコード、ディスクリブタ・
リンク、水平パリティ・ワード（ＬＰＷ）と他の情報を
ストアするために用いられる。 これはＲＡＭバッファ２２のマツピンクを示ず第５Ｂ図
およＵ第５０図中に示さねている。 第５Ｂ図はり−ドＯから１．０２３までに従ってマツプ
された全ＲＡＭを示している。ＲＡＭの上半分は用いら
れておらず（ワード５１２−１゜０２３） 、そしてＲ
ＡＭＤ９ （アドレス・ビット５１２）はＰＤＢ８０上
でアースされている。 用いられているＲＡＭバッファ２２の５１２個の位置は
第５Ｂ図と第５Ｃ図に示されている下半分１７）ＲＡＭ
（ＲＡＭ２２中−０） と上半分（７）ＲＡＭ （Ｒ
ＡＭＤ８−１ ＞として言及されている。 第５Ｂ図はＲＡＭバッファ２２のマツプを図示しており
、アドレス５１２から１．０２３は使われていないこと
がわかる。バッファ空間の残りの部分はアドレスＯ−２
５，５を含むＲＡＭの下半分（ＲＡＭＤ８−０）に分割
されて、この空間はディスクリブタと制御ワード（アド
レス０−１６＞のために用いられ、一方、アドレス１９
０−２５５はブレンド・イメージ・バッファにために用
いられる。 ＲＡ Ｍ ２２の上半分（ＲＡＭＤ８−１ ＞はアドレ
ス２５６−５１１に関連し、アドレス２５６−３６７は
制御ワード専用であり、アドレス３６８−５１１はトレ
イン・イメージ・バッフ？のために与えられている。 次の表１９は下半分および上半分のＲＡＭバッファ２２
の割り振りを示している。 民上里 下半分Ｆ＜ＡＭ （ＲＡＭＤ８−１ ＞十進法の アドレス ストアされた情報 ０ ディスクリブタ（一時的結果ディスクリブタ〉。 １ ディスクリブタＬＰＷ。 ２ ディスクリブタ・リンク＃１゜ ３ ディスクリブタ・リンク廿２゜ ４ ディスクリブタ・リンク＃３ （ＬＰＷ）５
多重ライン・フォーマット。 ７ トレインＩＤ（最後のロードＴＩＢ動作から）。 ９ 呼出されたＩＤ。 １６ バックアップ・ワード（０１）。 １９０ １３２コラム・プリンタのためのＰＩＢ開始
アドレス。 １９６ １２０コラム・プリンタのためのＩ） ＩＢ
開始アドレス。 ２１６ ８０コラム・プリンタのためのＰＩＢ開始ア
ドレス。 ２５５ バッファ端。 １半分ＲＡＭ（ＲＡＭＤ８−１） ０ テスト・、・′侍膿中のディスクリブタつ１
チット／′待（４中のディスクリブタｔ−Ｐ０ ２ テスト／’ ｎ ｅ中のディスクリブタ・リンク
＃１ａ 。 ３ テスト２／持会中のディスクリブタ・リンク＃２
゜ ４ テスト７／持截中のディスクリブタ・１ノンタ
！ｔ３（ＬＰＷ）ｅ ５ ＬＥ較（２８００）のためのキレンセルＯＦ）
コード。 ’１１”＋ −；’ランク／無効アト１ノスっ１１
２ 王ＩＢｆｔ［ｌ始アドレス。 ２５５ ＴＴＢｉ袴了アドレス。 塵ｊキャラクタ倹囲−： 印刷されるべきキャラクタ
が有効かまたは無効かを決定する手段を備えるために１
に×１ピッｈ ＲＡ Ｍチップが用いられ（ＲＷＯＯ）
、これは第５Ａ図の要素２１６上にある無効ＲＡＭとし
て８及される。無効ＲＡＭのアドレスラインは、２つの
４ビツト・ラッチ２１５として用いられる２つのチップ
の内容によって駆動される。 １ Ｋ−ＲＡＭ２１６へのＤｉ（データ人力）接続はＤ
Ｉ ＲＡＭ Ｉ ＮＶ （ＲＡＭ中のデータが無効）
であり、その信号（よマイクロコード発生させられる。 無効ＲＡ〜１２１６へのＷ Ｅ ／接続はＷＥＲＭＩＮ
Ｖ （無効ＲＡＭへの書込能動化）で、ぞれもまたマイ
クロコード発生させられる。無効キャラクタ検知は、全
体にマイクロコードによって行なわれる。 データ経δマルチプレクサ： １５Ａ図に見られるよ
うに、データ・マルチブレクリ２２４は、４つの可能′
な“ソース°°のいずれがＤ８ｔＪＳと■ＮＲＭ母線１
００を駆動するかを２択するために用いられる。データ
・マルチプレクサ２２４は９つの２連４−１デ一タ選択
チップからなっており、それらのチップは１８ビツトの
出力を与え、そのうち１７ビツトだけが用いられる。９
つのデータ選択チップは、ストローブ入力（Ｓ Ｔ １
、／と５Ｔ２）のアースによって常に能動化されてい
る。９つのデータ選択チップへの８１−へ入力（ネ共通
であり° ぐイクローコード用語Ｍ Ｐ Ｘ ［） Ａ
’Ｔ Ａ△（マルチプレクサ・アークΔ）によって！
８勤される。５Ｌ１３人力も共通であり、フィクロコー
ド用語ＭＰＸＤＡＴＡ８（マルチプレクサ・データＢ）
（〔よっＣ駆動されるヮ データ・マルチプレクサ２２４のデータ選択チップは次
の４つのソースによって供給される。 １、 アーク選択チップのＡ−１とＡ−２の入力に接続
されている一般目的レジスタ２３０力翫らの１６ごツｌ
−（ＩＲＡＭＡＤ７− ＩＲＡＭＡＤＯおよびＲＡＭＡ
Ｄ７−ＲＡＭＡＤＯ）。 ２、 テスト／ＩＤ？６果ディスクリブタの第２のワー
ド（ＩＤワード）を形成する１６ビツト。 こｔ；はＩＤジトンパ８２と固いワイヤの回路８２Ｔｖ
かｌらくる。 今までテスト／ＩＤの説明で述べたように、８つの最も
重要なビットは固定されている。チップＤ３のＢ２人力
に接続されているビットＢ２は、１．１１００ｏｈ引上
げレジスタを介して高いに引上げられ、一方、残りの７
ビツトはアースされてＨＥＸＯ２の固定されたバイトを
形成する。重要でない８つのビットは、識別ジャンパｒ
ＣＤ８−Ｄ Ｉ Ｄ １からのものである。これはデー
タ選択チップの第２のソースであり、このソースはデー
タ選択チップの８１．８２に接続している。 ３、 データ選択チップの０１とｃ２に接続されている
Ｒ Ａ Ｍ ｎｎ母線２２．（ＲＡＭ八〇へ−ＲΔＭＤ
１とＲＡ Ｍ Ｐ Ａ Ｒ＞上のＩＫＸ１７ビツ）−Ｒ
ＡＭ２２ （ＣＦＥＩＯ，上にある）出ノｊ″）ｒンか
らの１７ビン１−〇 ４、 データ・マルチプレクサ２２４に入力を与えるラ
インＬＰＷｎｎ上のＬＰＷ発生器２１８がらの゛１６ビ
ツト。これらのビットは１ｉ）ＷＡ８−ＬＰＷＤｌと名
付けられており、それらはマルチプレクサ２２４のデー
タ選択チップのＤｌと］〕２の入力に接続されている。 垂直パリティ（奇数）は各１６ピツト・ソースのために
発生させられて、入力Ａ２，１３２．およびＤ２を有す
るチップＨ４（２１７中の垂直パリティ回路）へ接続さ
れている。これはＰＡＲＧＥＮ（パリティ発生）と名付
けられている。ＲＡＭ２２出力はＲＡＭＰＡＲと名？Ｊ
’ Ｇ−Ｊられているそれ自身のパリティ・ピッ１を満
たず唯一のソースである。 次に示された表２０は、データ選択マルチプレクサ２２
４への入力のソースの選択を示している。 男２０：データ選択マルチプレクサへの入力のためのソ
ース選択 Ｍ Ｐ Ｘ Ｍ Ｐ Ｘ データＢ データＡ データ ０ ０ 一般目的レジスタ ０ １ ＩＤワード １ ０ ＲＡＭ出力 ｉ ｉ ＬＰＷ マルチプレクサ２２４の出力はＤ Ｂ ＬＩ Ｓ ｎｎ
への経路Ｍ Ｐ Ｘ ｎｎを与える。これは３つの１−
リステート・チップを介して行なわれる。これらの装置
は、マイクロコード発生させられた信号ＥＮ〜Ｉ Ｐ
Ｘ 、／（能動化−マルチプレクサ、′りが″低い″ど
き能動化される。 Ｌ」立潴仁光」Ｌ旦し二ｊ二五二乙力一二 水平パリテ
ィ・ワード発生器プーエツカ２１８は、１ＧのＪ Ｋフ
リップフロップからなっている。すべてのクロック入力
Ｉよ、マイク［１ニコ一ド用語ＣＬ Ｋ Ｌ Ｐ Ｗ
ＲＧ（クロックしｌ） Ｗレジスタ）によって駆１１
Ｈされる。 すべての現在の入力は、クロック（８Ｃ１，、Ｋ ２
）でグー１〜されるマイクロコード用語ＲＥ Ｓ Ｔ
Ｌ ＰＷ（リセソ１〜Ｌ Ｐ Ｗ ）によって駆ＷＪさ
れる。各ノリツブ７０ツブのＪと１〈の入力は、ＤＢＬ
ＪＳの１６ビン１−の１つによって互いに結合され°Ｃ
いる。 ＬＰＷＲ生器２１８ （７）ａｔカライン（ｔ Ｌ Ｐ
Ｗ Ａ ８−ＬＰＷＤｌと名付けられており、これら
はデータ・マルチプレクサ２２４への４つの入力の１つ
を供給する。 Ｌ Ｐ Ｗ発生鼎２１８は、最初にマー−クロコード信
号ＲＥＳＴＬＰＷによってすべてが１にリセットされる
。゛受取り″または゛′伝送″データは、ＩＰＷ発生器
への入力としてＤ Ｂ （、Ｊ Ｓへ供給される。次に
マイクロコードは、クロック・パルスをそのＬＰＷ発生
器２１８ （ＣＬＫＬＰＷＲＧ）へ供給する。それぞれ
すべてのデータ・ビットが゛高い″場合、関連するフリ
ップ７０ツブはトグル（ｔｏｇｇ＋ｅ）１′る。もしそ
のデータ・ビットがパ低いパとさ′、関連するフリップ
７０ツブはそのｏｈのステー１−を維持する。受取られ
たまたは伝送された各データ・ワードは、［）ＢｔＪＳ
上に置かれて、ＣＬ Ｋ Ｌ ＰＷＲＧによってクロッ
クされる。 Ｔ Ｐ −Ｄ Ｌ Ｐ″“から″の伝送のために、この
データは上位主システム１０へ伝送される。なぜならそ
れはＬＰＷ発生器２１８ヘクロツクされるからである。 すべてのデータが伝送された後、ＬＰＷ発生器中に残さ
れた１６ビツト・ワードは水平パリティ・ワードあり、
それは上位主システムへ伝送された次のワードである。 ＴＰ−ＤＬＰ”八″の伝送の１＝め、ＬＰＷ発生器２１
８はマイクロコード信号ＲＥＳＴＬＰＷＩ、−よってプ
リセットされる。名ワードが受取られたとき、それはＤ
Ｂ Ｕ Ｓ ｎｎ上へ与えられる。そのマイクロコー
ドは、この受取ったデータでＬＰＷ発生器をクロックす
るために、ＣＬＫＬＰＷＲＧを発生する。丁度ＬＦ）Ｗ
発生器２１８のデータ伝送動作のように、ＬＰＷＲ生器
はＤＬＰ発生した水平パリティ・ワードを含んでいる。 データ転送において、トレイン・プリンタ・データ・リ
ンク処理装置によって受取られた最後のワードは、上位
システム１０からのしＰＷである。このＬＰＷはＤＢＵ
Ｓ上ヘゲートされて、またＣ Ｌ Ｋ Ｌ Ｆ’ Ｗ
ＲＧ信伯母よってＬ＋−）Ｗ発生器２１８中ｌ＼クロッ
クされる。データ・リンク処理装＠光生したＬＰＷは、
上位シスブームの供給されたＬＰＷと等しくなければな
らない。ちしＬＰＷエラーが起こらないならそのＬＰＷ
は０°′に等しいであろう。 Ｌ匪ＺムＺ止：ｌ！］辺従属ボード（ｆ） ｌ） ［１
） ８０上に８つの識別ジャンパ８２（第３図）が存在
し、それらはＣＩＤ８−ＤＥＤｌと名付Ｃノられている
。これらの信号は１．１１００ｏｈ引上げレジスタに接
続されており、それはジャンパが存在しないときロジッ
クに゛高い”を与える。それぞれすべての信号は、ジャ
ンパの装着によって“低い”が強制される。これらの信
号はデータ・マルチプレクサ２２４へ供給される。 比較ロジ？り： 比較ロジック２２６（第５Ａ図）は２
つの４ビツト・コンパレータ・チップを用いる。これら
のチップは、２つの８ビツト・ソース間の比較を行なう
ために、タンデム様式に配置されている。 比較ロジックのためのソースへは、２つの４ビツト・カ
ウンタ・チップからなる８ビツトの比較ラッチ２１５で
ある。 ソースＢは２つのクワッド（ｑｕａｄ） ２−１マルチ
プレクサ・チップ８３ツの８ビン１〜出力である。 これらのマルチプレクサへの１６ビツト入力は、ライン
２２ａ上のＲＡＭバッファ２２の出力からくる。これら
の１６ビツトは、ＲＡＭ２２の上半分または下半分の選
択に依存して、“トップ″と“ボトム″の８ビツト部分
に分割される。 マルチプレクサ・チップ８３ツへのＳＬ大入力一緒に結
ばれており、“トップ″または゛ボトム″の８ピッ１〜
部分のいずれが選択されているかに関して制罪される。 ＳＬ大入力マイクロコード信号である５ＬＴＨＢＨ（”
高い″が下半分と等しい）に接続されている。比較レジ
スタは、マイクロコード発生させられた低い活性の用語
ＬΔＴＰＡＤＡＴ（比較レジスタをプリン１−・データ
でロードせよ）に接続されているＬＤ／（ロード／）入
力を有している。 マルチプレクサ・チップ８３．Ｍからのデータは、用語
ＬＡＴＩ”ＲＯＡＴが低いときクロック（８０ＬＫ／３
）の立ち上がりで比較レジスタ中にロードされる。この
比較レジスタからのデータ＋、１、フォーマット制御へ
のデータ経路でもある。比較ロジック２２６の出ツノは
、８−１マルチブレクザ・チップ２２１Ｐ中に供給され
る用語“Ｔ １ ＋３がＰＩＢに等しい°である。マイ
クロコードは、マイクロ−」−ド出力＃ Ｂ ＲＡ Ｎ
ＣＨ５と＃ＢＲＡＮＣＨ２から用語ＡＯを発生させる
ために、その用ｒｆＴ１Ｂ−ＰＩＢを用いることができ
る。用語＃ＢＲΔＮＣＨ３は効果的に５ＥＬ２／を低い
に駆動し、それは８−１マルチプレクサ・チップ２２１
．を能動化させて信号ＡＯにＴＩＢ＝ＰＩＢのステート
を生じさせる。 エラー検知： ＴＰ−ＤＬＰ中のエラー検知の大部分
は、２つの５１２Ｘ４ビットＰＲＯＭチップ中で行なわ
れる。第５Ｈ図に見られるように、これらはＰＲ５０１
とＰ Ｒ５０ｂと名付けられている。 信号ＯＰ ＤＥＣ８ＥＬ（ＯＰデコード選択）１よ、
ＰＲＯＭチップＰＲ５０□とｐ Ｒ５ｏｌ、へのへ８ア
ドレス・ライン入力に供給される。ＯＰデコード選ＪＲ
信号は、実際にＰ ＲＯＭの機能を次のように指定する
。 １、 ０ＰＤＥＣ３ＥＬが“″高い″とき、ＰＲＯＭ５
０ｃ、、と５０らがＯＰコードをデコードするためと無
効ＯＰコードを検知するために用いられる。 ２、 ０ＰＤＩＥＣ８ＥＬが゛低い”とき、ＦＲＯＭ
５０．と５０１．は、垂直パリティ発生／検知、ＬＰＷ
エラー検知、フォーマット・エラー検知、および区切り
キャラクタ検知のために用いられる。 Ｐ ＲＯＭ ５０．ハＤ Ｂ Ｕ Ｓ （７）ディジッ
トＡと８を七二りするために用いられ、一方ＰＲＯＭ５
０１．はＤＢＵＳのディジットｃ、！＝Ｄをモニタする
。ＤＢＵＳ上の情報はＰＲＯＭ５へのアドレスとして用
いられる。ＰＲＯＭ５０Ｑ、と５０１ＪＪ：びＣ８Ｏ／
Ｉ動化ライン入力は常に能動化されており、すなわちア
ースされている。８つのＦＲＯＭ出力は、ＤＢＵＳ中の
１６の入力によって決定される機能を生ずる。次の表２
１ Ｇ；＆ ５０．と５ Ｏｆ、＋７） ８−） ＋７
） Ｆ’ ＲＯＭ出力の機能を示している。 （以下余白） 垂 パ１−イ −、／： 表２２と第５Ｈ図に見られ
るように、ＰＲＯＭ５（５０へと５０ト）からの２゛つ
の出力信号は！７！直パリティ発生と検知のために用い
られる。これらは０ＰＤＥＣ８（ＡＢＰ Ａ ＲＧ Ｅ
Ｎ ）とＣＤＰＡＲＧＥＮである。０ＰＤＥＣ１３は
、ＤＢＵＳのＡとＢのディジットの奇数パリティに関し
て゛高い″であり、一方ＣＤＰΔＲＧＥＮはＣとＤのデ
ィジットの奇数パリティに関して“高い″である。 表２２ 垂直パリティ発生／検出 ＣＤＰＡＲＧＥＮ ＡＢＰＡＲＧＥＮ Ｐ
ＡＲＧＥＮ ＤＩＩＵＳＰＲＩ’ＡＴ２ＥＲＲＯ
Ｒ００１０１ ００１１０ ０１０００ ０１０１１ １００００ １００１１ １１１０１ １１１１０ 匝直パリティ発生に関して、偶数パリティのために“高
い″レベルを、また奇数パリティのために゛低い″レベ
ルを発生することが必要である。 垂直パリティ検知に関して、もし次の２つの条件のいず
れかが存在する場合、パリティエラーを示すために高い
レベルを発生する必要がある。 １、 データの１６ビツトがビット“オン″の奇数を有
している間、パリティ・ビットが高い。 ２、 データの１６ビツトがピッドオン″の偶数を有し
ている間、パリティ・ビットが低い。 第５■図に見られるように、これらの機能は２３！！４
−１デ一タ選択チップＳ４によって発生させられる。Ｓ
ＬＡとＳＬＢはデータ選択チップＳ４への選択入力であ
る。 信号ＰΔＲＧＥＮはデータ経路マルチプレクサ２２４へ
のパリティ・ビット入力である。そのマルチプレクサ入
力のマイクロコード選択は、このＰＡＲＧ［：Ｎビット
が用いられるとき決まる。信＠ＰＡＲＥＲＲＯＲ（パリ
ティ・エラー）は、マイクロコードによってテストされ
るために、前面を介してＴＥＳＴ５としてＣＦＥｌｏｃ
へ送られる。 ＬＰＷエラー検、＋１−： ＰＲＯＭ５５０．ｌｋ、
５０＆からの２つの出力信号は、以前に示された表２１
と第５１−１図で４つかるように、ＬＰＷエラー検出の
ために用いられる。これら２つの出力信号は、ｏＰＤＥ
Ｃ４（Ｌｌ）ＷＡ［３）およびＬＰＷＣＤと名付りられ
ている。０ＰＤＥＣ４（ＬＰＷＡ［３）は、ＤＢＵのＡ
とＢのｆイジッＩ〜が０に等しいとき“高い″である。 ＬＰＷＣＤは、Ｉ） Ｂ Ｕ Ｓの０とＤのティジット
がＯに等しいとき゛高い″である。 第５Ｈ図に見られるように、Ｐ ＲＯＭ出力０ＰＤＥＣ
４としＰ Ｗ ＣＤ Ｇ、ｔ Ｎ Ａ Ｎ Ｄ ケ−ト
５０＆中へ供給されて、出力信号Ｌｌ）ＷＥＲＲＯＲ（
高いがニジ−に等しい）を進展さす。この信号は、マイ
クロコードによってデス１〜されるために、前面を介し
て−ｒＥｓＴ６としでＣＦＥｉＯＣへ送られる。 ノオーマッ１〜・エラー検知： 表２１を参照し一’：
％ ’ｑ１５８図のＰＲＯＭ５５０．ど５０ｂからの
２つの出力信号は、多重ライン動作についての有効なフ
ォーマット・コマンドに関するチェツキングにおいて用
いられる。これらの信号は、０ＰＤＥＣ１（ディジット
八が８に％Ｌい、またはＡが０に等しい）およびＬＰＷ
ＣＤと名付
送出ノリツブ７０ツブのステー１・である。 ４、 １ＣＰＳＴＬ１０： これはデータ・リンク処
理装置のス１−〇−ブ伯母である。 ！：５． ＳＴ １０１−／、Ｏ： これは上位シ
ステムのス１へローブ信号である。 ６、 ＴＥＲＭ、、０； これは２Ｆ位システムの
終了信号である。 ７、 ５ＥＬＣＬＲ１０： これはディストリピコ−
ジョン・カード（ＤＣ）からデータ・リンク処理ＨｆＦ
ｆ （Ｄ Ｉ−、Ｐ ）への選択的クリア信号である。 ８、 ＤＡ’ｌ八ｘｎへ０： これは′１７ビツト
のγ−タ母粉である。 ＋１べてのこれらのを面１３号は低い活性で、次の垢ｒ
）にのみ能動化される。 （ａ） ＣＦＥがディストリごニージョン制御カード
（ＤＣ）によって正しくアドレスされており、かつ （ｂ） 接続か可能な場合、すなわちデータリンク処
理装置がオンラインでありかつＦＲＯＭパリティ・エラ
ーが存在しない場合。 能動化されたラインの実際のステートは接続されている
時点での１−タ・リンク処理装置とディストリどニージ
ョン制御カード（ＤＣ）の論理的条件に依存する。 データ・リンク処理装置リクエスト： ＤＬＰリクエ
ストは、データ・リンク処理装置が上位シスｊムのアテ
ンションを必要としていることをディストリビューショ
ン制御カードに通知することができる方法である。リク
エストはディストリビューションカード（ＤＣ）へのＤ
ＬＰ割込み（１（ＥＱ）と考えられる。 ＤＬＰリクエストは次の場合にディストリビューション
制御カードに対してなされる。それは、ＤＬＰがそのジ
ャンパされたリクエスト・ライン（Ｌ ＣＰ ＲＱ ｎ
／ Ｏ）を低くしたとき、またはＤＬＰがそのジャン
パされたリクエスト・ラインとＥＭＲＲＥＱｌｏ （緊
急リクエスト）を低くしたときである。これらの両タイ
プのリクエストは１〕ＲＯＭのストアされたマイクロコ
ード・プログラムによって共通フロント・エンド・カー
ド（ＣＦＬ〉上で発生させることが可能である。マイク
ロコード・プログラムがＰＲＯＭの出）ｊライン＃ＬＤ
ＩＮＴ／（ロード・インターフェイス）を低くしたとき
、信号＃Ｃ０Ｎ５Ｔ１ （緊急リクエストのため）とＩ
Ｃ０ＮＳＴｈ２（リクエストのため）はＣＬＫ８／時に
リクエスト・ラッチ１９（第４Ａ図）と呼ばれるレジス
タ内にロードされる。共通フロント・エンド上の組合わ
せ型ロジックは、データ・リンク処理装置が″オンライ
ン゛°である場合、゛緊急リクエス１〜″がいつでも背
面上で能動化されることを許す。ＤＬＰが緊急リクエス
トを発する場合、それは非緊急リクエストをも発する。 これが行なわれるので、ディストリビューション制御カ
ードはどのＤＬＰがその緊急リクエストを行なっている
かを決定することができる。 背面ラインＥＭＲＲＥＱ１０はベース・モジュール中の
すべてのデータ・リンク処理装置に共通で、ＬＣＰＲＱ
ｎ １０ラインはそれぞれが独特である。データ・リン
ク処理装置が非緊急リクエストを発した場合、それは、
そのデータ・リンク処理装置がオンラインであり、かつ
そのベース・モジュール中の他のどのデータ・リンク処
］ｌｌ！装置も緊急リフニス１〜を行なっていない場合
にのみ背面上で“°能動化″される。 データ・リンク処理装置データ転送スう゛−ト：２つの
可能な動作モードがデータ・リンク処理装置１１ｉ７
Ｄ Ｌ Ｐと上位主システム１０の間のデータ転送速度
を支配する。これらのモードは（ａ ）デマンド・モー
ドと（ｂ）バースト・モードと呼ばれている。 デマンド・モードは４メガヘルツより小さい速度でデー
タ転送を起こさせる。バースト・モードは４メガヘルツ
の速度すなわち１秒あたり６４メガバイトの速度でデー
タ・ワード（１６ビツト）転送を起こすことができる。 データ・リンク処理装置（ＤＬＰ）とディスミルリビュ
ージョン制御カード（ＤＣ）は、それらがデータを与え
たりまたは受取ったりしたとき、゛ストローブ両足応答
″信号を互いに送ったり送り返したりする。ＤＬＰは用
語ＬＣＰＳＴＬ１０（ＤＬＰストローブ・レベル）をデ
ィストリビューション制御カードへ送り、ディスｉ・リ
ビューシコン制御カードは５ＴＩＯＬ／、Ｏをデータ・
リンク処理装置へ送る。これらのス１−ロービング信号
（よデマンド・モートムバースト・モードの内勤作中に
交換される。データ転送速度はこれらのス１−ローブ信
号が交換される速度によって決定される。第４Ｅ図はデ
ィストリビューション制御カード（ＤＣ）からデータ・
リンク処理装置へのデータ転送タイミング図を示す。共
通フロント・エンド・カード（ＣＦＥ）はディストリビ
ューション制御カードから５ＴＩＯＬ／、Ｏ信号を受取
り、それをショットキＪ−にフリップフロップを用しす
ることにより８メガヘルツのクロックに同期される。そ
のノリツブフロップの出力はＡＦ（非同期７０ツブ）と
ＡＦ／と名付けられている。同期化されたストローブ・
レベルＡＦはＦＲＯＭアドレス・ビットＡＯマイクロコ
ード・テスティングのために共通フロント・エンドカー
ド上で用いられる。ＡＦ／信号は前面コネクタ・ビンを
介して周辺従属ボードＣＰＤＢ）上で用いることができ
る。 デマンド・モード： バッファ・ローディング動作の間、ディストリビューシ
ョン・カード（ＤＣ）は５ＴＩＯＬ／。 ０を低くづることによってデータが利用可能であること
をデータ・リンク処理装置に知らせる。データ・リンク
処理装置のマイクロコード・プログラムは、ＦＲＯＭロ
ジック用胎＃ Ｌ ＣＰ Ｓ １− Ｌ ／を低くする
ことによりディストリビューション・カード・インター
フェイス・ライン上にあるデータをそれが受入れたこと
をディストリビューション・カードに知らせる。 ＃ Ｌ ＣＰ Ｓ Ｔ Ｌ ／はディストリビューショ
ン・カードへのＬ ＣＰ Ｓ Ｔ Ｌ ／’ ０になり
、データの次の新しいワードが利用可能になるまでの間
、ディストリビューション・カード（ＤＣ）に５ＴＩＯ
［／、０を高くさせる。 バッファ読取動作中、ディストリビューション・カード
は５ＴＩＯＬ／、０を低（することにより新しいデータ
を受取る用意ができていることをデータ・リンク処理装
置に知らせる。データ・リンク処理装置のマイクロコー
ド命令は、ＦＲＯＭロジック用ｇ＃ＬｃＰｓＴＬ／を低
くすることによりディス］−リビュージョン・カード・
インターフェイス・ライン上で新、しいデータが利用可
能であることをディストリビューション・カードに知ら
せる。＃ＬＣＰＳＴＬ／はディストリビューション制御
カードへのＬ ＣＰ Ｓ １’ Ｌ ／ ０になる。デ
ィストリビューション・カードは、５ＴＩＯＬ／。 ０を低くすることにより、それがデータを受入れたこと
をデータ・リンク処理装置に知らせる。 データ流れの方向はＦＲＯＭ出力用ｍ＃ｃＯＮＳ ’Ｔ
’ ３によってＩＩＩ御される。用語＃Ｃ０Ｎ５Ｔ３は
）） ＲＯＭ信号＃ＬＤＩＮＴ／（システム・インター
フェイスのロード）時にリクエスト・ラッチ１９中にク
ロックされて、ｌ０８Ｆ（Ｉ１０送出フロップ）になる
。ｌ０３Ｆのステートはｌ０３ＮＤ／、０としてディス
トリビューション制御力−ドへ送られ、インターフェイ
ス母線ラインの方向をそのディストリビューション制御
カードに知らせるために用いられる。ｌ０８Ｆのステー
トは周辺従属ボード（ＰＤＢ）８０へも送られる。ＰＤ
Ｂ８０は、インターフェイス母線ラインの方向ｉｔ、Ｉ
Ｊ御ロジックを進展させるのを助けるためにｌ０３Ｆを
利用する。このロジックはどのデータ・リンク処理装置
母線が活性Ｃ１どのドライバまたはレシーバが用いられ
るべきかを決定する。 パース１〜・モード： 成るデータ・リンク処理１１置はデマンド・七−ドまた
はバースト・モードのいずれでも動作可能であるが、一
方、トレイン・プリンタ・データ・リンク処理装置はデ
マンド・モードにＪ３い（のみ動作する。 クリア機能： ＧＦＥカード１０ｃはそのクリアリング；１能を実行す
るために組合せ型のロジックを利用乃る。 共通フロント・エンド・カードを利用ダる４べでのデー
タ・リンク処理装置に適用可能なりリアリング（１能の
説明は次のようである。 パワーアップ・クリア： パワーアップ・クリア信号は
、キトビネットの電源または上位システム１０に１二つ
て決定される何らかの外部電源のいずれかからベース・
モジュールに供給される。この信号は同軸ケーブルを介
してメインテナンス・カード背面コネクタのくンに接続
される。メインテナンス・カードはマスタ・クリアＭ
Ｓ Ｔ ＣＬ Ｒ１０を生成り゛るためにこの信号を用
いる。信号ＭＳＴＣＬＲ１０は、データ・リンク処理装
置がオンラインのとぎそれをクリアターる。 ベース・クリア： ベース・クリアＱ能はメインテナン
ス・カード背面コネクタ上に配置された押しボタン・ス
イッチによって供給される。そのスイッチはパワーアッ
プ・クリアで動作させられ、パワーアップ・クリアと同
じ機能を実行する。 メインテナンス・ローカル・クリア： メインテナンス
・カードがデータ・リンク処理装置に接続されでいる場
合、そのメインテナンス・カードはＬ ＣＬ ＣＬ Ｒ
１０を低くＪることにより（メインテナンス・カードか
らのクリア・レベル）データ・リンク処理装置をクリア
することができる。 上位システム・マスク・クリア： 上位システム１０は
ぞのメツセージ・レベル・インターフェイス１５．
（ＭＬ Ｉ ）を介してマスク・クリア信号を発するこ
とができる。上位シス１ム・ジ１Ｆンバ・オプションが
設けられている場合、それはディストリビューション制
御カード（ＤＣ）に含まれており、マスク・クリア（Ｍ
Ｓ Ｔ ＣＬ ｌ＜／ Ｏ）を゛低いパにする。この
信号はメインテナンス・カードにアドレスされていない
すべてのデータ・リンク処理装置をクリアする。ディス
トリビューション制御カード上位システム・オプション
・ジャンパが装着されていない場合、その上位マスク・
クリア信号はディストリビューション制御カードを通し
て背面へ送られない。 上位シスデム選択的りリア二 上位システム１０はメツ
セージ・レベル・インターフェイス（ＭＬｌ）ラインＴ
ＲＭ＋ＭＣ／１を低くすることにより標準ボール・テス
ト動作のＩＮ、単一のデータ・リンク処理装置をクリア
することができる。この動作はディストリビューション
・カードに５ＥＬＣＬＲ１０を低くさせる。゛低い”５
ＥＬＣＬ１＜１０は、接続されたデータ・リンク処理装
置にクリアさせる。 第３図は共通フロント・エンド（ＣＦＥ）カード１０ｃ
の物理的構造を概略図形で示しており、一方、第４Ａ図
は共通フロント・エンド・カードの基本回路ブロック図
を示している。ＣＦＥに含まれているのがクリア回路で
あることが第４Ｂ図に示されている。ＮＯＲゲート１１
３は、バッフＰ１１２によって供給されるインバータ１
１４からの入力に加えてＮＡＮＯゲート１１０と１１１
からの入力をも有することがわかるであろう。ゲート１
１３の出力はバッファ１１５およびインバータ１１６へ
供給される。インバータ１１６はその信号をショットキ
・データ・レジスタ・チップ１１７に供給し、そのチッ
プは第４Ａ図のＰＲＯＭアドレス・マルチプレクサ１２
への出力を与える。データ・レジスタ１１７の出力はＮ
ＡＤゲート１１８への入力の１つを与えるためにも用い
られる。 ＮＯＲゲート１１３の出力に生じる゛低い゛′信号は次
の条件の１つに合った場合起こる。 １、 ＭＳＴＣＬＲｌｏと０ＦＦＬＮがどちらも゛低
い″。 ２、 ５ＥＬＣＬ、Ｒ１０とＣ０ＮＥＣＴ／がどちらも
低い。 ３、 ＬＣＬＣＬＲｌｏとＬ ＯＣＡ ｌ−／がどち
らも低い。 ＮＯＲゲート−１１３の″低い″出力は次の■能を実行
づるために用いられる。 １、 その出力がバッファ・チップ１１５を通して信号
に Ｌ Ｒ／になるために供給される。ＣＩ−Ｒ／はＣ
ＦＥＩＯｃ上のＰＲＯＭパリティ・コーラ−・フリップ
フロップ＜Ａ３よびフリツブフＬ１ツブ５ＯＴＢ、ＡＦ
、ＴＥＲＭＦ）をクリアする。 ２、 ＣＬ、、Ｒ／が特定の周辺従属ロジックをクリ
アするために周辺従属ボードＣＰＤＢ＞８０へ送られる
。 ３、 ＮＯＲゲート１１３の低い出力信号がインバー
タ１１６を通して送られ、データ・レジスタ・チップ１
１７の１つの入力に与えられる。それはロジック用！ｉ
’ｆｔｃＬＲＤとして送られる。信号ＣＬＲＤはＣＬＯ
ＣＫ／で２型開期化され、信号５ＣＬＲ（同期化された
クリア）になる。 ４、 レジスタ１１７カンらの信号５ＣＬＲはＰＲＯＭ
のクロック不能化用語ＣＬＫＳＴ （クロック停止）を
゛低い”に強制するために用いられる。 これは、もしもＰＲＯＭパリティ・エラーがＣＬＫＳＴ
を高くしたときになされる。 ５、 ３ＣＬＲ信号はＰＲＯＭアドレス・マルチプレク
サ・チップ１２を不能化するために用いられる。これは
ＰＲＯＭアドレス・ラインをすべて０に強制する。アド
レス・ゼロはすべてのデータ・リンク処理装置マイクロ
・プログラムの開始アドレスである。 ＣＦＥクロック制御： ＣＦＥ１０ｃ中のクロック制御ロジックは、常時存在の
８メガヘルツの背面クロック（ＣＬＯＣＫ、、、０）を
能動化または不能化するために組合せ型ロジック（ＮＡ
ＮＤゲート、ＮＯＲゲート。 インバータ、バッノア、ショットキ・データ・レジスタ
・チップ）を用いる。ＣＦＥクロック制御のための回路
は第４Ｃ図に示されている。ＣＦ Ｅクロック制御ロジ
ックは、データ・リンク処理装置にり［１ツク信号をい
かに供給づるかを決定するために、メインテナンス母線
３０のステー１・を常詩モニタしている。表■には、利
用可能のクロック制御オプションと、その秤々のオブシ
］ンを活性化させるのに必要なメインテナンス母線のス
デートが示されている。表■はＰ ＲＯＩＶＩアドレス
・ラインＡＯ−Ａ９を駆動するためのメインテナンス・
ラインを示している。 第４Ｃ図に示したＣＦＥクロンク制御回路では、ＮＡＤ
グー１−Ａ３が３つの入力を有し、ＮＡＤゲート１３−
１が４つの入力を有していることが見られるであろう。 ＮＡＤゲートＡ３への第１の人力はデータ・レジスタＣ
３からの５ＣＬＲラインに沿ったものである。ゲートＡ
３への第２の入力はラインＰＥＲＦ／である。ＰＥＲＦ
信号はＦ ＲＯＭパリティ・フリップフロップ信号であ
る。 ゛高い″とき、それはＰＲＯＭ出力レジスタ１４上でエ
ラーが検知され、したがってＤＬＰクロックを停止する
ことを示す。Ｆ）Ｅ ＲＦ ／信号はＰＥＲＦのコンブ
リメントである。ゲートΔ３への第３の人力はＮ ＯＲ
１」４ 、１のＰ Ｒ０１ｖｌ Ｇ Ｌ Ｋ ／出力か
らのものぐある。 ゲート１３−１への第１の入力（よＳ ＣＬ Ｒライ゛
ンＣあるーグーｉ−１３−１への第２の入力はＰＥＲ１
：／ラインである。ゲート１３−１への第３の入力Ｇ；
ＬＧ Ｌ Ｋ Ｅ ＮラインからのものＣあり、ゲート
１３−１への１４の入力はバラノアＮ５−１の出力であ
る。 Ｎ Ａ Ｎ Ｄグー１Ｍ３は、インバータＰ４ （ＡＤ
ＬＯＣ）からの１つの人力を有し、もう１つの入力はイ
ンバータ８４−１ （ＰＡＳＬＣＬｌｏ）から来るもの
である。 データ・レジスタＣ３のための入力は、インバータＢ４
からの１つの入力とＮＯＲゲートＡ３−１からくる１つ
の入力とさらにライン５ＴＡＲ丁／、０からくる１つの
入力とを有するＮ ＯＲゲートＡ３−２からくる。ＮＯ
ＲゲートＡ ３−１は２つのパノｊを有し、その１つは
ラインＢＡＳＬＣＬ１０であり、もう１つの入力はライ
ンＬＯＣＡＬ／、Ｉ′ｃある。 グー１− 、Ａ ３の出力はＮ ＯＲゲートＩ−１４−
１の入力に供給される。ＮΔＮ Ｄグー１〜１３−１の
出力はＮ Ａ Ｎ Ｉ）グー１− Ｈ４−’＋ ３の入
力へ供給される。 インバータＨ５（ＣＬＯＣ＋＜、、、Ｏ）の出力はグー
１〜ト１４−２とグー１〜ｌ−１４−１３の両方の入力
に供給される。 グー１−へ３の出力はＩＪリラインＰ ＲＯＩｖｌ Ｃ
Ｌ Ｋ／・ト形成するためにＮＯＲゲートＩ−（４−１
の人力に供給される。Ｎ Ａ Ｎ ＤゲートＨ４−１３
の出力はバッファ１４−１とバッフ７Ｇ４へ供給さＩＬ
る。 通常オンライン・モード： 次の条件のどれかに合ったとき、すべ°（のデータ・リ
ンク処理装置クロックは８メガヘルツの速度ぐ活性であ
る。これらの条件は次のＪ：うである。 １、 ８ＡＳＬＣＬ１０が高い（そのベース・モジュー
ルがローカルでない）。 ２、 ＬＯＣＡＬ／、１が高い（そのＤＬＰがアドレ
スされたメインテナンス・カード＜ＭＣ）でない）。 ３ 、 Ｐ Ｅ ＲＦ ／が高い＜ Ｐ ＲＯ〜１パ
リティ・エラー・が存在しない）。奈 （５ＹうＰＡＳＬＣＬｌｏと［、ＯＧΔし／、１の両方
が“高い″場合、ショットキ・データ・レジスタＣ３の
１つの入力上に“′高い′°を生じる。このレジスタ・
チップは常■、）存在する信号ＣＩ−ＯＣＫ／によって
クロックされている。このｌｉｊ ””ｊ ｋよ３重反
転の後、背面りＯツクイｒｉ号Ｃ１−０ＣＫ、、、０か
ら引出される。レジスタ・チップＣ３の１つの出力はロ
ジック用語クロック能動化（ＣＬＫＥＮ）になる。信号
クロック能動化は信号ＰＥＲＦ／。 Ｓ Ｗ １ ／ 、およびＮＡＮＤゲートグーの出力を
川し１で２つのゲート（Ａ３−４と１３−１ ）Ｊ二で
「＼ｊＡＮＤ化される。ゲートＭ３は次の入力を右１ノ
でいる。 ａ、 信号ＡＤＬＯＣ／ （反転１１）、ＡＤＬＯＣ／
はＤＬＰがＭＯによってアドレスさね、て（Ｘないとき
またはＡＤＲＶＬＤｌｏが高いとき低い。 ｂ、 背面信号ＢＡＳＬＣＬ１０ （反転後）。 ＮＡＮＤゲートＡ３−４の出力は信号Ｌ１シック用ＵＩ
Ｂ（Ｐ−ＣＬＫＥＮ）になり、これはイｊ号ＣＬｏｃＫ
、、ｏ ＜インバータＨ５によっ【反転させられた後、
グー１−８４−２への１つの人力どして供給される）で
Ｎ Ａ Ｎ Ｄ化される。ゲートＨ４−２の出力は信号
ＰＲＯＭＣＬＫ／を形成−づるためにＮ ＯＲゲートＨ
４−１を通して供給される。 この信号ＦＲＯＭＣＬＫ／は第４Ａ図のＰＲＯＭデータ
・レジスタ１４どスタック・レジスタ１１をクロックす
るために用いられる。 ＮＡＮｖゲート１３−１（７）出力は信号ＣＬＫＥＮ／
になる。この信号ＣＬＫＥＮ／は、１（（いとさ、周辺
従属ボードＰＤＢ８０上の８メガヘルツ背面クロックを
能動化さぼる。 ＣＬＫＥＮ／信号はグートト１４−１３にＪ）いて信号
ＣＬＯＣＫ、、０ （反転後）でＮＡＮＤ化される。ゲ
ート）１４−１３の出力は、信＠ＣＬＫ８／とＣＬＫ８
（８メガヘルツのクロック）になるだめに、てれぞれ
１つのインバータ・バッフ７１４−１ど１つの非インバ
ータ・ハンファＧ４を通しＣ−供給される。これらのク
ロック信号は共通フ１コント・エンド・力・−１〜′１
０．中で用いられる。 ４ｙＨ早１」−ノＪル・モード： パメ１′ンデナンス”のに＋１ 準しコーカル・モード
は次の条件下で動作可能である（表■も児よ）。 １ 、 １３ Ａ Ｓ Ｌ、 ＩＣＬ ／’ Ｏが高い
（ベースがローカルＣない）。 ２、 ＡＤＲＶＬＤｌｏ（アドレス庁効）が低い、か
つメーｒンデナンス母線上のＬＯＣ旧１／、０ラ−１′
ンがイ」効Ｃある。 ３、 ＬＯＣｎｎ／、０う１′ンがＣＦＥｌｏ、、上
の［１−カル・アドレス・ジャンパに等しい。 ｌＬ（いＡ Ｄ ＲＶ Ｌ Ｄ ／ ０とともに、この
イコール比較はＬＯＣＡＬ／／、１を低いに強制づる。 ＬＯｃＡＬ／、’１が低いことは、ＤＬＰが“メインテ
ナンス・カード・アドレス″されていることを意味Ｊる
。 このモー１・゛において、ずべてのメインテナンス機能
が利用可能で、たとえばメインテナンス・カードは今 ｉ、１７１−パルス・モードを選択することができ、 ２ 、 Ｆ ＲＯＭマイクロコード検証を１うなうこ
とができ、 ３、 単一パルス動作中にＦＲＯＭアドレスを操ｔ′ｆ
４−ることにより知られる条件をセットし、またメイン
テナンス母線ディスプレイ（ＤＰＬＹ＞とデータ・シミ
ュレート（ＤＳ ＩＭ＞ラインをサンプリングづること
により知られる予想される結果を・）゛ストすることが
できる。 単一パルス・モード： メインテナンス・カードがデータ・リンク処理装ｆｆ１
（ＤＬＰ＞をローカル化した後、それは信号ＳＰ／、、
、、Ｏを゛低い″にすることにＪζりそのＤＬＰを単一
パルス・モードに顯くことができる。この動作はロジッ
ク用語ＣＬＫＥＮを゛低い″に強制する。なぜならば、
第４Ｃ図のＮＯＲゲートＡ３−２が次のロジックによっ
て不能化されるからである。 ′１． 信＠ＳＰ／、、、、Ｏは“高い”へ反転させら
れ、ゲートＡ３−２の一７Ｉ上の入力ラインを不能化す
る。 ２、 ＤＬＰがメインテナンス・カード・アドレスさ
４ｔていないのに、信号ＬＯＣＡＬ／、ｉは低い。この
動作は、ゲート八〇−１の高い信号出力により、ゲート
Ａ３−２の中間の人力線を不能化す゛る。信４％Ｓ Ｔ
Ａ ＲＴ／、 Ｏｔ；ｊ＾く、ゲートＡ３−２の第３の
入力を不能化する。ゲートＡ３−２が不能化されたとき
、低い信号が、ＣＬＯＣＫ／時にデータ・レジスタＣ３
中にセットされる。 出力信￥ＣＬ Ｋ Ｅ Ｎは、低いとき、ＮＡＮＤゲー
トＡ３−４ど１３−’１なターン・オフして、それらの
出力を高くしで、Ｎ Ａ Ｎ ＤゲートＨ４−２と８４
−１３を不能化する。これらの２つのゲートが不能化さ
れたとき、ＤＬＰクロックはターン・オフされる。 −［１ｉＤＬＰが単一パルス・モードにＩかれれば、メ
インテナンス・カードは、５ＴＡＲ’Ｔ’／、０を低く
することにより、１から４．０９６のり【」ツクを光す
ることができる。Ｓ Ｔ Ａ Ｒ丁／、 ０４よ、メイ
ンテナンス・カードが発生し一〇欲しいと望むクロック
のＪ３よそ必要な敗の効果的な窓Ｃあるところのパルス
である。Ｓ’ｒＡＲＴ／、０が低い時間ル−ムの間、ゲ
ートＡ３−２の高い４ｇ号出力は常に存在するクロック
信号０１０ ＣＫ ／によってデータ・レジスタＣ３中
にクロックされる。、ＣＬ Ｋ ＥＮは今、レベルでな
くてむしろパルスになり、Ｄ Ｌ Ｉ：）クロックは５
ＴＡＲＴ／、０の低い活性の時間間隔の間だけＯＬ動化
される。 データ・リンク処理装置（ＤＬＰ＞が１４１−パルス・
モード内にｉ賀かれた後、メインテナンス・カードは、
ＳＰ／、、、、Ｏを高くすることによりＤＬＰを−での
単一モードから取出すことができる。 信号ＳＰ／、、、、Ｏは、高いとき、次のように高いレ
ベルの入力をレジスタＣ３内へ押込む（第４Ｃ図）。信
号ＳＰ／、、、、０はインバータＢ４によって低いに反
転させられる。この低い信号はＮ ＯＲゲートＡ３−２
内へ供給され、その出力を高くする。この高いレベルは
ＣＬＯＣＫ／でデータ・レジスタＣ３内へクロックされ
てＣＬＫＥＮになる。信！’； ＣＬ ＩりＥ Ｎは、
高いとき、リベてのｊ゛−タ・リンク処理装置クロック
を能動化する。 １’ ＲＯＭマイクロコード横置： メインテナンス・カードがデータ・リンク処理Ｗ ｉｔ
Ｖをローカル化させてＨｌ−パルスェード内に置いた場
合、それは１５号ＳＷＨ，１／、Ｏを低く丈ることによ
りいｆれかの共通フロン１−・エンドＰＲＯＭマイクロ
コード・ワードを読取ることができる。信号Ｓ Ｗ Ｈ
、１／ 、 Ｏはロジック用語ＳＷ１／になるためにバ
ッフ？Ｎ５−１（第４Ｃ図）を通る経路で送られる。こ
の信号ＳＷＨ／は周辺従属ボードＰＤＢ８０へ送られ、
ロジック用語ＳＩ Ｍ ＲＣＶ／を進展させるために母
線インターフ］ｒスの方向制御ロジック内で用いられる
（シミーＪ、１ノート受取り、第４Ａ図のライン３３）
。ＳＩＭｌ＜ＣＶ／が低いとき、第５Ｂ図のメインテナ
ンスｌ：１．ＦＪ １０ｄ−Ｄ Ｓ Ｉ Ｍ ｎｎ／
Ｏは第４Δ図のＰＲＯＭアドレス・マルチプレクサ・チ
ップ１２の入力ヘゲートされる。Ｓ Ｗ １ ／もＰＲ
ＯＭアドレス・マルヂブし／フサ１２に実際のＰ ＲＯ
ＭアドレスとしＴＤＳＩＭｎｎ１０データを選択させる
。こ、うして、メインテナンス・カードは現在のＰ Ｒ
ＯＭアドレスを制御する。Ｓ Ｗ １ ／はまた、Ｎ
Ａ Ｎ Ｄゲ−１−１３−１の入力の１つに接続されて
おり（第４ＣＩＷ） 、りｕｙｔｙ信ｕｃＬＫ８／、Ｃ
ＬＫ８とターン・オフされた（周辺従属ボード８ｏへの
）クロック能動化信号ＣＬＫＥＮ／を紛持するために用
いられる。 メインテナンス・カードが単一パルス・クロックを発し
たとき、ＦＲＯＭＣＬＫ／はアドレスされたＦ ＲＯＭ
データをＰＲＯＭレジスタ１４内へラッチづる（第４Ａ
図）。なぜならば、ＳＷＩ／はＮＡＮＤゲートＡ３に接
続されていないからである。メインテナンス・カードは
今、サンプリングのために利用できる現在のＰＲＯＭワ
ードを有している。メインテナンス・カードは今、メイ
ンテナンス母＄ＩＤ５ＥＬｎ／、、０を駆動することに
Ｊ、すＦ ＲＯＭデータ（ある時８ピツ１〜）を読取る
ことができる。丁５ＥＬｎ／、０ライン３４（ＷＳ／Ｉ
Ａ図）１ま、どの乏３データ・Ｌ−ツｉ−がメインテ
ナンス母ｔ３Ｅミ［’ ｌ、 ”／ Ｉｎ、／ Ｏ＜第
４ＡＥＡの４０）上へ能動τ１′、されＺ＞かをＢ択す
トるためにＣＦ ｔＥ １ （Ｊ。上で用いられる１、
７つの読取が１つの全フィクロ」−ド・アト１ノスをり
′ンプリングするために必要でｔｌｒる。 「１−カルのベースを伴なう［１−カル・七−ド：成る
条件の下で、メインテナンス・モードが動作的で有効で
ある。これらの条件は １、 ＢΔＳ Ｌ ＣＬ ／ （ｌが低い（ベースが
ローカル）。 ２、 ＡＤＲＶＬＤｌｏが低い（づもわち、メインテ
ナンスｆＩＩＫｌ上のＬＯＣ旧ｒ／、０ラインが有効で
ある）。 ３、 ＬＯＣｎｎ／、０ラインがＣＦＥ１０ｃ上のロ
ーカル・アドレス・ジャンパに等しい。ＡＤＲＶＬＤｌ
ｏが低いとともに、このイコール化較はＬＯＣＡＬ／、
１を低いに強制することも行なう。ＬＯＣＡＬ／、１は
、低いとき、データ・リンク処理装置 Ｄ Ｌ Ｐがメ
・インアナンス・カード・アドレスされていることを意
味している。このモードの動作はアドレスされたデータ
・リンク処理装置を標準ローカル・モードと全く同じ方
法で働かせる。づべてのアドレスされていないＤ Ｌ
Ｐはそれら自身のクロックを不能化する。 ローカル・モードにおけるベース・モジュールと不能化
され７ｊ Ｄ Ｌ Ｐクロツクニこれは次の条件が満足
されＩごとき起こる動作のモードである。 １、 ＢＡＳＬＣＬ、１０が゛低い°（ベースがロー
カル）。 ２、 ＡＤＲＶＬＤｌｏが低い（Ｌ ＯＧ ｏｎ７゜
０ラインが有効）。 ３ 、 Ｌ ＯＧ ＩＩｎ／ 、 ＱラインがＣＦＥ
ローカル・アドレス・ジャンパに等しくない。 Ａ Ｄ ＲＶ Ｌ Ｄ 、／ Ｏが低いとともに、この
゛不Ｓ化゛′された比較はＬＯＣＡＬ／、１を高くし、
ＡＤＬＯＣ／を低くする。ＬＯＣＡＬ／、１は、高いと
き、ＤＬＰがメイン１ナンス・カード・アドレスさ１ｔ
ないことを意味している。 このし−ドにおいて、すべてのＤＬＰクロックは不能化
される。なげならばＢ Ａ Ｓ Ｌ ＣＬ 、’ Ｏの
低いレベルがインバータＢ ４−１によ・りて反転さけ
られるからである（第４Ｃ図）。このレベル“高い°′
は、反転されたＡ Ｄ Ｌ、 ＯＣ／信弓（Ｐ４によつ
゛Ｃ反転させられた）でゲートＭ３にに〕てＮ Ａ Ｎ
Ｄ化される。ゲートｊ〜１１３への両方の人力が゛高
い′のどき、ぞの出力は低くなつ−ＣＮΔＮＤゲ・−１
−Ａ ３−４と１３−１を不能１ヒする。これらのチー
１〜の出力はどろらも高くなり、グートト１４−１と８
４−１３を不能化する。これら２つのグー１−が不能化
さルたどき、−すべてのＤ Ｌ ｌ〕クロッうν（，１
禁止される。 ベー・ス甲−バルス： 単一パルス・メインテナンス・モードは次の条件が起こ
ったどき有効となる。 １、 ＢＡＳＬＣＬｌｏが゛低い″（ベースがローカ
ル）。 ２、 ＡＤＲＶＬＤｌｏがａｉイ（スナｔ）も、メイ
ンテナンス母線上のＬＯＣｎｎ／、０ラインが無−ドは
次のようなロジックを駆動することにより、肩ベース全
体を単一パルス・モードに置くことができる。 １、 ３１３／、、、、０が低い。この動作はＮＯＲゲ
ーグーＡ３−２の一番上の入力を不能化する。 ２、 ８ＡＳＬＣＬ１０が低い。この動作はべ−；２．
ｔ ｏ −７Ｊ ／Ｌ／ ニＬ／、ＮＯＲゲートＡ３
−１（７）出力を高くする。この＾いレベルはＮＯＲゲ
ートＡ３−２の中間の入力ラインを不能化する。 ３、 高イＳ Ｔ Ａ ＲＴ ／ 、 ＯハＮ ＯＲチ
ー１− Ａ３−２の一番下の入力を不能化する。 ＮＯＲゲートＡ３−２ （第４ｃ図）が不能化されたと
き、その出力は低くなる。この低い出力はデータ・レジ
スタｃ３中にラッチされ、ロジック用ＩＣＬＫＥＮにな
る。このクロック能動化ラインは、低いとき、ＮＡＮＤ
ゲートＡ３−４と１３−１を不能化する。これらのＮＡ
ＮＤゲートの出力は高くなり、ゲートＨ４−１どＨ４，
−１３を不能化する。ゲートＨ４−１と８４−１３が不
能化されたとき、すべでのＤＬＰクロックは禁止される
。 動作の゛ベース単一パルス″メ１′ンテナンス・モード
は、すべてのデータ・リンク処理装置を単一パルスに応
答さけるであろう。なぜならばＡＤＲＶＬＤｌｏが高く
、ＢＡＳＬＣＬｌｏが低いがらである。信＠ Ａ Ｄ
ＲＶ Ｌ Ｄ 、／ Ｏ１，；ｔ、高イトキ、１」シッ
ク用１１０ ＣＡ Ｌ ／ 、 １ トＡ Ｄ １０
Ｇ ／′ヲ発生づるために用いられるＣＦ２上のトリ
スチー１〜の８−２−１フルヂブレクサ・チップ（第４
Ａ図の１２）を不能化する。このマルチプレクサ・チッ
プが不能化されたとき、両信号は１ｌ１００ｏｈレジス
タで＋５Ｖまで引上げられる。Ａｏ １０Ｃ，／は、高
いとき、（第４ｃ図のインバータＰ４にＪ：る゛低い″
への反転の後）ＮＡＮＤゲー１グー３は不能化される。 グー１−Ｍ３の高いレベルの出力は、メインテナンス・
カードが信＠ＳＴＡ ＲＴ／、Ｏを低く駆動したとき、
単一パルス・クロックが不能化されることを許す。その
後の単一パルス動作は、前に゛標準ローカル・モード”
の動作において既に述べられている。 スタック・レジスタ動作ニ スタック・レジスタ１１（第４Ａ図）の動作はＦＲＯＭ
１３の出力信号ライン＃ＬＤＳＴＣＫ／のステートによ
って制御されている。信号＃ＬＤＳＴＣＫ／は非サブル
ーチン・マイクロコード命令の間、低く保持されている
。この低いレベルは、３つのスタック・レジスタ・チッ
プ１１の低い能動化入力に与えられる。この動作は、ス
タック・レジスタ１１に現在のＰＲＯＭマイクロ」−ド
・アドレスをロードして保持させる。 すべてのマイクロコード・ブＯグラムは、信号＃ＬＤＳ
ＴＣＫ／を高く駆動して保持づることにより、サブルー
チンの１つのレベルに入る能力を有している。＃ＬＤＳ
ＴＣＫ／が高くなるど次の動作が起こるであろう。 １、 スタック・レジスタのロード機能が不能化される
。 コ？、 スタック・レジスタのカウント機能が能動１
ｉ１ｓされる。 第４Ａ図のｆｊ号＃ Ｌ Ｄ Ｓ −１−Ｃｔ＜ ／は
ロジック用ｎｎ Ｓ １ＣＬ ｌ＼しＮ ／ Ｉ＝な有
ためにショッ］−キ・データ・レジスタ・チップを通し
−（送られる。ぞして、この信呂は反転ざＩ！られＣ１
スタック・レジスタ＋１を数え上げるために用いられる
。このアドレスは（ノフルーチンが完成されるまでレジ
スタ中に保持される。この最新の１１−レスは、マイク
ロコード１ｆｉｊ令の主体にすＩｉるために、ザブルー
チンがスタック・ブランチを行なうとき用いられる。 次に非サブルーチン・コードが■１σ入れられて、仇月
＃ＬＤＳＴＣＫ／は低くなる。 共通フロント・エンド（ＣＦＥ）のメインテナンス・ダ
イスプレイ・ライン： ＣＦＥ １０Ｃは、反転するトリスチー１・・バラノア
と、第４． Ａ図のメインテナンス・ダイスプレイ・ラ
イン４０（ＤＰＬＹＯｌｌｏ−ＤＰＬＹｌｏｌｏ）を能
＊ ４じするために用いられる８：１のマルチプレクサ
・チップなどの標準物を含んでいる。ライン４０はこの
ラインのグループを構成する１０本の個々のラインを示
すために／１０で示されている。表■は種々の個々のデ
ィスプレイ・ライン（ＤＰＬＹＯＩｌｏ−ＤＰＬＹｌ
０１０）を示している。 （以下余白） 共通フロント・エンドはまた、ラインＤＳＴＡＴ８１０
−ＤＳＴＡＴ１１０＜’２ｍｍ、表ｆ）上の信号を表示
する能力を有しており、これらのラインはメインテナン
ス・カードへのデータ・リンク処理装置パステータス・
ライン″である。ＯＦＦはまた、ＤＬＣＰＳＴｌｏ （
メインテナンス・カードへのデータ・リンク処理装置ス
トローブ）やＤＩＯ３ＮＤ１０（メインテナンス・カー
ドへのＩｌｏの５ＥＮＤレベル）をも表示することがで
きる。これらのすべてのラインが、ＣＦＥカードの動作
をテストして検証するために、メインテナンス・カード
（２０ｏ）によって用いられる。 ＤＳＥＬ８１０ライン（ディプレイ・ラインへの入力に
関するマルチプレクサ・チップ選択ライン）−−ＤＳＥ
ＬＩｌｏ （ラインを表示するためのデータ選択に開す
るマルチプレクサ・アドレス・ライン）はメインテナン
ス・カードから共通フロント・エンド・カードへ送られ
、データ・リンク処理装置がメインテナンス・カードに
よってアドレスされた後、ディスプレイ・ライン上で能
動化されるＣＦＥ内部信号を選択するために用いられる
。 表■は表示可能なＣＦＥ信号と、それらをメインテナン
ス・ディプレイ母線上へ能動化するのに必要なり５ＥＬ
ｎ１０ライン・コードのリストを示し−（いる。 １’ ＲＯＭアドレス選択： 表Ｘａと表Ｘｂを参照して、マイクロコード・アドレス
の選択は、標準ロジック・ゲート、マルチプレクサ・チ
ップ、レジスタ・チップおよびデコーダ・チップを採用
する回路を用いる共通フロント・エンド・カード１０ｃ
上で実行される。マルチプレクサ１２はＦＲＯＭアドレ
ス・ラインＡＯ〜Ａ９を駆動するく第４Ａ図）。これは
各８メガヘルツのクロック・パルスでマイクロコード・
データをレジスタ１４中ヘラツヂさせる。 （以下余白） ０、Ｏ Ｉｆ ＩＩ Ｉｆ ＩＩ ＩＩ
ＩＩ ＩＩ−Ｎ の 寸 の ■ ト 表Ｘｂ： ゛されたΔ ゛ 戸のための、軌他之しン
１〕ＲＯＭ出カ ブランチ・ライン ＡＯの拡張されＡ： ３Ｗ Ｉ１
１！（１）／こめの（＃ＢＲＡＮＣＨｎ ） 周辺従
属ボードへの能動化ライン８Ｒ６５／１ ００ ０゜、、、、ＡＯはＣＦＥカード上のマル
チプレクサによって駆動される。 ００ １ ０ １ ０ ３ＥＬ２０ １
１ ８ＥＬ３１ ０ ０
３ＥＬ４１ ｏ ｌ ５ＥＬ５１
１ ０ ３ＥＬ６ＣＦ ＥＥ信号を
示す表Ｘａを参照して、１次マルチＩレクサ入力選択ラ
インは＃ＢＲＡＮＣＨ１−＃ ＩＪ ＲＡ Ｎ ＣＨ５
の現在のラッチされたＦＲＯＭ出／Ｊである。表■と信
号用語ＢＲ６＜ＦＲＯＭアドレス選択のためのＰＤＢ８
０がらのブランチ・ライン）を参照せよ。 アドレス・ビットＡＯ選択（第４Ａ図のライン３（５で
の）を達成するために、＃ＢＲＡＮＣＨ１−＋３ ＲＡ
Ｎ ＣＨ３は２つの独立なマルチプレクサ・ｆ−ツブ
への入力線を選択するであろう。＃ＢＲＡＮＣＨ４，＃
ＢＲＡＮＣＨ５およびＢＲ６は周辺型従属であり、ＰＣ
ＢロジックかまたはラッチされたＦＲＯＭ出力の１つか
のいずれかによって駆動され得る。ＰＲＯＭ出力ライン
がＢＲ６を駆動するために用いられるとき（表Ｘｂ）、
それは周辺従属ボードＰＤＢ８０へ送られて、次にＢＲ
６ラインとして戻される。そのようなライン＃Ｇ３−＃
Ｌ４は２２本存在しく表■）、それらは周辺従属ボード
ＰＤＢ８０が利用し得る。これらのラインは、第１にＰ
ＤＢ８０上の周辺従属ロジッりを制御するために用いら
れる。 ＃ Ｂ ＲＡ Ｎ ＣＨｎピッ］〜とＢＨ３はまた、Ｐ
ＲＯＭアドレス・ラインＡＯ〜Δ９の発生のために用い
られる（第４Ａ図）。これは用ｍＢＲＯＰ（１） ＲＯ
Ｍアドレス・ブランチ）とＰＲ３−１−（ＰＲＯＭアド
レスのためのスタック・レジスタの利用）を用いること
によって達成される。＃１３ ＲＡＮＣＨｎビットとＢ
Ｈ３が１つのブランチを′１６のアドレス（１６通りブ
ランチ）の１つに選んだときはいつでも、Ｂ Ｒ０１）
は“高い″である。＃Ｂ ＲＡ Ｎ ＣＨｎビットとＢ
Ｈ３がスタック・１ノジスタ１１をアドレスとして利用
するブラシノを選択したとき、ＢＲ３Ｔは高い。１６通
りブランチまたはスタック・レジスタのブランチのいず
れもが選択されない場合、非条件のブランチまたは２通
りブランチのいずれかが実行される。 １） ＲＯＭアドレス選択はメインテナンス用語ＳＷｌ
／の利用によっても行なうことが可能である（第４Ｃ図
）。 ＣＦＥｌｏＣがメインテナンス・カードの制御下にあり
かつＭＣがＳＷ１／を′低い″に駆動するとき、そのＭ
Ｃはいずれのマイクロコード・アドレスをもアドレスし
て読取ることができる。この機能は、ＰＲＯＭマトリッ
クスの内容を読取って確めるため、およびその関連する
レジスタのインテグリテイ−をテストするために利用さ
れる。 マスタクリア、選択的クリア、またはローカルクリアが
ＣＩ−ＥＩＯＣへ発せられたときはいつでし、＃ＢＲＡ
、ＮＣ＋＋＋ビットとＢＨ３は無視される。いずれのク
リア条件もＰＲＯＭアドレス母線（第４Ａ図のＡＯ−Ａ
９）をＯに等しくさせる。 ノ′ドレス母線ＡＯ−Ａ９は詔垂集の表■中に定義え＼
れている。アドレス０はすべてのマイクロコード・プロ
グラムの出発点である。 表Ｘａ中に見られるように、次のＰＲＯＭアドレスの発
生のために用いられ得るすべての可能なブランチング条
件が示されている。表ｘｂは、ＰＲＯＭアドレス・ビッ
トＡＯの拡張された選択のために用いられ得る５つのＣ
ＦＥの発生させられた能動化ラインのリストを示してい
る。これらの能動化ラインはＰＤＢ８０が付加的な２通
りブランチング能力を必要とするとき活性化される。 ＰＲＯＭパリティ・チェツキング： ＣＦＥカード１０ｃは各４９ビツトのＰＲＯＭマイクロ
コード・ワードについて奇数パリーア、イ・チェックを
行なう。全ワード長さは実際に５２ビツトで、しかし３
つの最も重要なピッ１へ番よ−Ｌのマイクロコード・プ
ログラムに使われなし）。、これらの３つのビットはパ
リティ・チェックさｉｔな（Ｘ０現在アドレスされてい
るマイクロコード・ワードはレジスタ・チップ１４中に
ラッチされ−（、さらにこれらのレジスタ・チップから
第４Ａ図の従属パリティ・チェツキング・チップ１８中
へ供給される。そして、この回路はＣＦＥｌｏｃに全４
９ビツト・ワードを一時に調べることをｆＦ′！Ｊ、ワ
ードの全合計が“偶数°′パリティに等しい場合、ロジ
ック用語ＰＥＲ（パリティ・エラー）ＩＩよ高くなる。 ゛高いパになるＰＥＲは゛パリティ・エラー″フリップ
７０ツブ１８を次の８メガヘルツのクロック・パルスで
送る。パリティ・エラー・フリップフロップのセツティ
ングはロジック用語ＰＥＲＦ／を゛低い″にする。 Ｆ ＲＯＭパリティ・エラー二 ゛偶数”ＰＲＯＭパリティがＣ’ＦＥカードで検知され
た場合、ロジック用語ＰＥＲは′高い”になり、ＰＲＯ
Ｍパリティ・エラー・ノリツブ７０ンゾをセットさせる
。ＰＥＲが高くなると同時に、１〕トＲ／は低くなる。 低くなるＰＥＲ／はロジック用？ａＣＬＫＳＴ （クロ
ック停止）を高く−する。 “高い゛になるＣＬＫＳＴはＰＲＯＭレジスタ・チップ
（ＦＲＯＭＣＬＫ／）のラッチングを制御するクロック
を不能化する。ＰＲＯＭＣＬＫ／の不１１１；化は（パ
リティ・エラーを生ずる）データをレジスタ１４中に残
す。ＰＲＯＭＣＬＫ／の不能化はまた、スタック・レジ
スタ１１をその現在の値にクロックする。パリティ・エ
ラー・フリップ７０ツブがセットされたとき、ロジック
用語ＰＥＲＦ／は第４Ａ図のライン４１で低くなる。“
低い′になるＰＥＲＦ／は次の動作を起こさせる。 １、 ＰＥＲＦ／が、周辺装置をターン・オフする１
こめに、周辺従属ボードＰＤＢ８０へ送られる。 ２、 ＣＦヒカード上のリクエスト・ラッチ１９がク
リアされる。この動作は、Ｉｌｏ ５ＥＮＤノリツブ
ノロツブ、ＲＥＱ （フリエスト）、およびドライバ２
０からのＥＭＲＲＥＱ （緊急リフ１ス［・）信号をタ
ーン゛″オフパさせる。 ３、 ロジック用語Ｃ０ＮＴＣ’Ｔ／は高くされる。こ
の動作はいずれのディストリビューション・カード（Ｄ
Ｃ）接続をも阻止し、エラーの時間に進行したいずれの
ＤＣ接続をも切断する。 ４、 周辺従属ボードの８メガヘルツのクロックがター
ン・オフされる。低くなるＰ Ｅ Ｒｌ” ／はロジッ
ク用らｌ１ＣＬＫＥＮ／を高（する。ＣＩ−Ｋ ＥＮ／
は８メガヘルツのクロックを許すために１〕］）８８０
によって用いられる。 ５、 ０）−Ｅの８メガヘルツのクロック（ＣＬＫ８ど
ＣＬＫ８／）はターン・オフされる。 ｐ ｒ＜ ｏ Ｍパリティ・エラーがデータ・リンク処
理装置を不能化（閉込め）する場合、エラー条件は、ベ
ース・パワーアップ・クリア、メインテナンス・カード
・ベース・クリア、５″イストリビユージヨン・カード
・マスタ・クリアまたはメインテナンス・カードに始動
されたＤ Ｌ Ｐローカル・クリアを用いることによ１
′Ｃ除去され得る。 ｉ〜レイン・プリンタ・データ・リンク処理装置二重」 へロースのＩ１０ザブンスアム中で用いられているｆ、
−夕・リンク処理装置（ソれは特定の周辺端末装置と上
位主コンピユータ間の周辺制御インターフェイスどして
働く）は、２枚のスライドイン型のプリントされた回路
カードで（１り成されるようにｆラインされＣいる。こ
れらのカードの１つは、（ぺてのタイプのデータ・リン
ク処理装置の共通で標準化された１ｆｆｉ能を与えるＣ
ＦＥまたは共通フロント・エンド・カードであり、その
第２のカードは、ある与えられたタイプの周辺端末装置
（この場合は、その端末装置はトレインプリンタである
）のために求められる特定の機能を供給するＰＤＢまた
は周辺従属ボードである。トレイン型プリンタｔｉ１４
Ｒとも呼ばれるそのような１−レイン・プリンタは、通
常１３２のプリント位置を伴なっており、また特有の１
８．４８．７２または９６のキャラクタ・セットを右し
ている。これらのライン・プリンタは高い品質でかつ高
速で文字や数字の出力を与え、その動作速度は６７ ！
５ Ｌ Ｐ Ｍ（分あたりのライン）または１，１０Ｏ
ＬＩ’Ｍまで、あるいは゛１８キ１？ラクタ・レットを
用いし１゜８００ Ｌ Ｐ Ｍまでも可能である。たと
えば、４８キトラクタ・セットで単一ライン・スペーシ
ングでプリントづ“るどき、基本的トレイン・プリンタ
は’１．’ｌ１００ＬＰの速度でプリンｌ−づる゛曲乃
を有している。 上述の分類の１−レイン・プリンタは、ミシガン州４８
２３２．デトロイトのバロース・：］−ボレーションの
１９７６年著作権のフオーム＃１０９４８０２または１
９７２年、１９７３年、１９７４年の著作様のフオーム
＃１００６３２８のような印刷された出版物中に述べら
れている。 トレイン・プリンタ・データ・リンク処理装置の周辺従
属ボード（Ｔ Ｐ−Ｐ Ｄ Ｂ ）は、典型的に分あた
り１，０００と１，５００ラインのトレインプリンタを
（データ・リンク処理装＠）Ｉ）ＬＰを用いるバロース
のＩ１０サブシステムへインターフェイスするのに必要
なロジック回路を含んでいる。 １）Ｄ Ｂ ８０は共通フロント・エンド・カードとそ
のＰ ＲＯＭ ｓ中に含まれるマイクロコード・ワード
によって制御されている。前に述べたように、ＣＥ Ｅ
どＴ Ｐ−Ｐ Ｄ Ｂは、適当なマイクロコードどＣ１
）組合せで、トレイン・プリンタ・データ・リンク処理
装置（−ｆ’ Ｐ−Ｄ Ｌ Ｐ ）を形成する。 トレイン・データ・リンク処理装置は上位主シスアムか
らプリント情報を受入れ、この情報をバッファ中にスト
アして、ハンマ活性化信号をそのトＬツイン・プリンタ
へ送る。なぜならバッファ中の各キャラクタは印刷され
るべき紙のシート上の適当な位置へ１−レイン・キャラ
クタがくることによりマツチさせられるからである。 ［・レイン・プリンタ・データ・リンク処理装置は次の
要素と特徴を含んでいる。 （ａ ） プリン［−の１ライン全体を保持するプリ
ン１〜・バッファ。 （ｂ） ソフｌ−にロードされた万能トレイン・イメ
ージ・バッフトス１−レージ。 （ｃ） ８０．１２０または１３２キヤラクタのため
のプリント位置適合性認識装置。 （ｄ ） グラフィック・キャラクタ・セラ１〜の変
えることができる定義。 ＜ｅ ＞ 必要なときのトレインｄ５よびトレイン・
イメージＩＤ検証。 （ｆ） ライン区切り能力。 °゛トレイン″たはプリントトレインは、各ブロックが
それぞれ次のブロックに接続されＩζ回転装「１であり
、あたかも鉄道におけるひと続きの有蓋貨車のようであ
る。くのボックスまたはユニットの各々は、キ１７ラク
タ・セラｌ−の有蓋貨車の列に並置されて走る紙の上で
のプリントにｄ３いて用いられる単一のキャラクタまた
は数個の二１： ｐラクタからなるキャラクタ・セット
を１１している。ｈレモン上の記号や文字または゛一つ
ながりの有蓋車″は、そのｌ・レインの各セットの第１
のキャラクタのために番号パ０”で始まる連続番号が付
けられている。手ねプリントはラフ１〜ウエアにＪ：っ
で可能である。 ｒＰ−ＤＬＰのＩ１０ディスクリブタは、動作のタイプ
を記述するＯＰフードの１デイジツトとバリアントの３
ｆイジツトを含んでいる。このディスクリブタは、上位
システムからの１つの伝送においてトレイン・プリンタ
・データ・リンク処理装置によって受取られる。 １〜レイン・プリンタ・データ・リンク処理装置のため
のＯＰＢコードには、３つの有効なタイプが存在する。 これらは次のもののためのコードである。 ｆ！Ｊ ｉ： これは、データが上位システムからト
レイン・プリンタＤＬＰバッフノア・ストレージへ転送
されるいずれかの動作である。 １人と： これは、トレイン・プリンタｌ） Ｌ Ｐと
上位システム間でデータ転送起こらないいずれかの動作
である。しかし、上位システ１１１＼結宋ディスクリブ
タを送ることによって動作りる。 １コー： これは、上位システムからメツセージ・ブロ
ックを受取ることにより起こる動作で、その上位シス″
アムへの同じ信号の返送である。 このシステムで用いられる゛読取″動作がないことに気
（Ｊ ＜であろう。“読取″動作がトレイン・プリンタ
Ｄ Ｌ Ｉ）によって“有効″どして受入れられるとき
はない。したがって、゛′読取″動作ピッｔ−Ａ ８は
常にｌ Ｏｔ＋でなければならない。もしパ読取“動作
がトレイン・プリンタＤ Ｌ ｌ）にょっ（受取られな
ければならない場合、“ディスクリブタエラー″がフラ
グされて、結果ディスクリブタが上位システムへ返され
る。 Ｉ１０ディスクリブタ（しばしばコマンド・ワードと呼
ばれる）はＯＰコードを伴なうバリアントの形において
得られる。用いられる種々の可能な動作は次の族１１中
に示されている。 １ｍ ’Ｔｌｔｌ’ 洋辱弊ｆｉ
ｌ’ ｎ 体す’ト １トｌト１ト１° ｌ
ト ）（表 −７７： ！ｔ＝Ｍ： ”ａ込″動作は、紙をプリントして勅か
しまたあるいは紙を肋かしてプリントし、それは印刷さ
れるべき各ラインのためのデータ流れの最初のワードで
受取られるフォーマツ１−慴報に従う。それは、゛終了
条件′°に達するまでラインのプリントを続ける。もし
有効でないどツ１−・パターンがプリント・バッファ〈
第５Ｂ図、第５Ｃ図）のロード動作について検知された
場合、ぞの回込動作はそのラインのプリントの後に終了
させられて、結果ディスクリブタ（Ｒ／Ｄ）が゛プリン
トヂエック／無効発児″ごット・セットと“プリント／
エラーラインブリンデド″ビット・セットとともに上位
コンピュータへ戻される。 １ム／遭皿、 ： ”無効°°ビビッ・パターンが検
知された場合、プリント・バッファ（第５１３図）のＴ
、１− ｆインクは完成されるが、そのラインはプリン
トされないということ以外は、゛書込／停止″動作は書
込動作と同じ動作を行なう。 欝」／ライン： ″″書込ラうン′°動作は、ＯＰ」−
ド中で決められているように、紙の移動とともに１つの
ラインをプリントする。も【ノ無効ビット・パターンが
検知された場合、そのラインが印刷されて、結果ディス
クリブタ（Ｒ，１０）（エラー条件を示している）が上
位システムへ戻される。 紙移動フォーマット・コードは次の族１２中に示されて
いる。 （以下余白） １ト ロ ｍづム」とボーンユニ３−止一： 無効ビット・パター
ンが検知された場合、プリン１−・バッファ・ローディ
ングは完成されるが、ぞのラインが印刷されないことを
除【ノば、１Ａ込ラうン／停止動作ば″゛ｍ込ライう″
ど同じ動作を行なう。 ｆｚＭ ’ｔＺＪ＋ ／３込ライン： 紙の移動がライ
ンの印刷に先立って起こるということ以外は、移動、／
書込ライン動作は占込ライン動作と同じ動作を行なう。 移動７／出込ライン／停止： ラインの印刷に先立って
紙の移動が起こること以外は、移動７／内込ライン／停
止動作は書込ライン／停止Ｗ＃ＪＩ’ｌ−ど同じ動作を
行なう。 書込、／ロードＦＩＢ（１〜レイン・、イメージ・バッ
フアン： 書込７／ロードＴＩＢ動作Ｇ、１１１２ ｔ
”述べるトレイン・イメージ・バッフ１（第５Ｂ図）を
Ｏ−ドするために働く。バリアント・ディジットＶ２．
！ｌ：Ｖ３ （表１１）はトレイン識別（ＩＤ）を決定
する。ｖ２のビット８と４はプリンタの速度を決定する
ためにエンコードされる（ ＯＯ−７５０ＬＰＭ；０１
＝１．１１００ＬＰ：１０＝１゜５００１ＰＭ ； １
１は予約されている）。 テスト： テスト動作はテスト結果ディスクリブタ（Ｒ
／ Ｄ ）を上位主システムへ送り返す。これらのテス
ト結果ディスクリブタは以後に説明される。 テスト／単備完了待ち： テスト／準儲完了待ちのＯＰ
コードは［’） Ｌ Ｐを′″Ｅ、 を力比″スデート
にづる。そのＤＬＰは、ｉ〜レイン・プリンタ（第２図
の５０ｐ）がオペレータによって準佑完了にされるまで
またはデスｌ−／侍櫨動作がギ１！ンセルされるまで、
能動化されたままである。この動作を受取ってＤ Ｌ
Ｐが゛準備完了″ス°アートにある揚台、イのｌ） Ｌ
Ｐはブランチしτ゛動作宛了゛結果ディスクリ１夕を
書込む。もしＤ Ｌ Ｐがテスト／′；１（ｈ完了持ち
ステー１〜にあるときにオペレータが１−レイン・プリ
ンタ（周辺￥ｉ置）をパｒ７−備完了″にした場合、そ
のＤＬＰはその結果ディスクリブタ（１べ／Ｄ）で゛動
作完了パを報告するで６うろう。 もしＤＬＰが゛″条件的キャンセル”ＯＰコーＦを受取
った場合、゛デスト°’ ０ ））コードはキトンセル
され、条件的キャンセル完了ピッ１〜か結果ディスクリ
ブタ中にセットされる。もしテスト７′持ｗ４ｉｌｉＩ
Ｊ作が進？’７中で、有効な′°条性的キャンセル′。 でない動作が受取られた場合、そのデス１〜動作はキャ
ンレルされて、ディスクリブタ・エラーと条件的キトン
セル完了ビットの両方がその結果ディスクリブタ中にセ
ットされる。 Ｙ ’；１． Ｉ−／準備未了待ｆ１３： ＤＬＰが
’ ”ｖ！６ｕ＋ 未了”条ｆ４を持っており、次に゛
準備未了”結果ディスクリブタを報告するＪス外は、テ
スト／準備未了持ち動作はデス１〜／準備完了待ち動作
とＩｒ１１様にｆｊなわれる。 デス１〜７・′スキップ： デス４へ／′スキップ動作
はプリントを行なわないで紙を移動するときに用いられ
る。紙移動制御はＳ１２中に示されているようにパリア
ン］−＃３中にエンコードされる。 テストフッ条件的キャンセル： このテスト／条件的キ
レンセル動作は、テスト／準備完了持ち動作またはテス
ト／準備未了持ち動作をキャンセルするために用いられ
る。テスト／待機動作が進行中に有効な条件的キャンセ
ルＯＰコードが受取られた場合、そのテスト動作は終了
させられて、条件的キレンセル完了ビン１〜が結果アイ
スクリブタ中に“ルット″される。テスト／待機動作が
進行中Ｃ４Ｍ効な゛条件的４： Ｐ２１ｚル′°′Ｃな
い動作が受取られた場合、そのテスト動作はキレンはル
されて、結果ディスクリブタと条件的キャンセル完了ビ
ットの両方が結果ディスクリブタ中にレットされひ。 ｊス］・■Ｄ： この＃ｍはｆ−夕・リンク処理装置？
？（ＤＬＰ）中で起こり、上位主システムへ２ワードの
結果ディスクリブタを送る。その第１のワードは“トレ
イン・プリンタＤ Ｌ Ｐ結果ディスクリブタ゛′の表
題′ｃ後で述べられる。その結果ディスクリブタの第２
のワードはそのＤＬＰのために上位主システムへ特定の
識別を確立するＩＤワードである。結果ディスクリブタ
のこの第２のワードは４デイジツトからなっており、そ
の始めの２デイジツトはトレイン・プリンタＤＬＰのた
めの識別子を含んでおり、次の２つのディジットは成る
与えられたサブシステム中で異なったＴＰ−ＤＬＰＳを
識別づるためにフィールドジャンパされている。このＩ
ＤワードはトレインＩＤから区別されるべきで、そのト
レイン１０はトレイン・プリンタｆｉ 横５０ Ｐ上に
現在装着されているキャラクタの゛１〜レイン・ブロッ
ク″に関する６ビツト数である。そのＩＤまたは結果デ
ィスクリブタの“第２ワード″は次のようにフォーマッ
トされる。 Ａ Ｂ ＣＬ） ８４２１ ８４２１ ８４２１ ８４２１ｏｏｏｏ
ｏｏｉｏ ｘｘｘｘ ｘｘｘｘ固定パイ１〜
フィールド 波性された ジャンパ 結果ディスクリブタの第２ワード 上記のバリアントＡとＢは常にＨＥＸ ０２を発する
ために存在し、そして上位システムに対して関連する周
辺装置が゛トレイン・プリンタ′°であることを指示す
る。バリアントＣとＤは上位主システムに対して付加的
な識別を示し、その識別はデータ・リンク処理装置のサ
ブシステム中の多重王Ｐ−ＤＬＰｓ間の識別方法に関す
る上位システムのソフトウェアを提供する。ディジット
ＣどＤは識別の柔軟性を備えるためにフィールドジャン
パ可能である。 エコー： エコー動作はデータ・リンク処理装置１２（
ＤＬＰ＞に上位主システムからのバッファ一杯の１−夕
を受入れさじで、そのデータを上位主システムへ再び戻
づ゛。これはデータ経路の信頼性ヂエツクのためである
。 トレイン・プリンタＤ Ｌ ｌ）結果ディスクリブタ：
トレイン・プリンタＤＬＰは、現在の動作に依存して異
なった結果ディスクリブタを戻す能ノコを右している。 Ａディジットはツベでの結果ディスクリブタに関して同
じである。次の表１３はこのＡディジブ１〜中のビット
によって運ばれる情報の説明である。 艮−ＩＬ 八８ 準陥未了。トレイン・プリンタは電源が入れられ
ておらず、プリントする準備ができていない状態である
。 Ａ４ ディスクリブタ・エラー。パリディ・エラーがＩ
１０ディスクリブタまたはノ”イスクリブタ・リンクに
ついて検知された。ｏＰコードはこのとき有効でなかっ
た（条件的キャンセル）か、ま１＝は無効０１） 二Ｊ
−ドが受取られた。 Ａ２ 垂直パリティ・エラー（主システム・インターフ
ェイス）。垂直パリティが上位システム・インターフェ
イス上で偶数であることを検知した。 Ａ１ 水平パリティ・エラー（上位システム・インター
フェイス）。水平チェック・ワードが正しくなかった。 書込結果ディスクリブタ： 次の表１４はいずれかの゛
書込″動作で戻されるＢ、ＣおよびＤの結果ディスクリ
ブタ・ディジット中のビットに関゛りる意義を示してい
る。 表１４ Ｂ８ １−レイン・イメージ・バッノ？がロードされて
いない。ＴＰ、−ＤＬＰが前にｒｌＢ中にストアされた
データを無効化する条件を検知した。 Ｂ４ プリンタ上の正しくないトレイン。プリンタ上の
１〜レインのトレイン識別子がＴＩＢでス１〜アされて
いるトレインＩＤと合致しない。 口２ 頁の終わり。プリンタが現在のプリントの頁の終
わりにある。この条件はシングルまたはダブル・スペー
スのノＡ−マットが実行されているときのみ起こる。 ８１ 予約。常にゼロ。 ０８ 予約。常にゼロ。 Ｃ４予約。常にゼロ。 Ｃ２プリント・チェック／同期エラー。ＴＰ−ＤＬＰと
プリンタ・トレイン間の同期条件からのずれが検知され
た。 Ｃ１プリント・チェック／無効発見。無効ビット・パタ
ーンがプリント・バッファ・ロードについて検知され、
ＴＰ−ＤＬＰがプリン１−・バッファ中のその位置でぞ
の無効キＶラクタを代用する。 Ｄ８ プリント・チェック／プリントされたエラー・ラ
イン。ＴＰ−ＤＬＰがビットＣ１にＪこって報告された
ようなエラー条件を検知したが、書込動作のタイプのた
めにそれがそのラインをプリン１〜した。 Ｄ４ プリント・・チェック／プリント・サイクル・パ
リディ・エラー。パリティエラーがプリントサイクルに
ついて検知された。 Ｄ２ プリント・チェック／ハング、合致が見られない
。ＴＰ−ＤＬＰがプリント・トレインの１回転の後にプ
リント・バッファ中にあるビット・パターンについて“
イコール比較”を発見しなかった。 Ｄｌ プリ７ウト・チェック／フォーマツディング・エ
ラー。ＴＰ−ＤＬＰが書込または書込／停止動作につい
てフＡ−マツ１−・ワード中にエラー条件を検知した。 テスト、テストＩＤおよびエコーの結果ディスクリブタ
： 次の表１５は、テスト、テストＩＤおよびエコーの
動作について戻されるＢ、ＣおよびＤの結果ディスクリ
ブタ中のビットに関する意義を示している。 人、Ｌ″Ｌ Ｂ８ １−レイン・イメージ・バッファがロードされて
いない。書込結果ディスクリブタのビットＢ８の説明を
参照せよ。 Ｂ４ プリンタ上の正しくないトレイン。書込結果ディ
スクリブタのビットＢ４の説明を参照せよ。 ８２ コラム幅ビット２゜プリン１−・ラーｆン１の長
さを特定するためにビット８１と関連して用いられる。 ８１ コラム幅ビット１゜プリント・ライン１の長さを
特定するためにビットＢ２に関連して用いられる。 ＣＢ ＬＰＭ型ごツー・２゜プリンタ速度（ジ１１ン
バの条件）２を示すためにビットＣ・１に閾連して用い
られる。 ０４ ＬＰＭ型ビット１゜プリンタ速度（ジャンパの
条件）２を示すためにピッｌ−Ｇ ８どｉＪＩ］連して
用いられる。 Ｃ２−トレインＩＤ、現在プリンタ上に装着されＤｌ
°（いるトレインに関する６ビツトの識別番号。 注 １コラム幅 ＣＷＢ２／木ＣＷＢＩ／−１３２ ＣＷＢ２／本ＣＷＢＩ −１２０ ＣＷ８２ 木ＣＷＢ１／−８０ ’ＬＰＭ型 ＣＴＢ２／ネＬＴＢ１ −１１００ ＬＴＢ２ ＊ＬＴＢ１／−１５００ テスト／持機およびテスト／条件的キャンセルの結果デ
ィスクリブタ： 次の表１６は、テスト／準備完了持ち
、テスト／準備未完了持ちおよびデスｌ−／条件的キャ
ンセルの動作について戻されるＢ、ＣＴ４よびＤの結果
ディスクリブタ・ディジットにＪＨブるピッＩ−に関す
る意義を示している。 表１６ Ｂ８ トレイン・イメージ・バッファがロードされてい
ない。書込結果ディスクリブタのビットＢ８の説明を参
照せよ。 Ｂ４ プリンタ上の正しくないトレイン。書込結果ディ
スクリブタのビットＢ４の説明を参照ぜに。 ８２ 予約。常に１口。 Ｂ１ キレンセル完了。Ｔ Ｐ−Ｄ Ｌ Ｐが現在の動
作をキャンセルした。 Ｃ８−予約。常にゼロ。 ４ Ｃ２−トレイン１０．プリンタ上に現在装着されＣ１て
いる１〜レーｒンに閏する６ビソトの情輻番丹。 表１７はテスト／スキップ動作について戻されるＢ、Ｃ
およびＤの結果ディスクリブタ・ディジット中のビット
に関する意義を示している。 表１７ Ｂ８１−レイン・イメージ・バッファがロードされてい
ない。書込結果ディスクリブタのビットＢ８の説明を参
照せよ。 Ｂ４ プリンタ上の正しくないトレイン、書込結果ディ
スクリブタのビットＢ４の説明を参照せよ。 Ｂ２ 頁の終わり。書込結果ディクリブタのピッ］−８
２の説明を参照せよ。 Ｂ１− 予約。常にゼロ。 １ エラー回ｔａ： ｔ−レイン・プリンタ・データ・リ
ンク処理装置は結果ディスクリブタ中にエラー条件の情
報を示ず。そのエラーは上位システム・メインテナンス
・ログ中にログされる。実際の回復り法は上位システム
のソフトウェアの仕事である。 人ム欠二乏１ユとバ１ティ・チェツキン ：１１０デイ
スクリブタ、ディスクリブタ・リンク（Ｄ／Ｌ）ｃｉよ
び結果ディスクリブタ（Ｒ／Ｄ）は、トレイン・プリン
タ・データ・リンク５８理装置２０８と上位主システム
１０の開でデーＣストリビュージョン・カード２０ｏｄ
を介・してメツセージ・１ノベル・インターフェイス１
５１ （Ｍｌ−Ｉ）を通して伝送される（第１図）。メ
ツセージ・レベル・インターフェイス１５１は、第２図
に見られるように、データ・リンク処Ｉ！Ｐ装酢のべ−
・ス・千ジュール２０ｏを上位主システム１０に接続す
るために用いられる２５木のワイＡ７のケーブルである
。 ディスクリブタ転送について検知されるパリティ・エラ
ーまたは無効ＯＰコードは、トレイン・プリンタＤＬＰ
に結果ディスクリブタを上位システムへ送らせて、その
データの転送を抑制するであろう。プリント動作中のデ
ータ転送について検知されたパリティ・エラーは、トレ
イン・プリンタＤＬＰにバッファ・ローディングを完成
させ、またラインをプリントすることなく結果ディスク
リブタを上位システム１０へ送らせる。 ロード・１−レイン・イメージ・バッファ動作中のデー
タ転送について検知されたパリティ・エラーは、トレイ
ン・プリンタＤＬＰにその動作を完了させ、また結果デ
ィスクリブタを上位システム１０へ送らせ°Ｃトレイン
・イメージ・バッフ１がロードされていないことを示１
゜パリティは、トレイン・イメージおよびプリン１−・
イメージの両方のバッファ中にストアされて（第５１３
図、第５Ｃ図）、プリント動作の間、トレイン・プリン
タＤ Ｌ ＋）がプリンタ償栴上へのプリント・サイク
ル中であるどさ″にチェックされる。もしエラーが検知
された場合、プリンティングは終了させられて、そのエ
ラー・と示す結果ディスクリブタが上位システム１０へ
戻される。 トレイン・プリンタＤＬＰのｔｍＧｌｌｉ： 以下の
議論はトレイン・プリンタ・データ・リンク処理装置の
ｉ要な機能、りなわら他の重要な要素に加えで、特に１
〜レイン・イメージ・バッファ、プリント・イメージ・
バッファ、区切りキャラクタ、フォーマット制御および
１−レイン識別について記述する。 １〜レイン・イメージ・バッフ７７： 第５Ａ図のＲ
Ａ Ｍ ２２と第５Ｂ図および第５Ｃ図を参照して、ト
レイン・プリンタＤＬＰはトレイン・イメージ・バッフ
ァ（ＴＩＢ）と名付けられている素子を含んでいる。こ
のバッファの中身はプリンタ機構５０ｒのプリント・ハ
ンマを起動すべきときを決定するために用いられる。起
こるべき有効なプリンティングのために、このバッファ
はプリンタ曙（Ｒ中で現在使われているプリント・トレ
イン・ブロックと合致ターるキャラクタ・セットでロー
ドされなければならない。トレイン・イメージ・バッフ
ァ（ＴＩＢ＞は、トレイン・モジュール上の２８８キＶ
ラクタに対応丈るアドレス可能な２８８バイ１〜を有し
−（いる。各バイトはトレイン・モジュール上の特定の
キＶラクタに対応する８ピツトのエントリである。トレ
イン・プリンタ・データ・リンク処理装置は各メモリ・
アクセスにつき２つの８ビツト・バイトを受取る。なぜ
ならイのトレイン・イメージ・バッファ（第５Ｂ図）は
ロードされているからである。 新しいトレイン・イメージは、次の場合はいつでも上位
システムからこのバッファ中ｌ＼ロードされなければな
らず、その場合とはトレイン・モジュールが交換された
場合、またはＴ Ｐ −Ｄ Ｌ ｌ）がメインテナンス
動作のためにマスク・クリアされたかあるいはオフライ
ンにされたかのいずれかの場合である。 −ｒＩＢのロード動作でトレイン・プリンタＤＬＰに伝
送されたデータの第１のワードは、ブランクおよび無効
のコード・ビット・パターン（２つの予備のキャラクタ
がＴＩＢのロードパ動作のために与えられており、また
そのＴＩＢから別々にストアされている）のための上位
システムの定義を含んでいなければならない。これらの
特別のキャラクタは後で述べられる。 ゛′フランク・コード”ビット・パターンは、この最初
のワードのＡとＢのディジット中に現われるようにデザ
インされており、゛無効コード”ビット・パターンはＣ
とＤのディジン１〜中に現われる。 同じトレイン・モジュール上の“可変″グラフィック・
キャラクタ・セラｉ−の定容が可能である。 す１．、）に部分的セットまたはより頻繁に用いられる
キＶラクタが、プリント速度を最大にするために形成さ
れることが可能である。 はとんどのプリンタ・トレインは各グラフィック項目の
多重コピーを含んでいる。たとえば、４Ｂグラフイツク
・トレインについて、そのグラフィック゛Ａ′：は位Ｉ
Ｑ１８．６６．１１４および１６２ｃｄこる。もしＥＢ
ＣＤ Ｉ Ｃキャラクタ“Ａ”（１−Ｉ Ｅ Ｘ Ｃ
１とコードされている）がグラフィックＡとしてプリン
トされるべき場合、ｌ−Ｉ Ｅ ＸＣ１は位＠１７．６
５，１１３，１６１の１へレイン・イメージ・バッファ
中にロードされなければならない。そのトレイン・イメ
ージ・バッファ中の最初の位置は“０”と指定されてい
る。 もしグラフィック゛Ａ”としてプリントされるべきＡ”
に加えて他のＥＢＣＤ Ｉ Ｃ値が存在するならば、４
つのトレイン・イメージ・バラフッ位置は択一的な伯の
中に分布させられるであろう。 たとえは、もし低い揚台のＥＢＣＤＩＧキャラクタ゛ａ
”（Ｈ［ＥＸ ８１）が高い場合と同様にプリン１〜
されるベキ場合、トレイン・イメージ・バッフ１は次の
ように［１−・ドされる： Ｔ １ ［３１７−Ｃ１：
ＴＩＢ（３５−＝８１ ：ＴｌＢ１１３＝Ｃ１およびＴ
Ｉ Ｂ １ （３１＝ ８１ 。 トレイン・イメージ゛ロード゛′中、もし区切りキレラ
フぶ（）−Ｉ Ｅ Ｘ ＣＦ 、以後に述べられる）
が検知された場合、トレイン・イメージ・バッファが゛
ロードされていない″であるごどを示−リ結果ディスク
リブタを返ずことによってその動作は完了する。 プリント・バッ゛ノア： トレイン・プリンタ・データ
・リンク処理装置は、２つの８ビツト・キャラクタとワ
ードあたりのパリティとからなるデータ・エントリでプ
リント動作あたりに１回ロードされる“プリント・バッ
ファ”を含ｌυでいる。 第５Ｂ図と第５Ｃ図はプリント・イメージ・バッノ７’
ＰＩＢ専用のＲＡＭ２２中の割当てを示している。バラ
ノア容凶は１つのラインのプリント（最大１３２文字）
のために十分である。プリント・コラムの数はバッファ
ｈが渦だされたとき決まる。結果ｙ’−ｒスクリブタは
紙の移動の直前に返される。前のディスクリブタまたは
プリン１〜のラインに反応して紙の移動が起こっている
間、トレイン・プリンタＤＬＰは新しいディスクリブタ
を受入れ、かつまたはバッファをロードすることができ
る。 ＩＩ％ １．ＩＪ ｐキャラクタ二 区切りキャラクタ
（ＨＥＸ ＣＦ）はそれがデータ・トレイン中で起こ
ったときＱ Ｅされて、そのデータの伝送は中断され（
残りのコラムのプリントは禁じられる。 しｉ切りキャラクタはプリントできないもので、８ヒ゛
ツトの）−１ｔ：ＸＣＦコードはいずれのときでしグラ
フィックを表わすために用いられることはない。区切り
キャラクタに関するチェックは、プリントＯＰコードの
バリアント・ディジット■２のビットＣ８をセットする
ことにより禁じることができる。パリアン１〜・ｆイジ
ツトＶ２″゛レツ１〜゛′（区切りキャラクタ・チェッ
クの禁止）のためのビットＣ８でのプリント・イメージ
・バッファ・ロードの間に、区切りキャラクタが上位シ
ステムから受取られた場合、このキャラクタは態動とし
Ｃフラグされる。 フ４−７ツト制御二 紙のスキッピングやスペーシン
グは、単一ライン・プリント動作についてのアイスクリ
ブタ・パリアン１へ・ディジットＶ３によって、または
多ｍライン・プリント動作でのプリン！−の各ラインの
ためのノ″−夕の最初の１６ビツトの転送にＪ３いて受
取られる情報によ−）Ｃ決定される。人１２の注２は、
このフＡ−Ｊット・ソードの図解的な説明を１４えＣい
る。このワードは常に゛°０パぐあるべき１１の予約ビ
ット（Ｒ）を含んでいるａ多重ライン・プリント動作に
おい−（、ＴＰ−ＤＬＰはフォーマツ１〜・ワードをＯ
−ディングしているとぎこれらの１１のピッ１へを調べ
る。もしＴ Ｐ−Ｄ Ｌ Ｐがこれら１１の位置のいず
れにおいても゛０″以外に何も検知しない場合、その動
作は終了させられて結果ディスクリブタが返されてフォ
ーマット・エラーを示す。 多重ライン・プリント動作中にあるラインを受入れたと
き、トレイン・プリンタＤＬＰは少なくともプリントさ
れるべき１つのデータ・キャラクタを受取らねばならな
い。もし上位システムが終了する場合、またはフォーマ
ツ１〜・ワードの直後にメ切り記号を伝送する場合、フ
ォーマット・エラ・−・ピッ１−が結果ディスクリブタ
中にセットされイ、ｅ作が終了する。トレイン・プリン
タ内の紙の整合はトレイン・プリンタ’１１４ｆｊ ５
０ ｒ内に挿入されたプリンタ・フォーマット・テープ
の利用によって決められる。 １−レイン際刈： ひとつながりの６ビツトが識別子と
して各１〜レイン・モジュールから受取られる１、この
情報は、テスト・スキップ動作を除くすべＣのテストお
よびエコー動作に反応して返される結果ディスクリブタ
で報告される。 識別子を伴なわないトレインは０″の識別子を有してい
ると解釈される。“ロード・トレイン・イメージ・バッ
ファ・（ＬＴＩＢ）ディスクリブタのトレインＩＤビッ
トもすべて゛０パでなければならず、そうしないとプリ
ンティングが禁じられる。 プリンタが“準備未了′°から゛準備完了°゛ステート
へ変化するときはいつでも、トレイン識別子（ＩＤ＞と
トレイン・イメージ・バッファ（ＴＩＢ）間の適合性が
再チェックされる。トレイン・プリンタＤＬＰがオフラ
インであるか、またはマスク・クリアされたときも、い
つでも適合性がチェックされる。もしその２つが等しく
ないならば、正しいｌ−レイン・イメージがロードされ
るまで、または正しいトレインがプリンタ上に装着され
るまで、トレイン・プリンタ・データ・リンク処理装置
はすべての後続動作のために結果ディスクリブタ中に゛
プリンタ上に誤トレイン”ビットをセットする。 速度能カニ トレイン・プリンタ・データ・リンク処理
装置！Ｈ；ｔ１，１１００ＬＰと１，５００１ト）Ｍ（
分あたりのライン）能力を有しており、適当な堅いワイ
ヤのジャンパ８２１が備えられている。［・レイン・プ
リンタＤＬＰの動作は次の場合を除いて変化しない。 ＜ａ）”デスｔ−″動作に反応して、結果ディクリブタ
・ピッＩ・がジ亀・ンバされた速度を示すために“″セ
ットパされる。 （ｂ）ｌ−レイン・プリンタＤ Ｌ Ｐが、パリアン１
−・ディジッ１−Ｖ２（ロード・トレイン・イメージ・
バンク７のピッｉ−位ｖ：１ｃ４）ディスクリブタ（Ｌ
１” Ｉ Ｂ ）にプリンタ速度（すなわち、分あた
り１．１００または１．５００ライン）を示すことをｔ
ｉｌｌ持するように設計されている。もしこのピッ１〜
がその装着された（速度）ジャンパと比較しない場合、
動作は柊了して結果ディスクリブタのごツｌ−８４（１
１１〜レイン）がセットされる。 ブランク・キャラクタ： １〜レイン・イメージ・バッ
ファ（１” Ｉ Ｂ ）“ロードについて、トレイン・
プリンタＤＬＰは“ブランク”コードに関する上位シス
テムの限定されたビットの配列を受取るよう設計されて
いる。この゛′ブランク・キャラクダ°に関する特性は
次のようである。 （ａ ） もしプリント動作においてプリント・バッ
ファ中にロードされる場合、紙の上の」ラム位置に関係
付けられているハンマが起動されない。 （ｂ ） もしトレイン・イメージ・バンク７４１に
ロードされる場合、プリント・・トレイン上の位置に関
係イリ番ノられたグラフィック・キ１７ラクタは決して
プリントされないであろう。 “ブランク・キャラクタ″は、ロードＴ Ｉ Ｂデータ
伝送の最初のワードのＡとＢのディジット内でトレイン
・プリンタＤＬＰへ伝送されなければならない。 無効キ１グラクタ：゛ロード−ｒ Ｉ Ｂ ”勅ｎ−に
ついて、トレイン・プリンタＤＬＰは、無効」−ドのた
めに上位システムの限定されたビットの配列を受取るよ
う設計されている。この配列は上位システムの限定され
たブランク・コード・ビット・パターン、またはトレイ
ン・イメージ・バッファ（ＴＩＢ）中の有効に限定され
たキャラクタのいｆれかの１つでなければならない。 ししそれが何か曲の配列であって、イれが“書込″勅１
￥に（Ｉ３いてプリント・バッファ中の無効ピッＩ・・
パターンの理由でその無効キャラクタを代用しでプリン
トする必要刈生じた場合、トレイン・プリン９ＤＬＦ’
はこのキャラツタをプリン１〜しようと試みる。しかし
、プリント・リイノルで限定されているような°゛比較
イ」−ル″を決して発見しないので、（以後に述べられ
るノトレ・イン・プリンタＯＬ ＋−’は結果ディスク
リブノ庖返しζ゛゛適合発見されずバンク′″そ小Ｊこ
とによりその動１′１を終了ジる。 無効キャラクタは、” Ｔ ｌ ［３１Ｎ−ド・デーダ
′ＩＩＡ送の最初のワードのＣどＤのディジットｃトレ
イン・プリンタ・データ・リンク処理）ｂｌ￥ノ＼伝送
されるだろう。 ４（’￥；Ｌ’ｉニア１： ： ８０．１２０．１３
２’−Ｖ：）ムノｇ幅のために１−レーＣン・プリンタ
ＤＬＰ中に１つのジー・ンバ・オプションが与えＩうれ
（いる。そのジＶンパは、現在使用中のブランクに関し
て圧しく装るされな４ノればならない。 プリン１−・サイクル： キＶラクタの実際のプリンテ
ィングは、プリントされるべきメツセージをスキャンし
てイれを第５ｃ図のトレイン・イメージ・バッファと比
較１゛ることにより制仰される。 プリン１−・バッファ中のキャラクタはプリンタ中のハ
ンマ位閤に対応し−Ｃいる。］−レイン・イメージ・バ
ッファ（丁ＩＢ）のアドレスはハンマ上に配置されたキ
ャラクタに対応する。もしトレイン・イメージ・バッフ
ァ中の８ピッ１−のエン１−りがプリント・バッファ中
の８ビツトのコードに等しい場合、セラ１−・レベルが
プリンタに送られてプリンタの次のプリント・サイクル
でそのハンマが起動させられる。トレイン・イメージ・
バッフＩＴＩＢ中へのポインタはトレインの動きと同期
を保っている。プリント・スキャンの間、プリント・メ
ツセージはスキャンされてトレイン・イメージ・バッフ
？のアドレスはキャラクタ・ハンマの位画に対応するよ
うに変えられる。これはプリント・バッファ中のすべて
のキャラクタがプリントされ終わるよ−（’ Ｗｃけら
れる。 上−しツイン・プリン９０ユｐ：＋〜レイン・プリンタ
Ｄ Ｌ Ｐのハードウェアの要暑−が第４Ａ図ｊ５よび
第５Ａ図に示されている。 トレイン・プリンタ・う：−タ・リンクｃＩＵ］！Ｂ装
置はＤＬＰＬ−ス・モジュールの１ｈ−面の隣合う細孔
に差込む９６チツプの多層印刷された２枚の回路ノＪ−
ドからなっている。これらの２ヰタのプリン１〜さ１１
だ回路ボードはＪＬ通通口ロン１〜エンド（ＣＦ［）カ
ードと周辺従属ボード（ＰＤＢ）と名付けられている。 これらの２つのボードは、３つの５０ビン前面コネクタ
によって互いに接続されている。前に示された表■は数
７でそのコネクタを示しており、また各ビンに関係付番
ノられた信号の名前を示している１゜ 第４へ図と第５Ａ図に見られるように、ＣＦＨの要素は
ブロックの形Ｃ示されＣいる。、ＣＦＥの中心部はＰＲ
ＯＭ制陣装Ｕどス１〜レージ部分１３ど１／ＩＴ”ある
。ＰＲＯＭスｈ Ｉ、ｔ−シバ１ 、０２４の５２ビツ
ト・ワードの全ス１〜レージ容量を与える１３の独立の
Ｐ ＲＯＭデツプからなってＪ３す、これは奇数パリテ
ィを含んでいる。Ｃ］ＩＨ’Ｉ Ｏｃは、ディストリご
ューションとメイン１ナンスのカードとのＤ Ｌ Ｐイ
ンターフェイスのためにレシーバ１１０（！−含んでい
る。これらの母線のための“能動化″信号はＰＤＢ８０
によって駆動される。 Ｄ Ｌ Ｐ ＲＡ Ｍストレージ・バッファ２２（奇
数パリティを含ｌυで１．０２４の１７ビツト・ワード
の容量を右している。）もＣＦ［１０ｃ中に配置されて
いる。しかし、ＲＡ Ｍストレージ２２はＰＤ１３８０
によって全体が制御される。表１−Ａは適用可能なＣＦ
Ｅ用語の詔愈を含／Ｖ ’Ｃいる。 Ｐ ｌ＜ ＯＭ ｉｌｊ制御装置： ＣＦＥ上の要素
１３に示された１３の［）１７０Ｍチップ（第４Ａ図、
第５Ａ図）は５２ピッ］−のフィクロコード命令語を形
成するために組合わされている。その１３のｌ） Ｒ０
Ｍチップへのアドレス・ラインは互いに母線化されてお
り、したがってすべての個々のアドレス・ラインはすべ
てのチップに共通である。１３デツプＰ ＲＯＭマトリ
クスのデータ出力は５２ビツト・ワー１〜べ・形成ずろ
。この１ノー１〜は共通人力アト１ノス・ライン上（、
二存在するア１ミレスの゛講出″Ｃある。これらのｌ）
Ｉ＜ ＣつＭ Ｓμツノ「−１ツタされＣいないＳＥＴ
でｄりるのＣ１その出力ヲｊ３′！、ノＪｆ＼ルツのり
臼ツクで同］旧さＵる手ＬＱノ）を必−尺てｌ！ＩＩ七
ζ）３．こ１しはレジスタ・ブーンブ′１４のイリＩＴ
Ｊ ＋、二よ―）ｃ、１￥ル文される。 ぞのしノジスタ・チップはそれぞれ８つのノリッゾフ［
トンブを含ん乙゛、１３す、ぞしＣ乙っの１ソゾが５２
ビツトのマイクロ゛二１−ド・１）−ドを同ｊｌ］させ
−Ｃう・ンヂづるにめ（ユ用いられ・−ζ）Ｄイニのフ
゛Ｉｆ凸れｌごマイ／７目コードω令は仝データ・リン
ク処Ｊ″Ｆ！桟Ｉｔ７のｉ！、）作を制？８０す坂）Ｉ
、：めに用いられる。各８メガノ＼ルツのり［］・ンク
・パルスは（ン（にン左＜ワードをレジスタパｆツブ１
４中へラップ゛リイ〉。 ！１？なったタイプのデータ・リンク処ｌ！１！駁間は
それｌ）自身の特右のマイク【ココートを必ＴＪとし、
ぞしノ（゛すべてのＣＦＥカードは１３のＰＲＯＩ〜・
１ブッ１１；（外は同一のハードウェアを念んでいる。 Ｐ ＲＯＭワードは物理的に５２ビツトを含んでいるが
、４９ビツトだりがマイクロコード・プログラムのため
に用いられる。 表■ａおよび表ｖｔｂはビットの位置と名前で、４９ビ
ツト（０−１１８”）のマイクロコード・ワードを示し
ている。すべてのＰＲＯＭ出力信弓名にはパウンド・サ
イン（＃）が先行づるので、それらは図面や表ざらにハ
ードウェアの流れにｄりいて容易に認Ｈされることがわ
かるであろう。マイクロコード・ワードのビット３２は
パリティビット（奇数）である。ＣＦＥカードは連続的
に奇数パリディをチェックして、もしいずれかの４９ビ
ットのＦＲＯＭマイクロコード・ワード上でパリティ・
エラー（偶数パリティ）が起こったとき、そのマイクロ
コード・プログラムを停止する。 ＲＡ Ｍバッファ： 第５Ａ図の共通フロント・エンド
（ＣＦＥ）１０ｃはランダム・アクセス・メ〔す・バッ
ファＲＡ Ｍ ２２を含んでいる。そのＲＡＭバッファ
（しばしばデータＲＡＭと呼ばれる）は１．０２４の１
７ビツト・ワードからなっている。このＲＡＭメモリの
すべての入力および出力はＰＤＢ８０によって受取られ
または駆動されろ。このＡ−ブン・コレクタ（６０ナノ
セカンド）読取アクセスＲＡＭに用いられる命名はＲＷ
ＯＮ ”である。このストレージ領域は、データ。 ０１−’コード、ディスクリブタ・リンク、ディスクリ
シタ・リンクの水平パリティ・ワード（ＬＰＷ）および
１−レイン・プリンタＤＬＰの動作を適正に制ｔｉ１１
するために必要な秤々のフラグをストアするために用い
られる。 スタック・レジスタ： スタック・レジスタ１１は３つ
のバイナリ・カウンタ・チップからなっている。このレ
ジスタは現在のＦＲＯＭアドレスの値、またはスタック
・ブランチングでサブルーチンから戻るときに用いられ
るアドレスの値を含むことができる。 周辺従属ボード（ＰＤＢ）： 周辺従属ボードは、ア
キュムレータのために用いられる６つの４×４レジスタ
・ファイル２１２からなる一般目的のレジスタ２３０．
コラム実行されたＲＡＭ２１４、無効キャラクタ回路２
１６．１ＰＷ（水平パリティ・ワード）発生器２１８９
周辺インターフェイス２２０．ライン制御ロジック２２
２．データ経路マルヂプレクサ２２４（９つの２重４−
１デ一タ選択チップを用いている）、比較ロジック２２
６、データ母線ドライバ２８．プラス・エラー検知ロジ
ックＪ３よび２通りブランチング・ロジックなどを含む
。 表１−ｂはＰＣＢ用語の詔柔を含んでいる。 “ロード・トレイン・イメージ”バッファ・・コマンド
のマイクロコード取扱いの簡単な説明を以下に述べよう
。 トレイン・データ・リンク処理装置（Ｔ’ ｌ） −Ｄ
ＬＰ）は、典型的にはメツセージ・レベル・インターフ
ェイスＩＥｚ（ＭＬＩ）を介して、分あたり１．０００
および１．５００ラインのトレイン・プリンタを上位シ
ステムへインターフェイスするために用いられる。前に
述べられたように、ＴＰ−ＤＬＰは２枚のカードからな
り、それらは共通フロント・エンドカード（ＣＦＥ）と
通常周辺従属ボード（ＰＤＢ）と呼ばれる周辺従属カー
ドである。 前に諸論したＪζうに、共通フロン［−・エンド・カー
ドは、データ・ストレージのだめのＲＡ Ｍの１．０２
４の１７ビツト・ワーｉごとマイクロコードをストアす
るために用いられるｒ’ ＲＯＭの１゜０２４の５２ピ
ツＩへ・ワＹドと、メイ〉′テノーンス・［１シツクと
、Ｄ Ｌ Ｐインク・−フェイス０．’） ８：ｆ ｊ
ンとを１６うえている。 Ｐ’ＤＢ８０は次のものを備λでいる。 ］、トレイン・プリンタ５０ｒ八、の制６！Ｉ （ｉｉ
号。 ２、 ＲＡＭバッファまにｔコＣＦ ＥのたＶ）のア
ドレス・ロジックとＲＡ Ｍアクセス・ロジック。 ３゜ 水平パリティ・ワード（Ｌ ｒ’ Ｗ ）と垂直
バリブイ発生とチェツキングのロジック。 ４、 識別ジャンパ。 ５、 １２の８ビツト・アキュムレータ。 （Ｓ 、 Ｇ’２目的レジスタ。 ７、 比較ロジック。 ｅ、、 （ＤＩの必要なフラグと制９１１０シック。 ７キユム１ノータ： 第５Ａ図のアキュムレータ２１２
は１２の８ビツト・１ノジスタ（アキュムレ−タ０−１
１と名付けられている）のためにデータ・ス１−レージ
を備えている。そのアキュムレータは６つの４×４レジ
スタ・ファイル・チップからなっている。いずれのとき
でも、これらのチップのうち２つだ【ノが同時に選択さ
れる。これらのアーヤ−７ムレー夕にＩ！ｌ連して８つ
の入力情報′、）−インと８つの出力情報ラインがある
。それらのチップの７ドレシングは以下の表１８によつ
℃示され−（いる。 （以１・余白） 艮１住：アキュムレータ・アドレシングと利用アキュム
選択されたチップ レータ ＩＶＩｓＤ ＬＳＤ ＡＣＣ８ＡＣＣ４
ＡＣＣ２ＡＣＣ１０’ Ｋ２ １３ ０
０ ０ ０１ Ｋ２ Ｊ３
０ ０ ０ １２ Ｋ２
１３ ０ ０
１ ０３ Ｋ２ １３ ０
０ １ １４１２に３０１００ ５ １２ Ｋ３ ０ １ ０
１６１２に３０１１０ ７１２に３０１１１ ８ Ｊ２ Ｊ３ １ ０ ０
０９ Ｊ２ Ｊ３ １ ０
０ １１０ Ｊ２ Ｊ３ １
０ １ ０１１ Ｊ２ Ｊ３
１ ０ １ １アキユム １ノータ 利用 Ｏトレイン絶対アドレス。 １ ＴＩＢサブスキャン・アドレス。 ビ
ュ２ ＴＩＢサブスキャン・アドレス（再ス
（ドア）。 ３ プリン１〜・バッファ・サブスキャン・アドレス
。 ４ プリント・フラグ。 ５ Ｃ８Ｌカウント。 ６ 結果ディスクリブタのＡとＤディジット。 ７ 結果ディスクリブタのＢとＣデイジツ （
ト。 ８ ＬＰＷフラグの開始、プリン１〜されたコラム
。 ９ ブランク・アドレスのプレスキャン。 １０ フラグの開始、プリント・データ・） ビ
′ラグ。 １１
１ 種々のアドレス（ワーキング・レジスフ） アキュムレータ４ ．１− 説明 ） 薯ラムのボｈム／トップ（０＝１−ツブ）。 １ １−ＰＣ８Ｌ３または４゜ ２ ０＝４から゛１ヘカウン１〜されたＰＣ８Ｌ。 〕 トトリレイン対小トム、／′Ｆツブ（０−トップ
）。 １ １−ｉ８対トレイン・アドレス・オーパフｒコ −
。 ５ 不使用。 ３ 不使用。 ７ト１ツイン・サブスキャン・ボ１〜ム／トツ１（０〜
１−ツブ）。 アキュムレータ５ ン ｌ−説明 Ｄ Ｗへド１−ΔＦフラグ。〜■ΔＩ ＴＡ Ｆｆ
＝続への退出のためのＰＣ８Ｌ最新手続を告げる。 １ ＰＲＩＮ−Ｔ’−７ラグ。ＷＲＩＴＥ手続へ戻
るための７ｆｉｉ 、ｑの手続を告げる。 ２ ｂ Ｃｔｌ Ｏ７、／ り。Ｅ Ｃ）Ｉ ０手
９ｚｅ ヘ戻ルための神、ぐの手続を告げる。 ３ｏ−ド・１ヘレイン・バソノ／・フラグ。 ＬＯ，へＤ’−ｒ−ＩＢ丁！７：ｌ＼戻るたメ（７）
（１々の手技を告げる。 ’Ｉ−７Ｃ３Ｌカウン１〜。コＵ）値ｋｉ ＣＳ Ｌ
７：ｌ’ ｐ測さ：ｊ？た３時に１だり増加させられる
。 アキュムレータ１０ ピッ１−！ｑ明 ０ 待機フラグ（１−持（３動作がベンディング）。 １準１伯完了のための祐Ｆ３（１−準Ｋｈ完了のための
侍鴻がベンディング）。 ２ テスト１０フラグ。第２のＩＤ結梁ワードを送る
ための結果手続を告げる。 ３ プリント停止フラグ。無効が起こった場合トニ、
ラインをプリントしない書込手続を告げる。 ４ 移匂博１フラグ。単一ライン・プリントのＩこめ
に最初に紙を動かづ８込手続を告げる。 ５ 多重ライン・フラグ。これは多重ライン・プリン
トであるといつ書込手続を告げる。 ６ ｋ了フラグ。多重ライン・プリン１−を停止−づ
゛るための書込手続を告げる。 ｌ バックアップ・フラグ。１つのキャラクタのＭＬ
Ｉバックアップを行なうためのドｌ込手続を告げる。 レジスタ・チップ選択はデコーダ・チップ（示されてい
ない〉によって信号ＡＣＣ８と△ＣＣ４から引出される
。チップＬＯ（示されていない）はＡＣＣ８とノ＼ＣＣ
／ｌによって厄択されたデツプに゛書込能動化′°を与
える。もう１つのチップＫＯ（示されていない）はＡＣ
Ｃ８とＡＣＣ４によつで選択されたチップに“読取能動
化″′を与える。 ４×４レジスタ・ファイル・チップ中の位置は表１８に
見られるように信号ＡＣＣＩと八〇〇２によってアドレ
スされる。 アキュムレータ２１２への入力は、ＭＰＸＳＥＬＡＤ制
御信号のステートに依存して、＃Ｃ０Ｎ５Ｔラインか、
または＃Ｃ０Ｎ５ＴラインとＲＡＭΔＤライン（ＢＣレ
ジスタ）の和かのいずれかである。 一覧目的レジスタ： 一般目的レジスタ２３０は７キユ
ムレータ２１２のための唯一のシンクを提供する。一般
目的レジスタは８つの入力情報ラインと１６の出力情報
ラインを有しており、そのレジスタは４つの４ビツト部
分Ａ、Ｂ、Ｃ，およびＤに分割されている。これら４ビ
ツトの部分は、２つの８ビツト部分であるＡＤとＢＣに
グループ化されている。信号ＬＤＲＥＧＣＡＤ（Ｌ−］
−ド・レジスタ・コラム・アドレス）、ＬＤＲＬＥＧＲ
ＡＤ（ロード・レジスタＲＡＭアドレス）のそれぞれに
または両方に依存して、情報はレジスタの部分ＡＤまた
はＢＣあるいはその両方へアキュムレータ２１２からロ
ードされる。 ８ビツトＢＧレジスタは、ＣＦＥカード１０ｃ」二のＲ
ＡＭバ・ソファのため（こアドレス・ラインを駆動する
。８ピッｌ−Ａ Ｄレジスタは、コラム゛実行され１；
コラム”ＲＡＭチップ２１４をアドレスする。レジスタ
（Δ、Ｂ、ＣおよびＤディジット）からの１６ビツトは
、データ・マルチプレクサ２２４のために４つのソース
の１つを供給する。 実行されたコラム・［１シック： このロジック＜２１
４＞の目的は、Ｅ」ラムが゛プリントされた”かどうか
を決定することで、すなわちニューモニックＣ０ＬＩ）
ＯＮ、Ｅｆｆｉ向えられる。この出力信号【ユ、高いど
き、そのコラムが既に印刷されたことまた番６１ぞのコ
ラムが印刷δれるごとｆｉ：意図していない（Ｉ−とえ
ば、ブランクがコラム中に残されるべき）ことを示１゜ 第４Ｄ図（ＤＬＰ接続［］シック）のブＬ】ツク図と一
般目的レジスタである第５Ｇ図におｔノる概略図を参照
すると、実行され１ζコラム・ロジックは１つの１Ｋ
Ｒ／・Ｎ４チツプＬ４から４’ｒ −、＞−Ｃいる。 このデツプ“１−４へのアドレス入力は、レジスタ２３
０のへ〇レジスタおＪぴ高い活性のマイクロコード出力
である信号Ｔ Ｉ−Ｉ ＲＡＭＣＬ、Ｄ（実行された［
≧へＭコラト、の上半分）によっ１制り１１すれる。 化量Ｔ）１１マハＭ ＣＬ Ｄはパ上半分／゛１・半分
コラム選択″（１−上半分）を指定する。（＋′ｉ号Ｗ
ＥＣＯＬＤＮ （実行されたコラムの書込口ｆ”ＪＪＩ
化）は、デツプに゛書込能動化″を与えるマイク［１コ
ードによ・）で冗生さ１士られる低い活性の信月である
。 イＢＢＤＩ「？△へ１ＣＯＩ（実行すしたｍｌ ５ ム
ＲＡ ｆｖｌへのデータ入力）は、ＲＡＭ２２へ入力情
報を与えるマーｒクロコードによって発生さぜ１．うれ
た高い話竹の仁ｆ：でおる、 −ＲＡＭｆｆ：’Ｊｔ！ｔｌ： ＊！５Ａ図、１５Ｂ
ｔ４Ｊ’；、１、ヒ第５Ｃ図に見られるように、ランダ
ム・アクレス・メモリ・バッファ２２（ＲＡＭ）は１Ｋ
Ｘ１７ビツト〜（１つの奇数パリティビットを伴なう１
６のデータ・ビット）のスト１ノージ容員を有しており
、ＣＦ Ｅカード１０ｃ上に配置されている。すべての
入力、出力、アトｌノス、杏込能動化ラインやチップｊ
″８！択ライン（、未開’ｒ１１従屈ボード８ｏ上に位
置している。上述の信号は」二２つの全面コネクタ８０
゜と８０１を介１）てＰＤＢ８０に接続されている。 ＲＡ ＭＡ Ｄ ｎライン５３は、常にレジスタ２３０
中のＢＣレジスタの内容にＪ：って駆動される。 信号Ｗ ｉＥ 、、／ （書込能動化、／〉は、適正な
タイミングのためにクロック（８クロツク１）でゲート
されるマイクロ二］・−ド出力に、Ｌって発生させられ
る。 信ＲＣ８／（チッ−ｆ”ＭｔＲ／）ｔＪ、ＰＤＢ８０上
でアースされて８３す、しＩζがってＲＡ Ｍ ２２を
連続的に能動化している。 信号Ｗ Ｅ 、／が″高い″とき、ＲＡ ｆｖｌ ２２
は゛読取°′モードに百かれている。、ＲＡＭＡＤｎラ
イン’＋３（ＲＡＭアドレス）によってアドレスされた
１１′／、蔭における情報は、１でＡＭｘｎ（ＲへＭ出
力）ライン２２．Ａ上に置かれており、データ・マルチ
プレクサ８３７へ送られ、次にデーにζ比較ロジック２
２６の２−１マルチプレクサへ送られる。 信号Ｗ［＝／が゛低い″とき、ＲＡＭ２２中は゛書込″
モードに置かれている。ラインＤＢＵＳｘｎは、周辺従
属ボード８０上のＩＮＲＡＭｘｎライン１００に直接接
続されている。Ｄ Ｂ Ｕ Ｓ ｘｎライン上に会まれ
る情報は、ＲＡ Ｍ Ａ Ｄ ｎライン５３によってア
ドレスされた位置のＲＡＭ２２中へ書込まれる。 ＲＡＭバッファ２２は、゛トレイン・イメージ″とさら
にプリント・イメージ、ＯＰコード、ディスクリブタ・
リンク、水平パリティ・ワード（ＬＰＷ）と他の情報を
ストアするために用いられる。 これはＲＡＭバッファ２２のマツピンクを示ず第５Ｂ図
およＵ第５０図中に示さねている。 第５Ｂ図はり−ドＯから１．０２３までに従ってマツプ
された全ＲＡＭを示している。ＲＡＭの上半分は用いら
れておらず（ワード５１２−１゜０２３） 、そしてＲ
ＡＭＤ９ （アドレス・ビット５１２）はＰＤＢ８０上
でアースされている。 用いられているＲＡＭバッファ２２の５１２個の位置は
第５Ｂ図と第５Ｃ図に示されている下半分１７）ＲＡＭ
（ＲＡＭ２２中−０） と上半分（７）ＲＡＭ （Ｒ
ＡＭＤ８−１ ＞として言及されている。 第５Ｂ図はＲＡＭバッファ２２のマツプを図示しており
、アドレス５１２から１．０２３は使われていないこと
がわかる。バッファ空間の残りの部分はアドレスＯ−２
５，５を含むＲＡＭの下半分（ＲＡＭＤ８−０）に分割
されて、この空間はディスクリブタと制御ワード（アド
レス０−１６＞のために用いられ、一方、アドレス１９
０−２５５はブレンド・イメージ・バッファにために用
いられる。 ＲＡ Ｍ ２２の上半分（ＲＡＭＤ８−１ ＞はアドレ
ス２５６−５１１に関連し、アドレス２５６−３６７は
制御ワード専用であり、アドレス３６８−５１１はトレ
イン・イメージ・バッフ？のために与えられている。 次の表１９は下半分および上半分のＲＡＭバッファ２２
の割り振りを示している。 民上里 下半分Ｆ＜ＡＭ （ＲＡＭＤ８−１ ＞十進法の アドレス ストアされた情報 ０ ディスクリブタ（一時的結果ディスクリブタ〉。 １ ディスクリブタＬＰＷ。 ２ ディスクリブタ・リンク＃１゜ ３ ディスクリブタ・リンク廿２゜ ４ ディスクリブタ・リンク＃３ （ＬＰＷ）５
多重ライン・フォーマット。 ７ トレインＩＤ（最後のロードＴＩＢ動作から）。 ９ 呼出されたＩＤ。 １６ バックアップ・ワード（０１）。 １９０ １３２コラム・プリンタのためのＰＩＢ開始
アドレス。 １９６ １２０コラム・プリンタのためのＩ） ＩＢ
開始アドレス。 ２１６ ８０コラム・プリンタのためのＰＩＢ開始ア
ドレス。 ２５５ バッファ端。 １半分ＲＡＭ（ＲＡＭＤ８−１） ０ テスト・、・′侍膿中のディスクリブタつ１
チット／′待（４中のディスクリブタｔ−Ｐ０ ２ テスト／’ ｎ ｅ中のディスクリブタ・リンク
＃１ａ 。 ３ テスト２／持会中のディスクリブタ・リンク＃２
゜ ４ テスト７／持截中のディスクリブタ・１ノンタ
！ｔ３（ＬＰＷ）ｅ ５ ＬＥ較（２８００）のためのキレンセルＯＦ）
コード。 ’１１”＋ −；’ランク／無効アト１ノスっ１１
２ 王ＩＢｆｔ［ｌ始アドレス。 ２５５ ＴＴＢｉ袴了アドレス。 塵ｊキャラクタ倹囲−： 印刷されるべきキャラクタ
が有効かまたは無効かを決定する手段を備えるために１
に×１ピッｈ ＲＡ Ｍチップが用いられ（ＲＷＯＯ）
、これは第５Ａ図の要素２１６上にある無効ＲＡＭとし
て８及される。無効ＲＡＭのアドレスラインは、２つの
４ビツト・ラッチ２１５として用いられる２つのチップ
の内容によって駆動される。 １ Ｋ−ＲＡＭ２１６へのＤｉ（データ人力）接続はＤ
Ｉ ＲＡＭ Ｉ ＮＶ （ＲＡＭ中のデータが無効）
であり、その信号（よマイクロコード発生させられる。 無効ＲＡ〜１２１６へのＷ Ｅ ／接続はＷＥＲＭＩＮ
Ｖ （無効ＲＡＭへの書込能動化）で、ぞれもまたマイ
クロコード発生させられる。無効キャラクタ検知は、全
体にマイクロコードによって行なわれる。 データ経δマルチプレクサ： １５Ａ図に見られるよ
うに、データ・マルチブレクリ２２４は、４つの可能′
な“ソース°°のいずれがＤ８ｔＪＳと■ＮＲＭ母線１
００を駆動するかを２択するために用いられる。データ
・マルチプレクサ２２４は９つの２連４−１デ一タ選択
チップからなっており、それらのチップは１８ビツトの
出力を与え、そのうち１７ビツトだけが用いられる。９
つのデータ選択チップは、ストローブ入力（Ｓ Ｔ １
、／と５Ｔ２）のアースによって常に能動化されてい
る。９つのデータ選択チップへの８１−へ入力（ネ共通
であり° ぐイクローコード用語Ｍ Ｐ Ｘ ［） Ａ
’Ｔ Ａ△（マルチプレクサ・アークΔ）によって！
８勤される。５Ｌ１３人力も共通であり、フィクロコー
ド用語ＭＰＸＤＡＴＡ８（マルチプレクサ・データＢ）
（〔よっＣ駆動されるヮ データ・マルチプレクサ２２４のデータ選択チップは次
の４つのソースによって供給される。 １、 アーク選択チップのＡ−１とＡ−２の入力に接続
されている一般目的レジスタ２３０力翫らの１６ごツｌ
−（ＩＲＡＭＡＤ７− ＩＲＡＭＡＤＯおよびＲＡＭＡ
Ｄ７−ＲＡＭＡＤＯ）。 ２、 テスト／ＩＤ？６果ディスクリブタの第２のワー
ド（ＩＤワード）を形成する１６ビツト。 こｔ；はＩＤジトンパ８２と固いワイヤの回路８２Ｔｖ
かｌらくる。 今までテスト／ＩＤの説明で述べたように、８つの最も
重要なビットは固定されている。チップＤ３のＢ２人力
に接続されているビットＢ２は、１．１１００ｏｈ引上
げレジスタを介して高いに引上げられ、一方、残りの７
ビツトはアースされてＨＥＸＯ２の固定されたバイトを
形成する。重要でない８つのビットは、識別ジャンパｒ
ＣＤ８−Ｄ Ｉ Ｄ １からのものである。これはデー
タ選択チップの第２のソースであり、このソースはデー
タ選択チップの８１．８２に接続している。 ３、 データ選択チップの０１とｃ２に接続されている
Ｒ Ａ Ｍ ｎｎ母線２２．（ＲＡＭ八〇へ−ＲΔＭＤ
１とＲＡ Ｍ Ｐ Ａ Ｒ＞上のＩＫＸ１７ビツ）−Ｒ
ＡＭ２２ （ＣＦＥＩＯ，上にある）出ノｊ″）ｒンか
らの１７ビン１−〇 ４、 データ・マルチプレクサ２２４に入力を与えるラ
インＬＰＷｎｎ上のＬＰＷ発生器２１８がらの゛１６ビ
ツト。これらのビットは１ｉ）ＷＡ８−ＬＰＷＤｌと名
付けられており、それらはマルチプレクサ２２４のデー
タ選択チップのＤｌと］〕２の入力に接続されている。 垂直パリティ（奇数）は各１６ピツト・ソースのために
発生させられて、入力Ａ２，１３２．およびＤ２を有す
るチップＨ４（２１７中の垂直パリティ回路）へ接続さ
れている。これはＰＡＲＧＥＮ（パリティ発生）と名付
けられている。ＲＡＭ２２出力はＲＡＭＰＡＲと名？Ｊ
’ Ｇ−Ｊられているそれ自身のパリティ・ピッ１を満
たず唯一のソースである。 次に示された表２０は、データ選択マルチプレクサ２２
４への入力のソースの選択を示している。 男２０：データ選択マルチプレクサへの入力のためのソ
ース選択 Ｍ Ｐ Ｘ Ｍ Ｐ Ｘ データＢ データＡ データ ０ ０ 一般目的レジスタ ０ １ ＩＤワード １ ０ ＲＡＭ出力 ｉ ｉ ＬＰＷ マルチプレクサ２２４の出力はＤ Ｂ ＬＩ Ｓ ｎｎ
への経路Ｍ Ｐ Ｘ ｎｎを与える。これは３つの１−
リステート・チップを介して行なわれる。これらの装置
は、マイクロコード発生させられた信号ＥＮ〜Ｉ Ｐ
Ｘ 、／（能動化−マルチプレクサ、′りが″低い″ど
き能動化される。 Ｌ」立潴仁光」Ｌ旦し二ｊ二五二乙力一二 水平パリテ
ィ・ワード発生器プーエツカ２１８は、１ＧのＪ Ｋフ
リップフロップからなっている。すべてのクロック入力
Ｉよ、マイク［１ニコ一ド用語ＣＬ Ｋ Ｌ Ｐ Ｗ
ＲＧ（クロックしｌ） Ｗレジスタ）によって駆１１
Ｈされる。 すべての現在の入力は、クロック（８Ｃ１，、Ｋ ２
）でグー１〜されるマイクロコード用語ＲＥ Ｓ Ｔ
Ｌ ＰＷ（リセソ１〜Ｌ Ｐ Ｗ ）によって駆ＷＪさ
れる。各ノリツブ７０ツブのＪと１〈の入力は、ＤＢＬ
ＪＳの１６ビン１−の１つによって互いに結合され°Ｃ
いる。 ＬＰＷＲ生器２１８ （７）ａｔカライン（ｔ Ｌ Ｐ
Ｗ Ａ ８−ＬＰＷＤｌと名付けられており、これら
はデータ・マルチプレクサ２２４への４つの入力の１つ
を供給する。 Ｌ Ｐ Ｗ発生鼎２１８は、最初にマー−クロコード信
号ＲＥＳＴＬＰＷによってすべてが１にリセットされる
。゛受取り″または゛′伝送″データは、ＩＰＷ発生器
への入力としてＤ Ｂ （、Ｊ Ｓへ供給される。次に
マイクロコードは、クロック・パルスをそのＬＰＷ発生
器２１８ （ＣＬＫＬＰＷＲＧ）へ供給する。それぞれ
すべてのデータ・ビットが゛高い″場合、関連するフリ
ップ７０ツブはトグル（ｔｏｇｇ＋ｅ）１′る。もしそ
のデータ・ビットがパ低いパとさ′、関連するフリップ
７０ツブはそのｏｈのステー１−を維持する。受取られ
たまたは伝送された各データ・ワードは、［）ＢｔＪＳ
上に置かれて、ＣＬ Ｋ Ｌ ＰＷＲＧによってクロッ
クされる。 Ｔ Ｐ −Ｄ Ｌ Ｐ″“から″の伝送のために、この
データは上位主システム１０へ伝送される。なぜならそ
れはＬＰＷ発生器２１８ヘクロツクされるからである。 すべてのデータが伝送された後、ＬＰＷ発生器中に残さ
れた１６ビツト・ワードは水平パリティ・ワードあり、
それは上位主システムへ伝送された次のワードである。 ＴＰ−ＤＬＰ”八″の伝送の１＝め、ＬＰＷ発生器２１
８はマイクロコード信号ＲＥＳＴＬＰＷＩ、−よってプ
リセットされる。名ワードが受取られたとき、それはＤ
Ｂ Ｕ Ｓ ｎｎ上へ与えられる。そのマイクロコー
ドは、この受取ったデータでＬＰＷ発生器をクロックす
るために、ＣＬＫＬＰＷＲＧを発生する。丁度ＬＦ）Ｗ
発生器２１８のデータ伝送動作のように、ＬＰＷＲ生器
はＤＬＰ発生した水平パリティ・ワードを含んでいる。 データ転送において、トレイン・プリンタ・データ・リ
ンク処理装置によって受取られた最後のワードは、上位
システム１０からのしＰＷである。このＬＰＷはＤＢＵ
Ｓ上ヘゲートされて、またＣ Ｌ Ｋ Ｌ Ｆ’ Ｗ
ＲＧ信伯母よってＬ＋−）Ｗ発生器２１８中ｌ＼クロッ
クされる。データ・リンク処理装＠光生したＬＰＷは、
上位シスブームの供給されたＬＰＷと等しくなければな
らない。ちしＬＰＷエラーが起こらないならそのＬＰＷ
は０°′に等しいであろう。 Ｌ匪ＺムＺ止：ｌ！］辺従属ボード（ｆ） ｌ） ［１
） ８０上に８つの識別ジャンパ８２（第３図）が存在
し、それらはＣＩＤ８−ＤＥＤｌと名付Ｃノられている
。これらの信号は１．１１００ｏｈ引上げレジスタに接
続されており、それはジャンパが存在しないときロジッ
クに゛高い”を与える。それぞれすべての信号は、ジャ
ンパの装着によって“低い”が強制される。これらの信
号はデータ・マルチプレクサ２２４へ供給される。 比較ロジ？り： 比較ロジック２２６（第５Ａ図）は２
つの４ビツト・コンパレータ・チップを用いる。これら
のチップは、２つの８ビツト・ソース間の比較を行なう
ために、タンデム様式に配置されている。 比較ロジックのためのソースへは、２つの４ビツト・カ
ウンタ・チップからなる８ビツトの比較ラッチ２１５で
ある。 ソースＢは２つのクワッド（ｑｕａｄ） ２−１マルチ
プレクサ・チップ８３ツの８ビン１〜出力である。 これらのマルチプレクサへの１６ビツト入力は、ライン
２２ａ上のＲＡＭバッファ２２の出力からくる。これら
の１６ビツトは、ＲＡＭ２２の上半分または下半分の選
択に依存して、“トップ″と“ボトム″の８ビツト部分
に分割される。 マルチプレクサ・チップ８３ツへのＳＬ大入力一緒に結
ばれており、“トップ″または゛ボトム″の８ピッ１〜
部分のいずれが選択されているかに関して制罪される。 ＳＬ大入力マイクロコード信号である５ＬＴＨＢＨ（”
高い″が下半分と等しい）に接続されている。比較レジ
スタは、マイクロコード発生させられた低い活性の用語
ＬΔＴＰＡＤＡＴ（比較レジスタをプリン１−・データ
でロードせよ）に接続されているＬＤ／（ロード／）入
力を有している。 マルチプレクサ・チップ８３．Ｍからのデータは、用語
ＬＡＴＩ”ＲＯＡＴが低いときクロック（８０ＬＫ／３
）の立ち上がりで比較レジスタ中にロードされる。この
比較レジスタからのデータ＋、１、フォーマット制御へ
のデータ経路でもある。比較ロジック２２６の出ツノは
、８−１マルチブレクザ・チップ２２１Ｐ中に供給され
る用語“Ｔ １ ＋３がＰＩＢに等しい°である。マイ
クロコードは、マイクロ−」−ド出力＃ Ｂ ＲＡ Ｎ
ＣＨ５と＃ＢＲＡＮＣＨ２から用語ＡＯを発生させる
ために、その用ｒｆＴ１Ｂ−ＰＩＢを用いることができ
る。用語＃ＢＲΔＮＣＨ３は効果的に５ＥＬ２／を低い
に駆動し、それは８−１マルチプレクサ・チップ２２１
．を能動化させて信号ＡＯにＴＩＢ＝ＰＩＢのステート
を生じさせる。 エラー検知： ＴＰ−ＤＬＰ中のエラー検知の大部分
は、２つの５１２Ｘ４ビットＰＲＯＭチップ中で行なわ
れる。第５Ｈ図に見られるように、これらはＰＲ５０１
とＰ Ｒ５０ｂと名付けられている。 信号ＯＰ ＤＥＣ８ＥＬ（ＯＰデコード選択）１よ、
ＰＲＯＭチップＰＲ５０□とｐ Ｒ５ｏｌ、へのへ８ア
ドレス・ライン入力に供給される。ＯＰデコード選ＪＲ
信号は、実際にＰ ＲＯＭの機能を次のように指定する
。 １、 ０ＰＤＥＣ３ＥＬが“″高い″とき、ＰＲＯＭ５
０ｃ、、と５０らがＯＰコードをデコードするためと無
効ＯＰコードを検知するために用いられる。 ２、 ０ＰＤＩＥＣ８ＥＬが゛低い”とき、ＦＲＯＭ
５０．と５０１．は、垂直パリティ発生／検知、ＬＰＷ
エラー検知、フォーマット・エラー検知、および区切り
キャラクタ検知のために用いられる。 Ｐ ＲＯＭ ５０．ハＤ Ｂ Ｕ Ｓ （７）ディジッ
トＡと８を七二りするために用いられ、一方ＰＲＯＭ５
０１．はＤＢＵＳのディジットｃ、！＝Ｄをモニタする
。ＤＢＵＳ上の情報はＰＲＯＭ５へのアドレスとして用
いられる。ＰＲＯＭ５０Ｑ、と５０１ＪＪ：びＣ８Ｏ／
Ｉ動化ライン入力は常に能動化されており、すなわちア
ースされている。８つのＦＲＯＭ出力は、ＤＢＵＳ中の
１６の入力によって決定される機能を生ずる。次の表２
１ Ｇ；＆ ５０．と５ Ｏｆ、＋７） ８−） ＋７
） Ｆ’ ＲＯＭ出力の機能を示している。 （以下余白） 垂 パ１−イ −、／： 表２２と第５Ｈ図に見られ
るように、ＰＲＯＭ５（５０へと５０ト）からの２゛つ
の出力信号は！７！直パリティ発生と検知のために用い
られる。これらは０ＰＤＥＣ８（ＡＢＰ Ａ ＲＧ Ｅ
Ｎ ）とＣＤＰＡＲＧＥＮである。０ＰＤＥＣ１３は
、ＤＢＵＳのＡとＢのディジットの奇数パリティに関し
て゛高い″であり、一方ＣＤＰΔＲＧＥＮはＣとＤのデ
ィジットの奇数パリティに関して“高い″である。 表２２ 垂直パリティ発生／検出 ＣＤＰＡＲＧＥＮ ＡＢＰＡＲＧＥＮ Ｐ
ＡＲＧＥＮ ＤＩＩＵＳＰＲＩ’ＡＴ２ＥＲＲＯ
Ｒ００１０１ ００１１０ ０１０００ ０１０１１ １００００ １００１１ １１１０１ １１１１０ 匝直パリティ発生に関して、偶数パリティのために“高
い″レベルを、また奇数パリティのために゛低い″レベ
ルを発生することが必要である。 垂直パリティ検知に関して、もし次の２つの条件のいず
れかが存在する場合、パリティエラーを示すために高い
レベルを発生する必要がある。 １、 データの１６ビツトがビット“オン″の奇数を有
している間、パリティ・ビットが高い。 ２、 データの１６ビツトがピッドオン″の偶数を有し
ている間、パリティ・ビットが低い。 第５■図に見られるように、これらの機能は２３！！４
−１デ一タ選択チップＳ４によって発生させられる。Ｓ
ＬＡとＳＬＢはデータ選択チップＳ４への選択入力であ
る。 信号ＰΔＲＧＥＮはデータ経路マルチプレクサ２２４へ
のパリティ・ビット入力である。そのマルチプレクサ入
力のマイクロコード選択は、このＰＡＲＧ［：Ｎビット
が用いられるとき決まる。信＠ＰＡＲＥＲＲＯＲ（パリ
ティ・エラー）は、マイクロコードによってテストされ
るために、前面を介してＴＥＳＴ５としてＣＦＥｌｏｃ
へ送られる。 ＬＰＷエラー検、＋１−： ＰＲＯＭ５５０．ｌｋ、
５０＆からの２つの出力信号は、以前に示された表２１
と第５１−１図で４つかるように、ＬＰＷエラー検出の
ために用いられる。これら２つの出力信号は、ｏＰＤＥ
Ｃ４（Ｌｌ）ＷＡ［３）およびＬＰＷＣＤと名付りられ
ている。０ＰＤＥＣ４（ＬＰＷＡ［３）は、ＤＢＵのＡ
とＢのｆイジッＩ〜が０に等しいとき“高い″である。 ＬＰＷＣＤは、Ｉ） Ｂ Ｕ Ｓの０とＤのティジット
がＯに等しいとき゛高い″である。 第５Ｈ図に見られるように、Ｐ ＲＯＭ出力０ＰＤＥＣ
４としＰ Ｗ ＣＤ Ｇ、ｔ Ｎ Ａ Ｎ Ｄ ケ−ト
５０＆中へ供給されて、出力信号Ｌｌ）ＷＥＲＲＯＲ（
高いがニジ−に等しい）を進展さす。この信号は、マイ
クロコードによってデス１〜されるために、前面を介し
て−ｒＥｓＴ６としでＣＦＥｉＯＣへ送られる。 ノオーマッ１〜・エラー検知： 表２１を参照し一’：
％ ’ｑ１５８図のＰＲＯＭ５５０．ど５０ｂからの
２つの出力信号は、多重ライン動作についての有効なフ
ォーマット・コマンドに関するチェツキングにおいて用
いられる。これらの信号は、０ＰＤＥＣ１（ディジット
八が８に％Ｌい、またはＡが０に等しい）およびＬＰＷ
ＣＤと名付
【プられている。
信＠０ＰＤＥＣ１は、ＤＢＵＳのディジットＡが８に等
しいかまたはＯ【−等しい場合に′高い″である。ＬＰ
ＷＣＤは、ＣとＤのディジットが０に等しい場合に゛高
い″である。前の表１２は、注２でフォーマット・ワー
ドの組成を示している。 第５Ｈ図を参照して、ＰＲＯＭ出力０ＰＤＥＣ１（ＯＰ
ＤＥＣ４の代わり）とＬＰＷＣＤは、ＮΔＮＤゲート５
０２中に供給され、ＬＰＷＥＲＲＯＲ（高いがエラーに
等しい）の代わりに出力信号Ｆ ＯＲＥ ＲＲＯＲを進
展させる。この信号は前面を介してＴｌ＝ＳＴ１０とし
て０ＦＦＩＯｃへ送られ、マイクロコードによってテス
トされる。 脛吸立土ヤラクタ検知： ＰＲＯＭ５５０．Ｘと５０
１、からの２つの出力信号は、表２１と第５Ｊ図に見ら
れるように、区切りキャラクタ検知のためにも用いられ
る。これらの信号は、０ＰＤＥＣ２（ＴＯＰＣＦ／）お
よびＢＯＴＣＦ／ （上半分と下半分を表わす）と名付
けられている。４Ｅｉ ＠ ＯＰＤＥＣ２（Ｔ○Ｉ）
ＣＦ ／ ）は、ＤＢＵＳのＡと８のディジットが１−
ＩＥＸ ＣＦ（区切りキＡ１ラクタ）に等しい場合に
゛低い″である。信号ＢＯＴＣＦ／は、ｍ ５ Ｊ図に
見られるようにＤ Ｅ３ Ｕ Ｓ ｔｌ） ＣとＤのデ
イジツ１−がＨＥＸＣＦに等しい場合に゛低い″である
。 Ｐ ＲＯＭ出力０ＰＤＥＣ２とＢ ＯＴ ＣＦ ／はＮ
ＡＮＤゲート５０７中へ供給され、出カイｒｉ＋’４−
［） Ｅ Ｌｌ：０ＵＮＤ（区切り記号発見）を進展
させる。この信号は、マイクロコードによってデス１−
されるために（“高い″が区切り記号発見に等しい）、
前面を介してｒ Ｅ Ｓ Ｔ ８としてに）−ＥＩＯ，
：へ送られる。マイクロコードが区切り記号を検知した
後、それはＡと８のディジット中で区切り６ｄ号を検知
したかまたＧ、ｌＬＣとＤのディジン１〜中で検知した
かを知るためにテストする。それは、前面（低いが先頭
の区切り記号に等しい）を介してＣＦＥｌｏｃへ送られ
る信号ＴＥＳＴ９ （先頭の区切り記号）をデスｌ〜す
ることによって行なわれる。 慶 二ｒ′コー一“（Ｆ′−Ｅ」＝９−二 第５Ｈ図
に見られるように、動作デコーディングは、アドレス八
８人力（ＯＰＤＥＣ８ＥＬ）が゛高い″とき、Ｐ ＲＯ
ｔｖｌ ５ ｏ、ｃよって行なわれる。この信号はマイ
クロコードによってｌ！１Ｉ１６’ｌされ、ＯＰデコー
ディングが心要なとき゛高い″に強制される。ＯＰＤに
Ｃ３［Ｌが高い間、このＰＲＯＭはＤ［３ＬｉＳの△と
Ｂのディジットのモニタリング機能として働き、次に示
さ４１ている表２３に従って、実行されるべき動作に対
応して０ＰＤＥＣラインを梵生さＵ゛る。 Ｌλ旦ユニー９ｊニヒ」二 ＯＰ Ｄ Ｅ ＣＤ １３ ＬＪ Ｓ ライン 動作 Ａ Ｂディジット０
型ＩＧ完了持ちデス１〜 ２１１ ギ備未了持ちテ
スト ２２ ２ テスト ２０ ３ ＩＤテスト ２Ｃ４スキップ・テ
スト ２４ ５ エコー １０ ６ ロード・（〜レイン・ ４８イメージ・バッ
フ７ ７ 熱動動作 Ｘｘよｓ 自込み
４０ ９ 書込み停止 ４１ △ 書込みライン ４４ ８ ｌｊ ）Δみライン停止 ４５Ｃη込み
ライン移動 ７１６ Ｄ 自込みライン移動停止 ４７ Ｆ 不使用 Ｆ 不使用 オ ＝決められていノＹい。 ＡとＢのディジット中のいずれかの旭９Ｊのく決められ
ていない）ビット・コードは、（’） Ｐ ］）Ｅ Ｃ
ｎライン上のＨ［Ｅ Ｘ ７の出力を生じる。八と８の
ディジット中にビット・コードが存在しない揚台は、０
ＰＤＥＣｎライン上の１−ＩＥＸＥｔた（よＦの出力を
生じるであろう（ＯＰ Ｄ Ｅ ＣＳ ＩＥ Ｌが高い
とき、ＰＲＯＭ５０Ｓ生のビット・パターン・を出力す
るようにプロゲラ１１されていない）。これらの０ＰＤ
ＥＣｎラインは、アドレス・マルチプレクサ１２への入
力として用いられるために、前面を介（）てＣＦ Ｅ
１０．ｃへ送られる。これは、ＯＰコードの１２通りの
ブランチ′４ｉ、実行するために、マイクロコーＦ・プ
ログラムを能動化する。第５Ａ図はアドレス・マルチプ
レクサ１２へ供給する８３へからの４つの０ＰＤＥＣＯ
ＤＥラインを示している。 Ｑ３ｊ； ３ユ上及１： 第５に図に見られるように、
“停止ビット″発生を供給するＰＲＯＭが示されている
。このＰＲＯＭ５０ＳはＩＮＴＥＲＦＬＧ（マイクロコ
ード中の５ＴＯＰビツトを意味する）と名付けられてい
るライン出力Ｄ４から゛高い″を生ずる。これは次の条
件のいずれか１つに対して行なわれる。 １、 区切り記号が検知された。 ２、 ８Ｇレジスタが最大カラン］〜（ＢＣ−ＦＦ）に
達した。 ３、 垂直バリフイ・エラーが起こった。 ４、 ゛終了″が上位主システムから受取られた。Ｊ マイクロコードは、適正なマイクロコード＃ＢＲＡＮＣ
Ｈラインを用いることにより用ＩＡＯを発生するために
、゛浮止ビット”（ＩＮＴＥＲＦＬＧ）を用いることが
できる。 制御ロジック： 第５Ａ図と制御ロジック２２２を参照
して、８ＣＬＫ１時の間、３−８デコーダが能動化され
ている。マイクロコード出力信号ＣＯＮ丁ＲＡＤ１．２
および３は、デコーダに低い出力を使用じさせる：Ｒ８
ＥＴＰＣ８Ｌ （リセットＰ ＣＳ Ｌ ）から：ＬＤ
ＲＥＧＣＡＤ（ロード・レジスタ・コラム・アドレスま
たは［１−ド△Ｄレジスタ）から；ＷＥＣＯＬＤＮ（無
効ＲＡ Ｍへ（７） ’？ｔ 込能動化） かｌＢ ；
Ｒ８ＥＴＴ （Ｄ／ （トＬ／イ〕・・イメージ・バ
ッファ・ロードのりセット／）から：ＳＥＴ’Ｃ３ＬＦ
（セットＣ３ＬＦ）から：または全く生じさせないため
に用いられる。もう１つの３−８デコーダは常［Ｉ￥能
動化されており、マイクロコード信号であるその出力信
号Ｃ０ＮＴＲＡＤ４．５および６のバイナリ・ウェイト
に依存して低い出力を生ずる。パ低い”に駆動される出
力は次のものである：ＭＰＸＳＥＬＡＤ （高い＝アキ
ュムレータへの人、力としての選択アダー出力）；ＤＩ
ＲＡＭＣＯＬ （実行されたコラムＲＡＭへのデータ人
力）、ＤＩＲＡＩＶＩＩＮＶ（無効ＲＡＭへのデータ入
力）へ： ＬＡＴＰＲＤＡＴ （比較レジスタへのラッ
チ・プリント・データ）へ；比較ロジック中の４ビツト
・バイナリ・カウンタｌ−ロード入カニあるいはいずれ
の出力でもない。 ロジック・ブロック２２２中のもう１つの４ピツ）へ・
バイナリ・カウンタは４ビツト・ラッチとして用いられ
る；それは入力＃Ｃ０Ｎ５Ｔ４から７（マイクロコード
出力）を有し、それらの入力はクロック８ＣＬＫ／１の
立上がりで低いＬＯＡｒ）ＣＯＮＴ（ロード制御レジス
ター−それはマイクロコード出力である）によってラッ
チされる。 その出力は、０ＰＤＥＣ８ＥＬ （ＯＰデコード選択）
、ＤＣｌ ＬＣＴＲ（ＤＣＩ Ｌ、制部レジスタ出力＞
、ＤＣ２ＬＣＴＲ（ＤＣ２Ｌ、制御１．／ジスタ出力）
第３よびＤ王１ ＬＣＴＲＬ （ＤＣｌ Ｌ制御レジス
タ出力）である。 比較ロジック中の４どツ１〜・カウンタは４ピツ］へ・
ラッチとして用いられる。それは人力＃Ｃ０Ｎ５ Ｔ
Ｏから３３（マイクロコード出力）を有し、それらの入
力は、クロック８ＣＬＫ／１の立上がりエツジの間、紀
２の３−８デコーダのＹ７／出力によってラッチされる
。その４ビツトカウンタは、ＲΔＭＡＤ８ （ＲＡｔｖ
ｌバッフ？・アドレス・ライン８）とＭＯ８ＴＣＴＲ＜
フ゛リンタのための七−夕始動信号）である２２０の出
力を有している。 へ旦ヱ旦２ス且工、： ＣＦＥｌｏ、、中のマイクロ
コードは求められる条件についてヒツト・テストを行な
い、それはそれらの条件を第４八図と第５Ａ図に見られ
るＡＯライン上へゲートＪることによって行なわれる。 このラインΔ０はマイクロコードＰＲＯＭアドレスの重
要でないビットである。求められるテスト条件（ビット
）は、＃ＢＲＡＮＣＨラインとマイクロコードからの＃
Ｉ４とによって選択される。＃ ＢＲＡ Ｎ Ｃ８４、
５および［３ＲＧ（＃Ｉ４）ラーｔンは５ＬＬｎ／ライ
ンを）曽ｊＨさせる。次の表２４（よ、ＡＯラインｎ生
のために用いられるＰＤＢｉ１３０上のテスト条件のη
べζど、ぞＦしらのλ；１午をｊｎ択するために必要な
用語を示している。 （以゛１；余白） 工 臣 ０″′。″。″。″Ｏｒ−１０＋＜ 〉 舅 Ｑ ＡＡ？＋＠、−＋、−４ｒ＠Ａ、−＋Ａ−Ａ＋１
Ｈ−Ｈ「−１−ｒ−−Ｈ−一＋＋００ｏＯｏＯｏ○オペ
レーーイン ・マ ロコー゛−１卯−二 第５Ａ図、
第５Ｅ図おＪ：び第５Ｆ図を参照して、ＴＰ’−ＤＬＰ
はＣＦＥカード上のＦＲＯＭ１３中に含まれるマイクロ
コードによって制御される。マイクロ」−ドは、単に目
的コードまたはプログラム・コードを意味する。ＣＦＥ
カード上のＦ ＲＯＭマイクロコード・レジスタ１４か
らのＰＲＯＭ出力は、ｌ−’ ＲＯＭ ＣＬ Ｋ ／の
立上がりエツジで新しいマイクロコード・ワードを生ず
るために変化する。 表２５を参照して、ＴＰ−ＤＬＰは通常アイドル・ステ
ータス（スデーシスー３）にある。このステー１・にお
いて、それは上位システムからのＩ１０ディスクリブタ
を受入れることができる。ＴＰ−ＤＬＰはステータス＝
３の間、Ｉ１０ディスクリブタを受入れて、ステータス
＝１１へ行き、Ｉ１０ディスクリブタＬＰＷを受入れる
。次にＴＰ−ＤＬＰは、２つのディスクリブタ・リンク
とそれらのＬＰＷを受入れるために、ステータス−６へ
行く。次にＤＬＰはステータス−１へ行き、スＩ−シス
−３のときにＩ１０ディスクリブタの部分として受取る
ＯＰコードに依存する１６通りブランチを実行する。 第５Ｆ図に見られるようなトレイン・イメージ・バッフ
ァのローディングについで、トレイン・イメージ・バッ
ファ・ロード動作の説明は、ステータス・カウントによ
って次の族２５中に示されている。 表２５ ステータス−０３ １、アイドル ２、ＡＦ／が低いとき、ステータス−１１をセットする
。 ３、ステップ１へ付番プ。 ステータス−１１ １、下部ＲＡＭバッファ・アドレスＯにＩ１０ディスク
リブタを書込め。 ２、ステータス−０６をセットせよ。 ステータス−０６ １、下部ＲＡＭバッファ・アドレス１にディスクリブタ
ＬＰＷを書込め。 ２、下部ＲＡＭバッファ・アドレス２にディスクリブタ
・リンク＃１を書込め。 ３、下部ＲＡ Ｍバッファ・アドレス３にディスクリブ
タ・リンク＃２を書込め。 ４、下部ＲＡＭバッファ・アドレス４にアイスクリブタ
・リンクＬＰＷを棗込め。 ５、ステータス＝０１をセットせよ。 ステータス＝０１ １、下部ＲＡＭバッファ・アドレス０（１１０デイスク
リブタの位置）を読取れ。 ２．０ＰＤＥＣｎラインを用いて１６通りブランチを実
行せよ。 ３、ステータス＝０５をセットせよ。 ステータス−０５ １、上位システムへディスクリブタ・リンクを送り返せ
（それぞれ下部ＲＡＭバッファ・アドレス２，３．およ
び４に位置しているディスクリブタ・リンク＃１．ディ
スクリブタ・リンク＃２．およびディスクリブタ・リン
クＬＰＷ）。 ２、 ステータス−０８をセラ１−せよ。 ステータス−０８ ′１．アキュムレータ１１（ブランクのアドレスと無効
キャラクタ・ストレージ）中に１−ＩＥ）Ｃ６Ｆ（１１
１の１０進（ｉｌ’［）をス１−７せよ。 ２、上位システムから最初のワードを受取り（ＡとＢの
ディジットはブランク・キャラクタのためのコードを含
んでおり、一方ＣとＤのディジットは無効キャラクタの
ためのコードを含んでいる）、かつアキュムレータ１１
にＪ：つてアドレスされているようにでれをＥ部ＲＡ
ｔｖｉバッファ中ｔこ書込め。 ３、停止条件が存在するとき、ステータス・−１４をヒ
ツトせよ。 ４、アキュムレータ１１を増加させよ。 ５、上位システムから次のワードを受取って、それをア
キュムレータ１１によってアドレスされているように−
Ｆ部ＲＡＭバッフ戸中に書込め。 ６．ステップ＃３へ行け。 ステータス＝１４ １、上位シス′アムからダミー・ワードを受取れ。 ２、ステータス−１２をセットせよ。 ステータス−１２ １、上位システムからＬＰＷを受取れ。 ２、ステータス＝０１をセットせよ。 ステータス−０１ １、無効ＲＡＭを無効でフラッシュせよ（無効ＲＡＭの
すべてのアドレスに１を棗込め）。 ２、アキュムレータ１１（ブランクのアドレスと無効キ
ャラクタ・ストレージ）中にＨＥＸ ６Ｆ（１１１の
１０進値）をストアせよ。 ３、アキュムレータ１１をレジスタ８Ｇ （ＲＡＭバッ
ファ・アドレス）へ移動させよ。 ４、ＲＡＭバッファ出力の先頭のキャラクタを比較レジ
スタ中へラッチせよ。 ５、無効ＲＡＭ中にＯを書込め。無効ＲＡＭのアドレス
は、比較レジスタ中にラッチされているキャラクタであ
る。この動作は、このキャラクタに有効キャラクタ・コ
ードとして印をイ］ける。 ６、ＲＡＭバッファ邑力のボトム・キャラクタを比較レ
ジスタ中ヘラッチせよ。 ７、ステップ＃５と同じ。 ８、アキコムレータ１１を増加させよ。 ９、アキュムレータ１１をレジスタＢＣ（ＲＡＮ１バッ
ファ・アドレス）へ移動させよ。 １０、ＬｚジスタＢＣ＝ＨＥＸ ＦＦ（ＭＡＸＣＯＵ
ＮＴ＝１）のとき、上位システムへ再接続してステータ
ス＝０５をセットせよ。 １１、ステップ＃４へ行け。 ステータス−０５ １、ディスクリブタ・リンクを上位システムへ送り返せ
（それぞれ下部ＲＡＭバッファ・アドレス２．３．およ
び４に位置しているディスクリブタ・リンク＃１．ディ
スクリブタ・リンク＃２．およびディスクリブタ・リン
クＬＰＷ）。 ２、ステータス−０７をセットせよ。 ステータス−０７ １，７キユムレータ６をＡＤレジスタ（結果ディスクリ
ブタのＡとＤのディジット）へ移動させよ。 ２、アキコムレータダｌをＢＧレジスタ（結果ディスク
リブタのＢとＣのディジット）へ移動させよ。 ３、この結果ディスクリブタを上位システムへ送れ。 ４、ステータス１５をセットせよ。 ステータス＝１５ １、結果ディスクリブタＬＰＷを上位システムへ送れ。 ２、ステータス−０３をセットせよ。このステップは開
始点（アイドル）で再スタートする。 ＴＰ−ＤＬＰステータスの定義： 、ＤＬＰステータス
情報は、ＴＰ−ＤＬＰがその条件と要求を上位システム
１０と通信する手段である。ステータス・ステートは、
ＴＰ−ＤＬＰが上位システムに接続されているとき伝送
される。ステータス・ステートの利用は、ＴＰＶＤＬＰ
と上位システム間のメツセージ伝送が順序正しく行なわ
れるように設計されている。 次の表２６は、トレイン・プリンタ・データ・リンク処
理装置中で特定的に用いられる各それぞれのステータス
・ステー１−動作を定餞している。 表２６ ステータス・ステート （Ｔ Ｐ −Ｄ Ｌ Ｐ ）ス
テータス＝Ｏ クリアされている。ＤＬＰはクリアされたステートにあ
る。このステータスは、ＤＬＰがマスククリア、ローカ
ルクリア、または選択的クリアされたときに非同期的に
入れられる。 ステータス＝１ 分離。ＤＬＰが使用中で、新しいＩ１０デイスクリブタ
を受入れることができない。 ステータス−３ アイドル。ＤＬＰは、このときＩ１０ディスクリブタを
受入れることができる。 ステータス−４ データを読取れ。これはエコー動作の読取バッファ部分
である。 ステータス−５ ディスクリブタ・リンクを送れ、ＤＬＰがディスクリブ
タ・リンクとそれらの水平パリティ・ワード（ＬＰＷ）
を上位システムへ送っている。 ステータス−６ ディスクリブタ・リンクを受取れ、ＤＬＰがディスクリ
ブタ・リンクとそれらのＬＰＷを受取っているか、また
は受取る準備ができている。 ステータス−７ 結果ディスクリブタ、ＤＬＰは次のＤＬＰストローブで
結果ディスクリブタを上位システムへ送る。 ステータス＝８ データを書込め。ＤＬＰが上位システムからトレイン・
イメージまたはプリント・イメージ・バッファ・データ
を受入れることができる。 ステータス−９ エンコードされたステ、−シス（バックアップ）。 １）ＬＰアドレス・バックアップ情報がデータ・ライン
上に存在していることを上位システムへ示す。 ス１−シス−１１ ダイスクリブタＬＰＷを受取れ。このステータスは、Ｄ
ＬＰがＩ１０ディスクリブタＬＰＷを受取ることを期待
していることを上位システムへ知らせる。 ステータス−１２ ブレーク。ＤＬＰは、それが終了条件に達したので、も
うそれ以上のデータを要求していない。 上位システムは次のストローブでデータＬＰＷを送る。 ステータス＝１４ キャラクタ転送。上位システムからの単一キャラクタ転
送を取扱うために、または上位システムからの最後のキ
ャラクタまたはワードを受取るためにＤＬＰによって使
われる。このステータスは上位システムへのりクエス１
−のように働き、それによって上位システムからそれに
送られた最後のワードが単一キャラクタ（８ビツト）で
あるかフル・ワードであるかを知らせるように上位シス
テムへ要求する。もし送られたワードが単一キャラクタ
のとき、上位システムは次の５ＴＩＯＬと終了で応答し
、最後のワードがフル・ワードであった一合は５ＴＪＯ
Ｌと終了せずで応答する。 ステータス−１５ 結果ディスクリ１夕しＰＷ、ＤＬＰが結果ディスクリブ
タを送っている。ＬＰＷが次のＤＬＰストローブを伴な
って続く。 Ｐ ＣＴ Ｐ発生： これは、第５Ｄ図のプリンタ・コ
ラム・タイミング・パルスＰ ＣＴ Ｐを発生するプリ
ンタ・コラム・パルス発生器に［ｋｌ！ｌる。そのＰＣ
ＴＰ発生器は、バイナリ・カウンタ、ＳＪＫフリップフ
ロップ、２ＮＯＲゲートおよびトリステート・インバー
タからなっている。第５Ａ図において、そのＰＣ，ＴＰ
発生器は要素２３２としで示されている。そのバイナリ
・カウンタはこのタイミング・ネットワー、りの心２部
であり、プリンタ・コラム・タイミング・パルス・ジャ
ンパはプリンタの速度に合わせて装着されている。最大
のＰＣＴＰ周波数はジャンパが装着されていないときに
達成され、そして低いＰＣＴＰ周波数はジャンパが装着
されているときに生じる。バイナリ・カウンタはクロッ
ク（８ＣＬ Ｋ ／ ）の立上がりエツジでインクリメ
ントする。カウンタが１６のカウントに達したとき、゛
キャリイ出力″が発生させられる（１２５ナノセカンド
の正のパルス）。 このパルスはフリップ７０ツブへのＪとＫの入力へ供給
されて、クロック（８０ＬＫ）の次の立下がりエツジで
そのフリップフロップをトグルさせる。そのキャリイ出
力もＮＯＲゲーグーによって反転させられて、バイナリ
カウンタのＬＤ／（０−ド／）入力へ供給され、その入
力はバイナリ・力ウンタをＰＣＴＰジャンパの値でロー
ドづる。そして、そのサイクルは繰返される。 分あたり１．１００ライン（Ｌ Ｐ Ｍ ） 動作のた
めに、すべてのＰＣＴＰジャンパが装着されて、従って
バイナリ・カウンタにキャリイ出カを光する前に−ｌベ
ーＣの１６ステツプをカウントＪるＪ、う強制する。［
・リスチー１〜・インバータがらの信号１）ＣＴＩ）／
（第５ Ｄ ｒＸｒ ） ４；Ｌ ２５０ ＝ｔ＝ Ｃ
Ｉ ヘル’／ （７）矩形′／Ｉ（２マイクＬ」セカン
ドのパルス幅）Ｃある。 信号Ｐ ＣＴ Ｐ Ｆ Ｌ Ａ Ｇ ハ、各ＰＣＴＰパ
ルスノ終わりでマイクロコードをフラグする１２５ナノ
セカンドの正のパルスで、４マイクロセ力ンド間隔で起
こる。 周辺インターフェイス： プリンタ・インターフェイス
制ｔｌ１２２０が第５Ａ図に見られる。ＴＰ−ＤＬＰは
プリンタ５０Ｐからの９つの信号を受取り、それらをト
リステート・インバータへ供給する。これらの非同期信
号は同期信号に変換されて、表２４に見られるようにＡ
Ｏブランチングのための入力として用いられる。プリン
タ５０Ｐがらの信号ＰＲ３Ｌ／はデツプを通して供給さ
れない。なぜならそれはパルスでなくてレベルであり、
同期化させる必要がないからである。 ］−レイン・プリンタ・データ・リンク処理装置は８つ
の信号をプリンタ５０Ｐへ送る。これらすべてのインタ
ーフェイス信号はトリステート・インバータによって駆
動されて、ＧＰＲＩ Ｆ （ゲート・メインテナンス周
辺ライン信号）が゛低い′とき、すべてのｉ〜リステー
ト・インターフェイスのドライバとレシーバが（ＤＴｎ
Ｌ／ラインを除いて能動化される。プリンタ・インタ
ーフェイス２２０どプリンタ５０Ｐ間のインターフェイ
ス信号が次の表２７に示されている。 表２７ ＤＬＰ／＼のプリンタ・インターフェイスプリンタから 前面信号 ピン ＰＣ３Ｌ／ ５８７ ｃｓＬ／ ５８ｅ ＰＦＣＬ／ ８８８ ＰＡＭＬ、／ ５８９ ＥＤＩ’Ｌ／ ５９０ ＣＩＯＬ／ ８９５ ＰＲＩ Ｌ／ ３８ ５ＰＲ２Ｌ
／ ８９６ ＲＥ＜ＳＬ／ ８９１プリンタへ 前面信号 ビン Ｄ’ＣＩＬ／ ３７８ ０Ｃ２Ｌ／ ３７９ Ｍ０３Ｔ／ ８８４ ＰＣＴＰ／ Ｓ７７ ［）Ｔ８Ｌ／ ３８３ Ｄ Ｔ ４ Ｌ ／ ３ Ｂ ２ＤＴ２Ｌ／
Ｓ８１ ［）ＴＩＬ／ ３８０ 一！゛ とフォーマツ 吐１： トレイン・プリンタ
・データ・リンク処理装Ｕは、第５Ｄ図に示された信号
を運ぶＤＣＩＬとＤＣ２Ｌ信号ラインを経由しで、プリ
ンタ５０ｒにアイドルを維持するか、またはデータをプ
リントするか、あるいは紙を進めるかを命令する。プリ
ンタ５０ｒはデコードして表２８に示された信号に応答
する。 表２８：データ制御レベル信号 バイナリ ＤＣ２Ｌ ＤＣＩＬ プリンタ応答０
０ ０ 無動作 １ ０ １ プリント２ １
０ フォーマット３ １ １
無効 Ｄｅｎ Ｌ＝２のどき、インターフ１イス２２０からの
０丁ｎトレインは、プリンタのためのフォーマット情報
を含んでいる。しかし、ＤＣｎＬ−１の間、ＤＴｎ ト
レインのＤＴＩＬのみが用いられ′Ｃ１それはデータ整
合のために“高い”である。 インターフェイス２２０中の３−８ライン・デコーダ（
第５Ａ図）は、ＰＲＯＭパリディ・エラーが起こった場
合にのみ不能化される。この３−８ライン・デコーダは
、３つの入力ラインのバイナリ・ウェイトに対応する出
力に低い活性の信号を生ずる。信号ＧＰＲＩ Ｆはメイ
ンテナンス・カード２００．上で発生し、ＰＤＢ周辺ケ
ーブル・ラインを効果的に分離するためと、それらを周
辺シミュレーション・ラインで置換えるために゛高い”
である。 インターフェイス２２０中の前述の３−８デコーダは２
つのモードで動作し、ずなわら−Ｌ−れは、３−８デコ
ーダチツプへの第３の入力であるＧＰＰＩＦ／の単一の
スデートに依存する゛メインテナンス”とパ通常″のモ
ードである。その通常モードの動作は高いＧＰＲＩ Ｆ
／を伴ない、Ｐ Ｎ ＤＴ Ｘ １ ／ （Ｄ 丁Ｉ
Ｌ 全能動化ｔ ル） ２１． Ｊ’： １．ｔ Ｅ
Ｎ ＦＯＲ／（フォーマット／を能動化する）を能動化
するか、あるい番よいずれをも能動１ヒしない。信号Ｅ
ＮＰＴＸＩ／は、低いとき、インターフェイス２２０中
の４ビツト・バイナリ・カウンタからプリンタ５０Ｐへ
フォーマット情報を供給するトリステート・インバータ
を能動化する。ＧＰＲＩ Ｆも、低いとき、プリンタ５
０ＰへＤｅｎ Ｌ／倍信号供給する。 メインテナンスのための周辺ライン： ＰＲＩＦｎｎ
／ Ｏと名付けられているラインは、トレイン・プリン
タ・データ・リンク処理装置の周辺従属ボード（ＰＤＢ
）の動作を確かめてチェックするためにメインテナンス
・カード２００ｖｖ１によって用いられる。これらのＰ
ＲＩＦｎｎ１０ラインは、ＰＴ−Ｄ Ｌ Ｐ中のトリス
チー１−・チップによって能動化される。これらの周辺
メインテナンス・ラインは、信号ＧＰＲＩＦ／が゛低い
″のとき能動化される。信ＱＧＰＰ Ｉ Ｆはメインテ
ナンス・カード〜１Ｃ２０ｏ−で発生ずる。これらのラ
インは、メインテナンス・カード２０ｏ、によってトレ
イン・プリンタのシミュレーションを可能にする。次の
表２９１よ、これらのシミュレートされた周辺ラインＰ
ＲＩ Ｆ ｎｎ／ Ｏのリス１〜を示すとともに、前
述のトリステート・チップへの対応Ｊる入ツノと出力を
示している。 表２９二Ｐ Ｄ ＢからまたはＰ Ｄ Ｂへのメインテ
ナンス・カード・ライン １） ｌ’＜ Ｉ Ｆライン 出力 人
力Ｆ）Ｒ１ト０１１０ Ｍｌ）ＣＴＰ／Ｐ１（１ト０
２１０ ＭＤＣＩＬ／ ＰＲＩＦＯ３１０Ｍｌ）Ｃ２Ｌ／ １）ｌ（ＩＦＯ４１０Ｍ丁８Ｌ／ ＰＲＩ ＦＯ５１０ＭＴ４Ｌ／ ＰＲＩＦＯ６１０ＭＴ２Ｌ／ １）ＲＩＦＯ７１０ＭＣｌ０／ ＰＲＩ ＦＯ８１０ＭＰＲ８Ｌ／ ｐ ＲＩ ＦＯ９１０ｖｐ ′Ｃｓ Ｌ／））ｌ
（Ｉ Ｆ １０１０ ＭＣ３Ｌ／ＰＩ
＜ ＩＦＩ １７１０ ＭＣｌ０Ｌ／
ＰＲＩ Ｆｌ ２１０ ＭＣｌ０Ｌ／
ＰＲＩ Ｆｌ ３１０ ＭＥＤＰＬ／
ＰＲＩＦ１４１０ ＭＣｌ０Ｌ／ＰＲ
Ｉ Ｆｌ ５１０ Ｍ
ＰＲＩ Ｌ／ＰＲＩＦＩ ６１０
ＭＰＲ２Ｌ／））ＲＩ Ｆ １ ７１０
ＭＯ３Ｔ／メインテナンス・ディスプレイ・ライ
ン： トレイン・プリンタ・データ・リンク処理装置は
、ＰＤＢ８０をそのメインテナンス・１イスプレイ・ラ
イン（ＤＰＬＹＩ １１０−ＤＰＬＹＩ ３１０、表２
１で参照可能）で能動化するために用いられる３つの８
−１マルチプレクサ・チップを含んでいる。これらのラ
インは、トレイン・プリンタ・データ・リンク処理装ａ
の周辺従属ボード（ＰＣＢ）の動作を確かめてチェック
するために、メインテナンス・カード２０ｏやによって
用いられる。 ＤＳＥＬｎ／ラインは背面メインテナンス母線上へ能動
化される内部信号を選択するｌこめに用いられる。ＤＳ
ＥＬｎ／ラインは共通フロント・１ンドＣＦＥＩＯｃか
らＰＤＢ８０へ送られ、データ・リンク処理装置がアド
レスされた″゛メインテナンスカード”であるとき能動
化される。 レーｆン・−リンｌへのご一タ・１ン へり接続をイ】するプリンタ・インターフェイス制御３
ｊ ２２０が示されている第５Ａ図、おＪ、び１−レイ
ン・プリンタへのインターフェイス制御（；：＋ｊのた
めのタイミング・ダイヤグラムを示している第５Ｌ）図
を参照して、以下の２１論で、分あたり１．１００ライ
ンの１〜レイン・プリンタのよう１．に： １１！＋型
的なトレイン・プリンタに関して、このインターフェイ
スを説明する。 プリンタ・コラム・タイミング・パルス（１〕Ｃ１１〕
）は２５０キＵヘルツの周波数で動作しＩてぃろ２．０
マ・ｒりＵセカンドのパルスである１、゛情ｉ１１転送
ＩＪ −１’ り）Ｌｒ”ノ１７１、ｉ’ ＣＴ Ｉ）
４；ＬピッＩ−ｔ＋ｆｆ報をコラム・ス］・レージヘ
ゲートするためとプリンタ・」ラム・ノｊウンタを進め
るために用いられる。 プリンタ・コラム・タイミング・パルス伝号はプリンタ
中の電源が゛オン″のとき常に伝送される。 すべてのインターフェイス信号は、信号ＭＯ８Ｔ（（−
夕始勅）と信＠ＥＤＰＬ（ページ・レベルの終わり）以
外は、ＰＣＴＰの立下がりエツジで開始する。 ＤＣＩＬどＤ０２Ｌ （表２８）ζ名イ」けられている
２つのデータ制御レベル信号が存在する。データ制御レ
ベルは、°゛正しい″とき、プリンタ情報またはフォー
マット制御情報のいずれかがデータ転送ライン（ＤＴＸ
Ｌ）上に存在していることを示す。ぞの制御レベルはＰ
ＣＴＰの立下がりエツジでのみステートを変える。“プ
リント・サイクル′°はバイナリ１に等しいＤＣＩ Ｌ
とＤＣ２Ｌを受取ってスタートし、バイナリ２に等しい
信号ＤＣＩＬとＤＣ２Ｌを受取った場合のみ終了する。 紙移動サイクルはバイナリ２に等しい信号ＤＣＩＬとＤ
Ｃ２Ｌを受取ってスタートし、゛誤り”になる信号ＰＡ
ＭＬ（紙移動レベル）の立下がりエツジで終了し、その
とき同時にＰＣ３Ｌ（プリンタ・コラム・ストローブ・
レベル）は゛誤り”である。 もしプリンタ・コラム・ストレージへ転送されるべきピ
ッ１〜情報が存在するとき、バイナリ１ステートはＰＣ
３ＬＩの最初のＰＣＴＰの立下がりエツジＣ“正しい″
になるであろう。データはコラム・ストレージへ転送さ
れ、そのコラム・カウンタはＰ ＣＴ Ｐの割合で進め
られる。プリンタ・コラムはコラム１から始まって数え
られる。もし特定のコラムが同じライン上に再びプリン
トされるべき場合は、空間抑制コード（フォーマット−
Ｏ）が伝送されなければならない。もしプリンタが°゛
準備未了°′になされるべき場合、バイナリ１ステート
の接にバイナリ２が続（べきである。 バイナリ２ステートは、ＰＡＭＬレベルがｌ誤り″であ
るときはいつでも伝送されることが可能で、１ＰＣＴＰ
の最小期間の間、存在すべきである。バイナリ２ステー
トに対する応答は、ＰＣ８Ｌが′誤り″になるまで起こ
らないであろう。バイナリ２ステートは、少なくとも印
刷される各ラインに関して１回伝送されるであろう。 データ転送ライン： データ転送ラインはＤＴＩＬ、０
丁２Ｌ、Ｄ−ｒ４Ｌ、Ｄ丁８Ｌと名付けられでいる。制
御レベルＤＣＩＬとＤＣ２Ｌがバイナリ１に等しいとぎ
、データ転送ラインＤＴＩＬはＩリント情報をプリンタ
・コラム・ストレージへ転送するために用いられる。ゲ
ータは、常にプリンタ・コラム・タイミング・パルスの
立下がりエツジぐ、データ転送ライ、ンからプリンタへ
転送される。 制御レベルＤＣ１ＬとＤＣ２Ｌがバイナリ２に等１）い
とき、データ転送ライン（ＤＴＩＬ、ＤＴ２Ｌ、ＤＴ４
Ｌ、ＤＴ８Ｌ）は、プリンタへフォーｌツｉ・情報を転
送するために用いられる。 データ転送ラインは次の表３０に示されている。 表３０：プリンタへのデータ転送ラインデータ転送ライ
ン；／ＤＴＩ Ｌ、ＤＴ２Ｌ。 ＤＴ４Ｌ、ＤＴ８Ｌ。 フォーマット情報の転送の間、データ転送ラインのバイ
ナリ和ＤＴＸＬは次のような結果を生ずる。 Ｄ Ｔ Ｘ Ｌ ＝ ０ 無前進（空間抑制）。 ＤＴＸＬ＝１ 出だし位置へ進め。 ＤＴＸＬ−２−１１指命されたフィールド位ばへ進め。 Ｄ゛丁ＸＬ−１２ページ位置の終りへ進め。 ＤｒＸＬ−１３無効コード。１つの第２紙回転と、機能
表示パネル上に紙 回転の表示とを生ずる。 １） Ｔ Ｘ Ｌ −１４シングル・スペース進めよ。 Ｄ’ＴＸＬ＝１５ ダブル・スペース進めよ。 １” ＩＩ １ Ｌが“正しい″（でれはプリンタが“
準備完了”ステートにあることを承り）とさ゛はいつで
も、ｔ−タ始動レベル（ＭＯ８Ｔ）は、゛正しい′°の
とさ、トレイン駆動モータを始動さＵるために使われ、
ＰＨ１１が゛誤り′であるどきはトレイン駆動七−夕が
オフであることを示しでいる。 データ転送ライン＆お、データ・リンク処理装置のよう
な周辺装置からトレイン・プリンタへの信号に関係する
。これは、モータ始動レベル信＠ＭＯ８″′丁の正しい
でもある。 プリンタがデータ・リンク処理装置へ与える信号が仔在
し、それしよ“プリンタ準備完了レベル”と呼ばれてお
り、ＰＲｌＬおよびＰＨ１１と名付けられている。 プリンタ準備完了レベルＰＲＩＬは、正しい”とき、次
のことを示している：電源がオンである二組が装着され
ている二回転警告がない；トレインが装着されてプリン
ト位置にロックされている；準備完了スイッチが押され
ている。 単一プリンタ・スイッチの押し下げは紙出しスイッチを
無視して、ＰＲＩＬが“正しい“°になることを許す。 信号ＰＲ２Ｌも正しい”のとき、トレイン駆動モータは
゛オン″である。 信号）） Ｒ２Ｌが正しい″になった後、ＰＲＩＬも正
しいである場合、インターフェイス制ｍ２２０から受取
られる最初の信号ＤＣＩＬまたはＤＣ２Ｌは、プリント
または紙移動サイクルを開始する。 プリンタがプリント動作にあるときに準備完了スイッチ
が押された場合、ＰＲＩＬとＰＨ１１のレベルは、それ
に続＜ＰＡＭＬ（紙移動レベル信＠）の後に最小の１つ
のＰＣＴＰクロック周期が開始されるまで、ステートの
変化が禁じられるであろう。指示された紙移動動作は、
たとえプリンタが準備できていない場合でも遂行される
。最後のコマンドがプリント・コマンド（ＤＧＩＬとＤ
Ｃ２Ｌがバイナリ１に等しい）であったならば、プリン
タが“準備未了″にされることはあり得ない。準備完了
レベルは、ＰＣ３Ｌ （プリンタ・コラム・ストローブ
・レベル）が゛誤り′°のときで、かつＰＣＩＰの立下
がりエツジでのみステートが変化するであろう。 六３ｊ：ＤＬＰへのプリンタ準備完了レベル信号ＰＲ２
Ｌ ＰＲＩＬ ＯＯ！ｊｌ−備未了（バイナリＯ）。 ０ １ ｔ＄備完了で、トレイン・モータがオフ
（バイナリ１ン。 １ ０ 無効コード（バイナリ２）。 １ １ 準備完了で、トレイン・モータがオン（
バイナリ３）。 第５Ｄ図のタイミング・ダイヤグラムを再び参Ｗ、（シ
て、プリンタ中の゛スキャン・サイクル°′はプリンタ
・コラム・ストローブ・レベルまたはＰＣ３Ｌによって
モニタされる。信号ＰＣ３Ｌは、パ正しい”とき、ＰＲ
ＩＬとＰＨ１１が“正しい”であることにｒｇＪ連して
、プリンタがコラム・ストレージ中に情報を受入れる用
意ができていることを示づ。ＰＣ３Ｌ信号は、Ｐ ＣＴ
’ Ｅ’ （プリンタ・コラム・タイミング・パルス）
の立下がりエツジでのみステー１−を変化する。 第５Ｄ図に見られるように、１つの゛スキャン・セット
″は４つのＰ ＣＳ Ｌパルスからなっている。、１，
１１００ＬＰプリンタの場合、ＰＣ３Ｌのための最小の
パルス長さは１４４マイクロセカンドである。コラム１
＋５＋９および１３のためのデータは、スキャン・セッ
トの最初のＰＣ８Ｌの間に転送される。コラム２．６．
１０６よぴ１４のためのデータは、スキャン・セットの
第２のＰＣ３Ｌの間に転送される。次に、コラム３．７
゜１１および１５のためのデータは、スキャン・セット
の５ｊ１３のＰＣ３Ｌの間に転送される。コラム４．８
．１２および１６のためのデータは、スキャン・セット
の第４のＰＣ３Ｌの間に転送される。 最小の４つのＰＣ３Ｌ（または′１つの゛スキャン・セ
ット″）は、１打金体のプリントを転送するために必要
である。各トレイン上の第２のグラフィックは、トレイ
ン同期レベルとも呼ばれるチェイン同期レベル（Ｃ３Ｌ
）に続くスキャン・セットの最初のｐ ｃ ｓ ＋−の
間にプリント位置１にあるグラフィックである。 トレイン同期レベルはＣ３Ｌと名付けられており、トレ
イン１回転あたり１回起こる信号である。 それはトレイン・セットの始まりを規定りる。信号Ｃ３
Ｌは、ＰＣ；ＴＰの立下がりエツジでのみステー１〜を
変える。Ｃ３Ｌは６つのＰ ＣＴ ｌ−）に関して正し
い”であり、それはスキャン・ヒラ］〜の第４のＰＣ３
Ｌの終わりの前に正しい′°１つのパルスになる。 トレイン識別レベル： ＣＩＤＬと名付ｉノられてい
るトレイン識別レベルは、連続的に伝送された６ビツト
・コード（最初に（る最も重要なビット）であり、各ビ
ットは６バルス（ＰＣＴＰ）の幅ｅある。各識別ビット
は、チェイン同期レベル（Ｃ３Ｌ）の同期信号に続く各
それぞれの第６２１目のＰＣ８Ｌの終わりの前に、１つ
のパルスを発生する。識別ビットはＰＣＴＰの立下がり
エツジでのみステートを変える。この識別はトレインの
１回転あたり１回だけ現われるであろう。 プリンタＲ”ｔｔコラム・レベル： この信号はＰＦＣ
Ｌと名付けられており、サブスキャンの最後の主１１ラ
クタに関する情報転送に先立つＰＣＴＰの立下がりエツ
ジで、このレベルは“正しい″になる。プリンタは、Ｐ
ＦＣＬが正しいパになった後、１つの付加的な情報を受
入れるであろう。 信号ＰＦＣＬはＰＣ；ＴＰの立下がりエツジでステー１
・を変える。各サブスキャンの終わりで、プリンタ最終
コラム・レベルＰＦＣＬは、信号ＰＣ３ｌ−が゛誤り″
になるとき“誤り″になる。 ｔｆＬ９勤レベル： ＰＡＭＬと名付けられているこ
の信号は、データ制御レベルＤＣＩ Ｌどｌ） Ｃ２Ｌ
がバイＪす２に等しいとぎ、データ転送ラインＤＴＸＬ
上の７４−マット情報に応答しＣ′″正しい″になる。 紙移動信ＭＰＡＭＬは、決められた紙の前進が完了Ｊる
まで正しい″を維持する。 Ｐ Ａ Ｍ Ｌ ４Ｊ、 ｒノＣ３Ｌ＃誤りのとき、パ
ルス（Ｐ ＣＴＰ）の立下がりエツジでのみステー１へ
を変える。 サブスキャン（ＰＣ８Ｌ）の間に信号ＤＣＩＬとＤＣ２
Ｌがバイナリ２に等しい場合、（：１号ＰＡＭＬはＰＣ
８Ｌが誤りになるまでステートを変えないであろう。プ
リンタがスペース抑制コード（〕〕Ａ−マットーＯを受
取った場合、ＰＲｌＬとＰＲ２Ｌがステートを変化しな
い限り、１ライン進む間にＰＡ〜１Ｌレベルを発するで
あろう１．その場合表３１のように、プリンタは、その
プリンタが゛準備未了″ステートに変わる前にインター
フェイス上の１つのＰＣＴＰクロック周期の最小持続時
間にＲＡＭＬレベルを発するであろう。 ＰＡＭＬラインが“正しい”であるときはいつでも、プ
リンタへ次のいかなるコマンドを発する前に、Ｐ Ａ
Ｍ Ｌを正しいにさせる動作をそのプリンタが完了する
まで、制御装置２２０は待たなければならない。ａｌつ
になる信号Ｐ Ａ Ｍ Ｌは、動作が完了したことを承
り。 ページ終了レベル： 、この信号はＥＤＰＬと名付けら
れてｊ５す、このレベルは正しい″とき、シングル・ス
ペースまたはダブル・スペースのモード（ＤＴＸＬがバ
イナリ１４またはバイナリ１５に等しい）で紙を進める
！１８に、゛ベージ終了°。 が感知されたことを示す。信号ＥＤＰＬは、紙移動情報
が次のラインのために伝送されるどき（ＤＴ Ｘ Ｌ
＝ ０のときを除り）リセットされる。ＥＤｐ Ｌ ＋
＝号はプリンタ・コラム・ターｔミング・パルスｒ）
ＣＴ Ｐと同期されていない。 プリン１〜・ザ１′クル： キャラクタのプリンティン
グは、プリントされるべきメツセージをスキ１７ニング
することと、それをＴ Ｉ Ｂ ｉ−レイン・イメージ
・バッファと比較することにより制御される。７″リン
１−・バッファ中のキ１シラクタ位置は、１−レインプ
リンタ中のハン７位置と対応する。トレイン・イメージ
・バッノｙ（ＴＩＢ）のアドレスは、ハンマに配置さ′
れたキャラクタに対応する。 トレイン・イン；−シン・バッファ（Ｔ Ｉ Ｂ ＞中
の８ピツ１〜・エン［・りがプリント・バッファ中の８
ピツ１〜・コードにパ等しい”とぎ、゛セット”レベル
信号はプリンタへ送られて、ぞの特定のハンマがプリン
タの次のプリント・サイクルで起動させられる。 トレーｒン・−ｒメージ・バッファ（ＴＩＢ＞中へのポ
インタ（アキゴム１ノータ２１２とレジスタ２３０）は
、トレイン・キャラクタの動きと同期を保っている。プ
リン′１−・スキャンの間、プリンミルメツセージはス
キ１７ンされで、トレイン・イメージ・バラフン７のア
ドレスはキｔ１ラククハンマ位置と対応するように変化
させられる。 第５ＤＵＡでは、レジスタ２３０と実行されたコラムロ
ジック２１４とに＋！［１５！ｕＬ、て働くアキュムレ
ータ２１２が示されている。アキュムレータ２１２は、
レジスタ２３０とともに第５Ａ図と第５Ｄ図で前述され
たボーｆンタとして働く要素である。 表１８はアキュムレータ２１２に６ける利用を示しＣい
る。 データ・リンク処理装置のための比較ロジック肚、１Ｌ
： ８８５Ａ図を参照して、比較ロジック回路は、比較ロジ
ック２２６の使用（ソースＡと８がらの信号受取りのよ
うな）をラッチ回路２１２およびマルチプレクサ８３．
．１．！：結台する。ｋ４５し図は、［略的に、比較ロ
ジック回路関係を示している。 比較ロジックは、２つの４ビン１〜・コンパレータ・ブ
ーツブＦ１と６１がらなっ（いる。これらのチップは、
ソースＡとソースＢに名ＮＪ’ Ｇ〕られた２つの８ヒ
ツト・ソース間の比較を行なうためにタンデム様式に配
置されている。 ソースΔは、２つの４ピント・カウンタ・チップＤ１と
Ｅｌからなる８ビットの比較ラッチ（２１５）のための
比較ロジックである。ソースＢは、２つのクワッド（Ｑ
υａｄ＞２−１ンル１プレクサ（８３，）チップＤ。と
Ｅ。の８ビｙト出力Ｃある。 マルチプレクサ・チップＤ。どＥｏへの１６ごット入力
は、ＲＡ Ｍ ２２からのＲＡＭバッファ出力からくる
。これらの１６ビツトは、゛上部゛′と″′下部”の８
ピント部分に分ｉ！ｉ′ｌＪされる。マルチプレクサ・
チップ（ＤｏどＥｏ）（８３Ｍ）へのＳＬ大入力結合さ
れており、“上部”または゛下部”のいずれの８ピント
部分が選択されるかを制御覆るために用いられる。ＳＬ
大入力、マイクロコード信号である５ＥＬＴＨＢＨ（高
い信号−′下半分″）に接続されている。 比較ラッチ・レジスタＤ、とＥ、のためのチップは、低
い活性の用ＩＬＡＴＰＲＤＡＴ（比較レジスタをプリン
トされたデータでロード′ｔ！Ｊ二）に接続されている
ＬＤ／（ロード／）入力を右している。用語Ｌ Ａ Ｔ
Ｐ ＲＤ Ａ Ｔは発生させられたマイクロコードで
ある。マルチプレクサ・チップ（Ｄｏ、Ｅｏ）からのデ
ータは、用ｎＬＡＴＰＲＤＡＴが゛低い”とき、８０
Ｌ Ｋ／３の立下がりエツジで比較レジスタ（Ｄ＋
、Ｅ＋）上にロードされる。 比較レジスタ（Ｄｌ 、Ｅｌ）からのデータ・ｂフォー
マット制御へのデータ経路を形成する。 比較ロジック（Ｆ＋、Ｇ、）の出力は用語ＴＩＢ＝ＰＩ
Ｂであり、その信号は８−１マルチブレクザ・チップＰ
４へ供給される。 マイク［］ ｍｌ−ドは、（、の゛ンイクロコードの出
ツノ＃ Ｂ ＲＡ Ｎ Ｃｌ−１５と＃ Ｂ ｒ＜ Ａ
Ｎ ＣＨ２を生じることにより用語ＡＯをざ［生さぜ
るｌこめに、用語’Ｉ−ＴＢ ＝ ｌ’ Ｉ Ｂを用い
ることができる。用語＃ＢＲＡＮＣＨ５は、イエ号ＡＯ
にｒｌＰ＝ＰＩＢのステートを反映させる８−１マルヂ
ブレクサ・チップＰ４を能動化させるラインＳ Ｅ Ｌ
２ ／’を効果的に゛低い″にづ′る。この信号ＡＯ
はＰＲＯＭ１３とスタック・レジスタ１１に接続するア
ドレス・ライン発生２２１．として第５Ａ図に示されて
いる。 ライン変更ロジック回路： 第５Ｍ図に示されたライン
変更ロジックに関して、この回路は第５Ａ図に見られる
ように、ディストリビューション・カード２００．＜（
その背面を介して）とトレイン・プリンタ・データ・リ
ンク処理装置間のデータ流れの方向を制御する。 （ａ） １つの流れ方向において、ドライバ２２８はＤ
ＢＵＳからデータを取り、それを背面コネクタ３．８を
通してディストリビューション制御カード２０Ｊへ供給
する。 （ｂ） ライン変更ロジックによって向ぎが変えられ
たもう１つのライン方向において、レシーバ１１０はデ
ィストリビューション・カードからデータを受取り、そ
れをＤＢＵＳ上へ供給し、垂直パリアイ・チェック発生
器２１７と、水平パリティ・ワード発生器２１８と、Ｏ
Ｐデコーダ８３，１と、ライン１００でＲＡＭ２２へい
＜ Ｉ ＮＲＡＭ母線へ伝送する。 方向（ａ ）において、データ・マルチプレクサ２２４
は、背面２ｏｏａを介してディストリビューシコン制胛
をカード２００パヘデータを運ぶために、ドライバ２２
８ｔ＼供給するＴＢＵＳＩＩｎへデータを与える。 しかし方向（１））において、マルチプレクサ２２４は
゛連断′することができ、ディストリビューション制御
カードはデータをレシーバ１１０１＼仏送し、モのレシ
ーバはデータを１〜レイン・プリン、り・データ・リン
ク処理装置のＤＢＵＳへ供給し、そこではデータか第５
Ａ図の要素２１７，２１８．３８ａよび２２へ運ばれる
。 したがって、第５ Ｍ図、に示されたライン変更ロジッ
クは次のデータ流れを制御づる。 ＜ａ＞ テイストリビューシ゛Ｊン制Ｍ （ＤＣ＞２
０ｏｊカー１−からデータ・リンク処理装置へ。 （ｂ） トレイン・プリンタ・データ・リンク処理％’
４’ｌｌから（マルチプレクサ２２４を介して）ドライ
バ２２８へ、そこからディス１〜リビユージヨン制御カ
ード２０ｏａへ。 第５１Ｖ１図を参照して、ライン変更ロジックはｔく不
に述べられる６つの人力信号を有するＰＲＯＭ３０２を
橘成しでいる。 （１） ＯＦ Ｆ Ｌ Ｉ Ｎ Ｅ ／ ： この
信号は、低いとさ、メインテナンスとチェック・アラ１
〜の目的のためにＤＬＰが″［］−カル°′モードにあ
ることを表ねり−０ （２） ＬＯＣＡＬ／： この信号は、低いとき、
メインテナンス・カードがトレイン・プリンタＤＬＰに
対するアクセスを有していることを示す。 （３） ＴＯ３Ｆ： これはＩ１０送出フリップ７
０ツブからＰＤＢ８０への信号である。 （４） Ｃ０ＮＥＣＴ／： この信号は、“低い″
とき、ＤＬＰがディストリビューシコン・カード２０ｏ
ｄを介して上位主システムへ接続されていることを示す
。 （５） ＳＷ１／： メインテナンス・カードから
のスイッチ信号。 （６） ＰＥＲＦ／： この信号はＣＦ Ｅカード
１０ｃ上のパリティ・エラー・フリップ７０ツブからの
もので、トレイン・プリンタへの信号を殺すために用い
られる。 ＰＲＯＭ３０２の４つの出力は、ペックスレジスタ３０
４へ供給される。その出力の２つは、次のような出力を
有するトリステート・バッファ３０６へ供給される。 （ａ） ＬＣＶ／、 ’：の゛受取り″信号は、゛
低い”とき、ディストリごューション・カード２０ｏＡ
からデータを受取るためにレシーバ１１０（ＤＡＴＡｎ
ｒ＋ライン）を″°オン″する。 （ｂ ） Ｓ ＩＭＲＣＶ／： ＰＤＢ８０中のラ
イン変更ロジックによつ−Ｃ発生させられるこの信号は
、レシーバ１１０へのＤ Ａ ’ｒ Ａ ｎラインをシ
ミュレートするためのメインテナンス・テスティングの
間に用いられる。 ペックスレジスタ３０４は次に定義される２つの出力（
Ｃ）とく（１）を有している。 （Ｃ）ＸＭＩ’Ｔ／： この“伝送°′１３号は、゛
低い′とぎ、ＩＣＣ１０リビューシコン・カード２０ｏ
＝４・＼グ゛−タを送るためにドラーｆバ２２８を能動
化す、う。 （ｄ ＞ ＬＯＧＤ Ｉｓ／： これは、メインテ
ナンス・カードｌ＼のデータ・ン：ミュレ−１−（ＤＸ
ｉ Ｍ ｘｎ ）ラインを活性化さばる゛ローカル・デ
ィスプレイ″（へ号である。 したがって、４つの出力（ａ）、（ｂ）、（ｃ）および
＜ｄ ）は次のような人カスチー１〜に依存するであろ
う。 １． ＸＭＩＴ／は、次のすべての条件が満たされた
とき低い。 ｒｉ、 Ｃ０ＮＥＣＴ、／が低い、。 ｂ、 ＳＷ１／が高い。 Ｌ： 、 Ｔ Ｏ３Ｆが高い、 （１，ＰＥＲＦ／が高い。 Ｄ、 ０ＦＦＬＩＮＥ／が高い。 ２、 ＲＥＣＶ／は、次のすべての条件が満たされた
とぎ低い。 ａ、 Ｃ０ＮＥＣＴ／が低い。 ｂ、 ＳＷ１／が高い。 Ｃ，ｌ０３Ｆが低い。 ｄ、 ＰＥＲＦ／が高い。 ｅ、 ＯＦ Ｆ Ｌ Ｉ Ｎ Ｅ 、／が高い。 ３、 ＬＯＣＤＩＳ／は、次の条件の１つが満たされ
たとき低い。 ａ、 次の条件のすべてが満たされる。 １ ） Ｓ Ｗ １ ｙ’が高い。 ２） ｌ０３Ｆが高い。 ３） ０ＦＦＬＩＮＥ／が低い。 ４） ＬＯＣＡＬ７／が低い。 ｂ、 次の条件のすべてが満たされる。 １） ＳＷＩ／が高い、。 ２ ） ＯＦ Ｆ Ｌ Ｉ凶Ｅ 、／か高い。 ３） ＬＯＣＡＬ／が低い。 ４、 ＳＩＭＲＣＶ／は、次の条件の１つが満たさｈ
だとき低い。 ａ、 次の条件のすべてが満たされる。 １） ＳＷｌ、／が高い。 ２） ｌ０８Ｆが低い。 ３） ０ＦＦＬＩＮＥ／が低い。 ４） ＬＯＣＡＬ／が低い。 ｂ、 ＳＷＩ／が低い。 第５Ｍ−１図には、第５Ｍ図のロジック手段３０２．３
０４が２つの異な〕だ母線接続システムを制御Ｊ６２１
流れ制御シス１ムに関係する主要な要素のブロック図が
見られる。 第５Ｍ−１図で、ＤＲ母線はディストリビューション・
カード２０ｏａをレシーバ１１０とドライバ２２８へ接
続する。“両方向母１！ｆＡＤ Ｒは、第ｂＩＶＩ−１
図でく図解ど簡明の都合で）２つの部分を有ｒＪ◇よう
に見られる単一の母線である。 レシーバ１１０どドライ゛バ２２８への制ｔＩＩ信号Ｒ
ＣＶ／とＸＭＩ丁／は、（７ｊｉ５ Ａ図に示すレテい
るように）Ｄｆｆｌ線を介して、ＲＡ〜１バッファ２２
へまたはＲＡ ＩＶＩハッノア２２からのいずれかのデ
ータの流れ方向をυく定する。 同様に、メインテナンス・モードが１１位」ンビュータ
］０によって始動さゼられたどさ、メインテナンス・デ
ス１〜回銘カード２０ｏ１．．は、背面を通し一〇レシ
ーバｌｌ０Ｍとドライバ２２８ ＋１へ第５Ｍ−１図の
゛″両方向″母線ＭＤＲで接続される。 メインテナンス・［−ド条件で、第５Ｍ図の流れ制御ｒ
ｊ シｙ ’） ３０２ 、３０４ ハ、両７ｊ 向ｆ
ｕ線ＭＤＲ上で動作可ｎｉな流れ方向を決めるためにレ
シーバｌ ００ ｍとドライバ２２８Ｍを制御りるため
に、Ｓ Ｉ Ｍ ＲＣＶ ／ トＬ ＯＣＤ Ｉ Ｓ
／” Ｍ 号ヲＩＩＩ イ、その両ブＪ向母１１＝八・
ＩＤ１（は、テスト・デ゛−夕がＲＡ Ｍ２２へまたは
ＲＡＭ２２からのいずれかに流れるかを決定するであろ
う。 ここで述べられた好ましい実施例は単に説明にすぎず、
それらは添付きれた特許請求の範囲に示されたＪ：うな
発明の精神から離れることなく、慴成や配置、さらに使
夙において種々の修正や変更が可能であることが理解さ
れるであろう。
しいかまたはＯ【−等しい場合に′高い″である。ＬＰ
ＷＣＤは、ＣとＤのディジットが０に等しい場合に゛高
い″である。前の表１２は、注２でフォーマット・ワー
ドの組成を示している。 第５Ｈ図を参照して、ＰＲＯＭ出力０ＰＤＥＣ１（ＯＰ
ＤＥＣ４の代わり）とＬＰＷＣＤは、ＮΔＮＤゲート５
０２中に供給され、ＬＰＷＥＲＲＯＲ（高いがエラーに
等しい）の代わりに出力信号Ｆ ＯＲＥ ＲＲＯＲを進
展させる。この信号は前面を介してＴｌ＝ＳＴ１０とし
て０ＦＦＩＯｃへ送られ、マイクロコードによってテス
トされる。 脛吸立土ヤラクタ検知： ＰＲＯＭ５５０．Ｘと５０
１、からの２つの出力信号は、表２１と第５Ｊ図に見ら
れるように、区切りキャラクタ検知のためにも用いられ
る。これらの信号は、０ＰＤＥＣ２（ＴＯＰＣＦ／）お
よびＢＯＴＣＦ／ （上半分と下半分を表わす）と名付
けられている。４Ｅｉ ＠ ＯＰＤＥＣ２（Ｔ○Ｉ）
ＣＦ ／ ）は、ＤＢＵＳのＡと８のディジットが１−
ＩＥＸ ＣＦ（区切りキＡ１ラクタ）に等しい場合に
゛低い″である。信号ＢＯＴＣＦ／は、ｍ ５ Ｊ図に
見られるようにＤ Ｅ３ Ｕ Ｓ ｔｌ） ＣとＤのデ
イジツ１−がＨＥＸＣＦに等しい場合に゛低い″である
。 Ｐ ＲＯＭ出力０ＰＤＥＣ２とＢ ＯＴ ＣＦ ／はＮ
ＡＮＤゲート５０７中へ供給され、出カイｒｉ＋’４−
［） Ｅ Ｌｌ：０ＵＮＤ（区切り記号発見）を進展
させる。この信号は、マイクロコードによってデス１−
されるために（“高い″が区切り記号発見に等しい）、
前面を介してｒ Ｅ Ｓ Ｔ ８としてに）−ＥＩＯ，
：へ送られる。マイクロコードが区切り記号を検知した
後、それはＡと８のディジット中で区切り６ｄ号を検知
したかまたＧ、ｌＬＣとＤのディジン１〜中で検知した
かを知るためにテストする。それは、前面（低いが先頭
の区切り記号に等しい）を介してＣＦＥｌｏｃへ送られ
る信号ＴＥＳＴ９ （先頭の区切り記号）をデスｌ〜す
ることによって行なわれる。 慶 二ｒ′コー一“（Ｆ′−Ｅ」＝９−二 第５Ｈ図
に見られるように、動作デコーディングは、アドレス八
８人力（ＯＰＤＥＣ８ＥＬ）が゛高い″とき、Ｐ ＲＯ
ｔｖｌ ５ ｏ、ｃよって行なわれる。この信号はマイ
クロコードによってｌ！１Ｉ１６’ｌされ、ＯＰデコー
ディングが心要なとき゛高い″に強制される。ＯＰＤに
Ｃ３［Ｌが高い間、このＰＲＯＭはＤ［３ＬｉＳの△と
Ｂのディジットのモニタリング機能として働き、次に示
さ４１ている表２３に従って、実行されるべき動作に対
応して０ＰＤＥＣラインを梵生さＵ゛る。 Ｌλ旦ユニー９ｊニヒ」二 ＯＰ Ｄ Ｅ ＣＤ １３ ＬＪ Ｓ ライン 動作 Ａ Ｂディジット０
型ＩＧ完了持ちデス１〜 ２１１ ギ備未了持ちテ
スト ２２ ２ テスト ２０ ３ ＩＤテスト ２Ｃ４スキップ・テ
スト ２４ ５ エコー １０ ６ ロード・（〜レイン・ ４８イメージ・バッ
フ７ ７ 熱動動作 Ｘｘよｓ 自込み
４０ ９ 書込み停止 ４１ △ 書込みライン ４４ ８ ｌｊ ）Δみライン停止 ４５Ｃη込み
ライン移動 ７１６ Ｄ 自込みライン移動停止 ４７ Ｆ 不使用 Ｆ 不使用 オ ＝決められていノＹい。 ＡとＢのディジット中のいずれかの旭９Ｊのく決められ
ていない）ビット・コードは、（’） Ｐ ］）Ｅ Ｃ
ｎライン上のＨ［Ｅ Ｘ ７の出力を生じる。八と８の
ディジット中にビット・コードが存在しない揚台は、０
ＰＤＥＣｎライン上の１−ＩＥＸＥｔた（よＦの出力を
生じるであろう（ＯＰ Ｄ Ｅ ＣＳ ＩＥ Ｌが高い
とき、ＰＲＯＭ５０Ｓ生のビット・パターン・を出力す
るようにプロゲラ１１されていない）。これらの０ＰＤ
ＥＣｎラインは、アドレス・マルチプレクサ１２への入
力として用いられるために、前面を介（）てＣＦ Ｅ
１０．ｃへ送られる。これは、ＯＰコードの１２通りの
ブランチ′４ｉ、実行するために、マイクロコーＦ・プ
ログラムを能動化する。第５Ａ図はアドレス・マルチプ
レクサ１２へ供給する８３へからの４つの０ＰＤＥＣＯ
ＤＥラインを示している。 Ｑ３ｊ； ３ユ上及１： 第５に図に見られるように、
“停止ビット″発生を供給するＰＲＯＭが示されている
。このＰＲＯＭ５０ＳはＩＮＴＥＲＦＬＧ（マイクロコ
ード中の５ＴＯＰビツトを意味する）と名付けられてい
るライン出力Ｄ４から゛高い″を生ずる。これは次の条
件のいずれか１つに対して行なわれる。 １、 区切り記号が検知された。 ２、 ８Ｇレジスタが最大カラン］〜（ＢＣ−ＦＦ）に
達した。 ３、 垂直バリフイ・エラーが起こった。 ４、 ゛終了″が上位主システムから受取られた。Ｊ マイクロコードは、適正なマイクロコード＃ＢＲＡＮＣ
Ｈラインを用いることにより用ＩＡＯを発生するために
、゛浮止ビット”（ＩＮＴＥＲＦＬＧ）を用いることが
できる。 制御ロジック： 第５Ａ図と制御ロジック２２２を参照
して、８ＣＬＫ１時の間、３−８デコーダが能動化され
ている。マイクロコード出力信号ＣＯＮ丁ＲＡＤ１．２
および３は、デコーダに低い出力を使用じさせる：Ｒ８
ＥＴＰＣ８Ｌ （リセットＰ ＣＳ Ｌ ）から：ＬＤ
ＲＥＧＣＡＤ（ロード・レジスタ・コラム・アドレスま
たは［１−ド△Ｄレジスタ）から；ＷＥＣＯＬＤＮ（無
効ＲＡ Ｍへ（７） ’？ｔ 込能動化） かｌＢ ；
Ｒ８ＥＴＴ （Ｄ／ （トＬ／イ〕・・イメージ・バ
ッファ・ロードのりセット／）から：ＳＥＴ’Ｃ３ＬＦ
（セットＣ３ＬＦ）から：または全く生じさせないため
に用いられる。もう１つの３−８デコーダは常［Ｉ￥能
動化されており、マイクロコード信号であるその出力信
号Ｃ０ＮＴＲＡＤ４．５および６のバイナリ・ウェイト
に依存して低い出力を生ずる。パ低い”に駆動される出
力は次のものである：ＭＰＸＳＥＬＡＤ （高い＝アキ
ュムレータへの人、力としての選択アダー出力）；ＤＩ
ＲＡＭＣＯＬ （実行されたコラムＲＡＭへのデータ人
力）、ＤＩＲＡＩＶＩＩＮＶ（無効ＲＡＭへのデータ入
力）へ： ＬＡＴＰＲＤＡＴ （比較レジスタへのラッ
チ・プリント・データ）へ；比較ロジック中の４ビツト
・バイナリ・カウンタｌ−ロード入カニあるいはいずれ
の出力でもない。 ロジック・ブロック２２２中のもう１つの４ピツ）へ・
バイナリ・カウンタは４ビツト・ラッチとして用いられ
る；それは入力＃Ｃ０Ｎ５Ｔ４から７（マイクロコード
出力）を有し、それらの入力はクロック８ＣＬＫ／１の
立上がりで低いＬＯＡｒ）ＣＯＮＴ（ロード制御レジス
ター−それはマイクロコード出力である）によってラッ
チされる。 その出力は、０ＰＤＥＣ８ＥＬ （ＯＰデコード選択）
、ＤＣｌ ＬＣＴＲ（ＤＣＩ Ｌ、制部レジスタ出力＞
、ＤＣ２ＬＣＴＲ（ＤＣ２Ｌ、制御１．／ジスタ出力）
第３よびＤ王１ ＬＣＴＲＬ （ＤＣｌ Ｌ制御レジス
タ出力）である。 比較ロジック中の４どツ１〜・カウンタは４ピツ］へ・
ラッチとして用いられる。それは人力＃Ｃ０Ｎ５ Ｔ
Ｏから３３（マイクロコード出力）を有し、それらの入
力は、クロック８ＣＬＫ／１の立上がりエツジの間、紀
２の３−８デコーダのＹ７／出力によってラッチされる
。その４ビツトカウンタは、ＲΔＭＡＤ８ （ＲＡｔｖ
ｌバッフ？・アドレス・ライン８）とＭＯ８ＴＣＴＲ＜
フ゛リンタのための七−夕始動信号）である２２０の出
力を有している。 へ旦ヱ旦２ス且工、： ＣＦＥｌｏ、、中のマイクロ
コードは求められる条件についてヒツト・テストを行な
い、それはそれらの条件を第４八図と第５Ａ図に見られ
るＡＯライン上へゲートＪることによって行なわれる。 このラインΔ０はマイクロコードＰＲＯＭアドレスの重
要でないビットである。求められるテスト条件（ビット
）は、＃ＢＲＡＮＣＨラインとマイクロコードからの＃
Ｉ４とによって選択される。＃ ＢＲＡ Ｎ Ｃ８４、
５および［３ＲＧ（＃Ｉ４）ラーｔンは５ＬＬｎ／ライ
ンを）曽ｊＨさせる。次の表２４（よ、ＡＯラインｎ生
のために用いられるＰＤＢｉ１３０上のテスト条件のη
べζど、ぞＦしらのλ；１午をｊｎ択するために必要な
用語を示している。 （以゛１；余白） 工 臣 ０″′。″。″。″Ｏｒ−１０＋＜ 〉 舅 Ｑ ＡＡ？＋＠、−＋、−４ｒ＠Ａ、−＋Ａ−Ａ＋１
Ｈ−Ｈ「−１−ｒ−−Ｈ−一＋＋００ｏＯｏＯｏ○オペ
レーーイン ・マ ロコー゛−１卯−二 第５Ａ図、
第５Ｅ図おＪ：び第５Ｆ図を参照して、ＴＰ’−ＤＬＰ
はＣＦＥカード上のＦＲＯＭ１３中に含まれるマイクロ
コードによって制御される。マイクロ」−ドは、単に目
的コードまたはプログラム・コードを意味する。ＣＦＥ
カード上のＦ ＲＯＭマイクロコード・レジスタ１４か
らのＰＲＯＭ出力は、ｌ−’ ＲＯＭ ＣＬ Ｋ ／の
立上がりエツジで新しいマイクロコード・ワードを生ず
るために変化する。 表２５を参照して、ＴＰ−ＤＬＰは通常アイドル・ステ
ータス（スデーシスー３）にある。このステー１・にお
いて、それは上位システムからのＩ１０ディスクリブタ
を受入れることができる。ＴＰ−ＤＬＰはステータス＝
３の間、Ｉ１０ディスクリブタを受入れて、ステータス
＝１１へ行き、Ｉ１０ディスクリブタＬＰＷを受入れる
。次にＴＰ−ＤＬＰは、２つのディスクリブタ・リンク
とそれらのＬＰＷを受入れるために、ステータス−６へ
行く。次にＤＬＰはステータス−１へ行き、スＩ−シス
−３のときにＩ１０ディスクリブタの部分として受取る
ＯＰコードに依存する１６通りブランチを実行する。 第５Ｆ図に見られるようなトレイン・イメージ・バッフ
ァのローディングについで、トレイン・イメージ・バッ
ファ・ロード動作の説明は、ステータス・カウントによ
って次の族２５中に示されている。 表２５ ステータス−０３ １、アイドル ２、ＡＦ／が低いとき、ステータス−１１をセットする
。 ３、ステップ１へ付番プ。 ステータス−１１ １、下部ＲＡＭバッファ・アドレスＯにＩ１０ディスク
リブタを書込め。 ２、ステータス−０６をセットせよ。 ステータス−０６ １、下部ＲＡＭバッファ・アドレス１にディスクリブタ
ＬＰＷを書込め。 ２、下部ＲＡＭバッファ・アドレス２にディスクリブタ
・リンク＃１を書込め。 ３、下部ＲＡ Ｍバッファ・アドレス３にディスクリブ
タ・リンク＃２を書込め。 ４、下部ＲＡＭバッファ・アドレス４にアイスクリブタ
・リンクＬＰＷを棗込め。 ５、ステータス＝０１をセットせよ。 ステータス＝０１ １、下部ＲＡＭバッファ・アドレス０（１１０デイスク
リブタの位置）を読取れ。 ２．０ＰＤＥＣｎラインを用いて１６通りブランチを実
行せよ。 ３、ステータス＝０５をセットせよ。 ステータス−０５ １、上位システムへディスクリブタ・リンクを送り返せ
（それぞれ下部ＲＡＭバッファ・アドレス２，３．およ
び４に位置しているディスクリブタ・リンク＃１．ディ
スクリブタ・リンク＃２．およびディスクリブタ・リン
クＬＰＷ）。 ２、 ステータス−０８をセラ１−せよ。 ステータス−０８ ′１．アキュムレータ１１（ブランクのアドレスと無効
キャラクタ・ストレージ）中に１−ＩＥ）Ｃ６Ｆ（１１
１の１０進（ｉｌ’［）をス１−７せよ。 ２、上位システムから最初のワードを受取り（ＡとＢの
ディジットはブランク・キャラクタのためのコードを含
んでおり、一方ＣとＤのディジットは無効キャラクタの
ためのコードを含んでいる）、かつアキュムレータ１１
にＪ：つてアドレスされているようにでれをＥ部ＲＡ
ｔｖｉバッファ中ｔこ書込め。 ３、停止条件が存在するとき、ステータス・−１４をヒ
ツトせよ。 ４、アキュムレータ１１を増加させよ。 ５、上位システムから次のワードを受取って、それをア
キュムレータ１１によってアドレスされているように−
Ｆ部ＲＡＭバッフ戸中に書込め。 ６．ステップ＃３へ行け。 ステータス＝１４ １、上位シス′アムからダミー・ワードを受取れ。 ２、ステータス−１２をセットせよ。 ステータス−１２ １、上位システムからＬＰＷを受取れ。 ２、ステータス＝０１をセットせよ。 ステータス−０１ １、無効ＲＡＭを無効でフラッシュせよ（無効ＲＡＭの
すべてのアドレスに１を棗込め）。 ２、アキュムレータ１１（ブランクのアドレスと無効キ
ャラクタ・ストレージ）中にＨＥＸ ６Ｆ（１１１の
１０進値）をストアせよ。 ３、アキュムレータ１１をレジスタ８Ｇ （ＲＡＭバッ
ファ・アドレス）へ移動させよ。 ４、ＲＡＭバッファ出力の先頭のキャラクタを比較レジ
スタ中へラッチせよ。 ５、無効ＲＡＭ中にＯを書込め。無効ＲＡＭのアドレス
は、比較レジスタ中にラッチされているキャラクタであ
る。この動作は、このキャラクタに有効キャラクタ・コ
ードとして印をイ］ける。 ６、ＲＡＭバッファ邑力のボトム・キャラクタを比較レ
ジスタ中ヘラッチせよ。 ７、ステップ＃５と同じ。 ８、アキコムレータ１１を増加させよ。 ９、アキュムレータ１１をレジスタＢＣ（ＲＡＮ１バッ
ファ・アドレス）へ移動させよ。 １０、ＬｚジスタＢＣ＝ＨＥＸ ＦＦ（ＭＡＸＣＯＵ
ＮＴ＝１）のとき、上位システムへ再接続してステータ
ス＝０５をセットせよ。 １１、ステップ＃４へ行け。 ステータス−０５ １、ディスクリブタ・リンクを上位システムへ送り返せ
（それぞれ下部ＲＡＭバッファ・アドレス２．３．およ
び４に位置しているディスクリブタ・リンク＃１．ディ
スクリブタ・リンク＃２．およびディスクリブタ・リン
クＬＰＷ）。 ２、ステータス−０７をセットせよ。 ステータス−０７ １，７キユムレータ６をＡＤレジスタ（結果ディスクリ
ブタのＡとＤのディジット）へ移動させよ。 ２、アキコムレータダｌをＢＧレジスタ（結果ディスク
リブタのＢとＣのディジット）へ移動させよ。 ３、この結果ディスクリブタを上位システムへ送れ。 ４、ステータス１５をセットせよ。 ステータス＝１５ １、結果ディスクリブタＬＰＷを上位システムへ送れ。 ２、ステータス−０３をセットせよ。このステップは開
始点（アイドル）で再スタートする。 ＴＰ−ＤＬＰステータスの定義： 、ＤＬＰステータス
情報は、ＴＰ−ＤＬＰがその条件と要求を上位システム
１０と通信する手段である。ステータス・ステートは、
ＴＰ−ＤＬＰが上位システムに接続されているとき伝送
される。ステータス・ステートの利用は、ＴＰＶＤＬＰ
と上位システム間のメツセージ伝送が順序正しく行なわ
れるように設計されている。 次の表２６は、トレイン・プリンタ・データ・リンク処
理装置中で特定的に用いられる各それぞれのステータス
・ステー１−動作を定餞している。 表２６ ステータス・ステート （Ｔ Ｐ −Ｄ Ｌ Ｐ ）ス
テータス＝Ｏ クリアされている。ＤＬＰはクリアされたステートにあ
る。このステータスは、ＤＬＰがマスククリア、ローカ
ルクリア、または選択的クリアされたときに非同期的に
入れられる。 ステータス＝１ 分離。ＤＬＰが使用中で、新しいＩ１０デイスクリブタ
を受入れることができない。 ステータス−３ アイドル。ＤＬＰは、このときＩ１０ディスクリブタを
受入れることができる。 ステータス−４ データを読取れ。これはエコー動作の読取バッファ部分
である。 ステータス−５ ディスクリブタ・リンクを送れ、ＤＬＰがディスクリブ
タ・リンクとそれらの水平パリティ・ワード（ＬＰＷ）
を上位システムへ送っている。 ステータス−６ ディスクリブタ・リンクを受取れ、ＤＬＰがディスクリ
ブタ・リンクとそれらのＬＰＷを受取っているか、また
は受取る準備ができている。 ステータス−７ 結果ディスクリブタ、ＤＬＰは次のＤＬＰストローブで
結果ディスクリブタを上位システムへ送る。 ステータス＝８ データを書込め。ＤＬＰが上位システムからトレイン・
イメージまたはプリント・イメージ・バッファ・データ
を受入れることができる。 ステータス−９ エンコードされたステ、−シス（バックアップ）。 １）ＬＰアドレス・バックアップ情報がデータ・ライン
上に存在していることを上位システムへ示す。 ス１−シス−１１ ダイスクリブタＬＰＷを受取れ。このステータスは、Ｄ
ＬＰがＩ１０ディスクリブタＬＰＷを受取ることを期待
していることを上位システムへ知らせる。 ステータス−１２ ブレーク。ＤＬＰは、それが終了条件に達したので、も
うそれ以上のデータを要求していない。 上位システムは次のストローブでデータＬＰＷを送る。 ステータス＝１４ キャラクタ転送。上位システムからの単一キャラクタ転
送を取扱うために、または上位システムからの最後のキ
ャラクタまたはワードを受取るためにＤＬＰによって使
われる。このステータスは上位システムへのりクエス１
−のように働き、それによって上位システムからそれに
送られた最後のワードが単一キャラクタ（８ビツト）で
あるかフル・ワードであるかを知らせるように上位シス
テムへ要求する。もし送られたワードが単一キャラクタ
のとき、上位システムは次の５ＴＩＯＬと終了で応答し
、最後のワードがフル・ワードであった一合は５ＴＪＯ
Ｌと終了せずで応答する。 ステータス−１５ 結果ディスクリ１夕しＰＷ、ＤＬＰが結果ディスクリブ
タを送っている。ＬＰＷが次のＤＬＰストローブを伴な
って続く。 Ｐ ＣＴ Ｐ発生： これは、第５Ｄ図のプリンタ・コ
ラム・タイミング・パルスＰ ＣＴ Ｐを発生するプリ
ンタ・コラム・パルス発生器に［ｋｌ！ｌる。そのＰＣ
ＴＰ発生器は、バイナリ・カウンタ、ＳＪＫフリップフ
ロップ、２ＮＯＲゲートおよびトリステート・インバー
タからなっている。第５Ａ図において、そのＰＣ，ＴＰ
発生器は要素２３２としで示されている。そのバイナリ
・カウンタはこのタイミング・ネットワー、りの心２部
であり、プリンタ・コラム・タイミング・パルス・ジャ
ンパはプリンタの速度に合わせて装着されている。最大
のＰＣＴＰ周波数はジャンパが装着されていないときに
達成され、そして低いＰＣＴＰ周波数はジャンパが装着
されているときに生じる。バイナリ・カウンタはクロッ
ク（８ＣＬ Ｋ ／ ）の立上がりエツジでインクリメ
ントする。カウンタが１６のカウントに達したとき、゛
キャリイ出力″が発生させられる（１２５ナノセカンド
の正のパルス）。 このパルスはフリップ７０ツブへのＪとＫの入力へ供給
されて、クロック（８０ＬＫ）の次の立下がりエツジで
そのフリップフロップをトグルさせる。そのキャリイ出
力もＮＯＲゲーグーによって反転させられて、バイナリ
カウンタのＬＤ／（０−ド／）入力へ供給され、その入
力はバイナリ・力ウンタをＰＣＴＰジャンパの値でロー
ドづる。そして、そのサイクルは繰返される。 分あたり１．１００ライン（Ｌ Ｐ Ｍ ） 動作のた
めに、すべてのＰＣＴＰジャンパが装着されて、従って
バイナリ・カウンタにキャリイ出カを光する前に−ｌベ
ーＣの１６ステツプをカウントＪるＪ、う強制する。［
・リスチー１〜・インバータがらの信号１）ＣＴＩ）／
（第５ Ｄ ｒＸｒ ） ４；Ｌ ２５０ ＝ｔ＝ Ｃ
Ｉ ヘル’／ （７）矩形′／Ｉ（２マイクＬ」セカン
ドのパルス幅）Ｃある。 信号Ｐ ＣＴ Ｐ Ｆ Ｌ Ａ Ｇ ハ、各ＰＣＴＰパ
ルスノ終わりでマイクロコードをフラグする１２５ナノ
セカンドの正のパルスで、４マイクロセ力ンド間隔で起
こる。 周辺インターフェイス： プリンタ・インターフェイス
制ｔｌ１２２０が第５Ａ図に見られる。ＴＰ−ＤＬＰは
プリンタ５０Ｐからの９つの信号を受取り、それらをト
リステート・インバータへ供給する。これらの非同期信
号は同期信号に変換されて、表２４に見られるようにＡ
Ｏブランチングのための入力として用いられる。プリン
タ５０Ｐがらの信号ＰＲ３Ｌ／はデツプを通して供給さ
れない。なぜならそれはパルスでなくてレベルであり、
同期化させる必要がないからである。 ］−レイン・プリンタ・データ・リンク処理装置は８つ
の信号をプリンタ５０Ｐへ送る。これらすべてのインタ
ーフェイス信号はトリステート・インバータによって駆
動されて、ＧＰＲＩ Ｆ （ゲート・メインテナンス周
辺ライン信号）が゛低い′とき、すべてのｉ〜リステー
ト・インターフェイスのドライバとレシーバが（ＤＴｎ
Ｌ／ラインを除いて能動化される。プリンタ・インタ
ーフェイス２２０どプリンタ５０Ｐ間のインターフェイ
ス信号が次の表２７に示されている。 表２７ ＤＬＰ／＼のプリンタ・インターフェイスプリンタから 前面信号 ピン ＰＣ３Ｌ／ ５８７ ｃｓＬ／ ５８ｅ ＰＦＣＬ／ ８８８ ＰＡＭＬ、／ ５８９ ＥＤＩ’Ｌ／ ５９０ ＣＩＯＬ／ ８９５ ＰＲＩ Ｌ／ ３８ ５ＰＲ２Ｌ
／ ８９６ ＲＥ＜ＳＬ／ ８９１プリンタへ 前面信号 ビン Ｄ’ＣＩＬ／ ３７８ ０Ｃ２Ｌ／ ３７９ Ｍ０３Ｔ／ ８８４ ＰＣＴＰ／ Ｓ７７ ［）Ｔ８Ｌ／ ３８３ Ｄ Ｔ ４ Ｌ ／ ３ Ｂ ２ＤＴ２Ｌ／
Ｓ８１ ［）ＴＩＬ／ ３８０ 一！゛ とフォーマツ 吐１： トレイン・プリンタ
・データ・リンク処理装Ｕは、第５Ｄ図に示された信号
を運ぶＤＣＩＬとＤＣ２Ｌ信号ラインを経由しで、プリ
ンタ５０ｒにアイドルを維持するか、またはデータをプ
リントするか、あるいは紙を進めるかを命令する。プリ
ンタ５０ｒはデコードして表２８に示された信号に応答
する。 表２８：データ制御レベル信号 バイナリ ＤＣ２Ｌ ＤＣＩＬ プリンタ応答０
０ ０ 無動作 １ ０ １ プリント２ １
０ フォーマット３ １ １
無効 Ｄｅｎ Ｌ＝２のどき、インターフ１イス２２０からの
０丁ｎトレインは、プリンタのためのフォーマット情報
を含んでいる。しかし、ＤＣｎＬ−１の間、ＤＴｎ ト
レインのＤＴＩＬのみが用いられ′Ｃ１それはデータ整
合のために“高い”である。 インターフェイス２２０中の３−８ライン・デコーダ（
第５Ａ図）は、ＰＲＯＭパリディ・エラーが起こった場
合にのみ不能化される。この３−８ライン・デコーダは
、３つの入力ラインのバイナリ・ウェイトに対応する出
力に低い活性の信号を生ずる。信号ＧＰＲＩ Ｆはメイ
ンテナンス・カード２００．上で発生し、ＰＤＢ周辺ケ
ーブル・ラインを効果的に分離するためと、それらを周
辺シミュレーション・ラインで置換えるために゛高い”
である。 インターフェイス２２０中の前述の３−８デコーダは２
つのモードで動作し、ずなわら−Ｌ−れは、３−８デコ
ーダチツプへの第３の入力であるＧＰＰＩＦ／の単一の
スデートに依存する゛メインテナンス”とパ通常″のモ
ードである。その通常モードの動作は高いＧＰＲＩ Ｆ
／を伴ない、Ｐ Ｎ ＤＴ Ｘ １ ／ （Ｄ 丁Ｉ
Ｌ 全能動化ｔ ル） ２１． Ｊ’： １．ｔ Ｅ
Ｎ ＦＯＲ／（フォーマット／を能動化する）を能動化
するか、あるい番よいずれをも能動１ヒしない。信号Ｅ
ＮＰＴＸＩ／は、低いとき、インターフェイス２２０中
の４ビツト・バイナリ・カウンタからプリンタ５０Ｐへ
フォーマット情報を供給するトリステート・インバータ
を能動化する。ＧＰＲＩ Ｆも、低いとき、プリンタ５
０ＰへＤｅｎ Ｌ／倍信号供給する。 メインテナンスのための周辺ライン： ＰＲＩＦｎｎ
／ Ｏと名付けられているラインは、トレイン・プリン
タ・データ・リンク処理装置の周辺従属ボード（ＰＤＢ
）の動作を確かめてチェックするためにメインテナンス
・カード２００ｖｖ１によって用いられる。これらのＰ
ＲＩＦｎｎ１０ラインは、ＰＴ−Ｄ Ｌ Ｐ中のトリス
チー１−・チップによって能動化される。これらの周辺
メインテナンス・ラインは、信号ＧＰＲＩＦ／が゛低い
″のとき能動化される。信ＱＧＰＰ Ｉ Ｆはメインテ
ナンス・カード〜１Ｃ２０ｏ−で発生ずる。これらのラ
インは、メインテナンス・カード２０ｏ、によってトレ
イン・プリンタのシミュレーションを可能にする。次の
表２９１よ、これらのシミュレートされた周辺ラインＰ
ＲＩ Ｆ ｎｎ／ Ｏのリス１〜を示すとともに、前
述のトリステート・チップへの対応Ｊる入ツノと出力を
示している。 表２９二Ｐ Ｄ ＢからまたはＰ Ｄ Ｂへのメインテ
ナンス・カード・ライン １） ｌ’＜ Ｉ Ｆライン 出力 人
力Ｆ）Ｒ１ト０１１０ Ｍｌ）ＣＴＰ／Ｐ１（１ト０
２１０ ＭＤＣＩＬ／ ＰＲＩＦＯ３１０Ｍｌ）Ｃ２Ｌ／ １）ｌ（ＩＦＯ４１０Ｍ丁８Ｌ／ ＰＲＩ ＦＯ５１０ＭＴ４Ｌ／ ＰＲＩＦＯ６１０ＭＴ２Ｌ／ １）ＲＩＦＯ７１０ＭＣｌ０／ ＰＲＩ ＦＯ８１０ＭＰＲ８Ｌ／ ｐ ＲＩ ＦＯ９１０ｖｐ ′Ｃｓ Ｌ／））ｌ
（Ｉ Ｆ １０１０ ＭＣ３Ｌ／ＰＩ
＜ ＩＦＩ １７１０ ＭＣｌ０Ｌ／
ＰＲＩ Ｆｌ ２１０ ＭＣｌ０Ｌ／
ＰＲＩ Ｆｌ ３１０ ＭＥＤＰＬ／
ＰＲＩＦ１４１０ ＭＣｌ０Ｌ／ＰＲ
Ｉ Ｆｌ ５１０ Ｍ
ＰＲＩ Ｌ／ＰＲＩＦＩ ６１０
ＭＰＲ２Ｌ／））ＲＩ Ｆ １ ７１０
ＭＯ３Ｔ／メインテナンス・ディスプレイ・ライ
ン： トレイン・プリンタ・データ・リンク処理装置は
、ＰＤＢ８０をそのメインテナンス・１イスプレイ・ラ
イン（ＤＰＬＹＩ １１０−ＤＰＬＹＩ ３１０、表２
１で参照可能）で能動化するために用いられる３つの８
−１マルチプレクサ・チップを含んでいる。これらのラ
インは、トレイン・プリンタ・データ・リンク処理装ａ
の周辺従属ボード（ＰＣＢ）の動作を確かめてチェック
するために、メインテナンス・カード２０ｏやによって
用いられる。 ＤＳＥＬｎ／ラインは背面メインテナンス母線上へ能動
化される内部信号を選択するｌこめに用いられる。ＤＳ
ＥＬｎ／ラインは共通フロント・１ンドＣＦＥＩＯｃか
らＰＤＢ８０へ送られ、データ・リンク処理装置がアド
レスされた″゛メインテナンスカード”であるとき能動
化される。 レーｆン・−リンｌへのご一タ・１ン へり接続をイ】するプリンタ・インターフェイス制御３
ｊ ２２０が示されている第５Ａ図、おＪ、び１−レイ
ン・プリンタへのインターフェイス制御（；：＋ｊのた
めのタイミング・ダイヤグラムを示している第５Ｌ）図
を参照して、以下の２１論で、分あたり１．１００ライ
ンの１〜レイン・プリンタのよう１．に： １１！＋型
的なトレイン・プリンタに関して、このインターフェイ
スを説明する。 プリンタ・コラム・タイミング・パルス（１〕Ｃ１１〕
）は２５０キＵヘルツの周波数で動作しＩてぃろ２．０
マ・ｒりＵセカンドのパルスである１、゛情ｉ１１転送
ＩＪ −１’ り）Ｌｒ”ノ１７１、ｉ’ ＣＴ Ｉ）
４；ＬピッＩ−ｔ＋ｆｆ報をコラム・ス］・レージヘ
ゲートするためとプリンタ・」ラム・ノｊウンタを進め
るために用いられる。 プリンタ・コラム・タイミング・パルス伝号はプリンタ
中の電源が゛オン″のとき常に伝送される。 すべてのインターフェイス信号は、信号ＭＯ８Ｔ（（−
夕始勅）と信＠ＥＤＰＬ（ページ・レベルの終わり）以
外は、ＰＣＴＰの立下がりエツジで開始する。 ＤＣＩＬどＤ０２Ｌ （表２８）ζ名イ」けられている
２つのデータ制御レベル信号が存在する。データ制御レ
ベルは、°゛正しい″とき、プリンタ情報またはフォー
マット制御情報のいずれかがデータ転送ライン（ＤＴＸ
Ｌ）上に存在していることを示す。ぞの制御レベルはＰ
ＣＴＰの立下がりエツジでのみステートを変える。“プ
リント・サイクル′°はバイナリ１に等しいＤＣＩ Ｌ
とＤＣ２Ｌを受取ってスタートし、バイナリ２に等しい
信号ＤＣＩＬとＤＣ２Ｌを受取った場合のみ終了する。 紙移動サイクルはバイナリ２に等しい信号ＤＣＩＬとＤ
Ｃ２Ｌを受取ってスタートし、゛誤り”になる信号ＰＡ
ＭＬ（紙移動レベル）の立下がりエツジで終了し、その
とき同時にＰＣ３Ｌ（プリンタ・コラム・ストローブ・
レベル）は゛誤り”である。 もしプリンタ・コラム・ストレージへ転送されるべきピ
ッ１〜情報が存在するとき、バイナリ１ステートはＰＣ
３ＬＩの最初のＰＣＴＰの立下がりエツジＣ“正しい″
になるであろう。データはコラム・ストレージへ転送さ
れ、そのコラム・カウンタはＰ ＣＴ Ｐの割合で進め
られる。プリンタ・コラムはコラム１から始まって数え
られる。もし特定のコラムが同じライン上に再びプリン
トされるべき場合は、空間抑制コード（フォーマット−
Ｏ）が伝送されなければならない。もしプリンタが°゛
準備未了°′になされるべき場合、バイナリ１ステート
の接にバイナリ２が続（べきである。 バイナリ２ステートは、ＰＡＭＬレベルがｌ誤り″であ
るときはいつでも伝送されることが可能で、１ＰＣＴＰ
の最小期間の間、存在すべきである。バイナリ２ステー
トに対する応答は、ＰＣ８Ｌが′誤り″になるまで起こ
らないであろう。バイナリ２ステートは、少なくとも印
刷される各ラインに関して１回伝送されるであろう。 データ転送ライン： データ転送ラインはＤＴＩＬ、０
丁２Ｌ、Ｄ−ｒ４Ｌ、Ｄ丁８Ｌと名付けられでいる。制
御レベルＤＣＩＬとＤＣ２Ｌがバイナリ１に等しいとぎ
、データ転送ラインＤＴＩＬはＩリント情報をプリンタ
・コラム・ストレージへ転送するために用いられる。ゲ
ータは、常にプリンタ・コラム・タイミング・パルスの
立下がりエツジぐ、データ転送ライ、ンからプリンタへ
転送される。 制御レベルＤＣ１ＬとＤＣ２Ｌがバイナリ２に等１）い
とき、データ転送ライン（ＤＴＩＬ、ＤＴ２Ｌ、ＤＴ４
Ｌ、ＤＴ８Ｌ）は、プリンタへフォーｌツｉ・情報を転
送するために用いられる。 データ転送ラインは次の表３０に示されている。 表３０：プリンタへのデータ転送ラインデータ転送ライ
ン；／ＤＴＩ Ｌ、ＤＴ２Ｌ。 ＤＴ４Ｌ、ＤＴ８Ｌ。 フォーマット情報の転送の間、データ転送ラインのバイ
ナリ和ＤＴＸＬは次のような結果を生ずる。 Ｄ Ｔ Ｘ Ｌ ＝ ０ 無前進（空間抑制）。 ＤＴＸＬ＝１ 出だし位置へ進め。 ＤＴＸＬ−２−１１指命されたフィールド位ばへ進め。 Ｄ゛丁ＸＬ−１２ページ位置の終りへ進め。 ＤｒＸＬ−１３無効コード。１つの第２紙回転と、機能
表示パネル上に紙 回転の表示とを生ずる。 １） Ｔ Ｘ Ｌ −１４シングル・スペース進めよ。 Ｄ’ＴＸＬ＝１５ ダブル・スペース進めよ。 １” ＩＩ １ Ｌが“正しい″（でれはプリンタが“
準備完了”ステートにあることを承り）とさ゛はいつで
も、ｔ−タ始動レベル（ＭＯ８Ｔ）は、゛正しい′°の
とさ、トレイン駆動モータを始動さＵるために使われ、
ＰＨ１１が゛誤り′であるどきはトレイン駆動七−夕が
オフであることを示しでいる。 データ転送ライン＆お、データ・リンク処理装置のよう
な周辺装置からトレイン・プリンタへの信号に関係する
。これは、モータ始動レベル信＠ＭＯ８″′丁の正しい
でもある。 プリンタがデータ・リンク処理装置へ与える信号が仔在
し、それしよ“プリンタ準備完了レベル”と呼ばれてお
り、ＰＲｌＬおよびＰＨ１１と名付けられている。 プリンタ準備完了レベルＰＲＩＬは、正しい”とき、次
のことを示している：電源がオンである二組が装着され
ている二回転警告がない；トレインが装着されてプリン
ト位置にロックされている；準備完了スイッチが押され
ている。 単一プリンタ・スイッチの押し下げは紙出しスイッチを
無視して、ＰＲＩＬが“正しい“°になることを許す。 信号ＰＲ２Ｌも正しい”のとき、トレイン駆動モータは
゛オン″である。 信号）） Ｒ２Ｌが正しい″になった後、ＰＲＩＬも正
しいである場合、インターフェイス制ｍ２２０から受取
られる最初の信号ＤＣＩＬまたはＤＣ２Ｌは、プリント
または紙移動サイクルを開始する。 プリンタがプリント動作にあるときに準備完了スイッチ
が押された場合、ＰＲＩＬとＰＨ１１のレベルは、それ
に続＜ＰＡＭＬ（紙移動レベル信＠）の後に最小の１つ
のＰＣＴＰクロック周期が開始されるまで、ステートの
変化が禁じられるであろう。指示された紙移動動作は、
たとえプリンタが準備できていない場合でも遂行される
。最後のコマンドがプリント・コマンド（ＤＧＩＬとＤ
Ｃ２Ｌがバイナリ１に等しい）であったならば、プリン
タが“準備未了″にされることはあり得ない。準備完了
レベルは、ＰＣ３Ｌ （プリンタ・コラム・ストローブ
・レベル）が゛誤り′°のときで、かつＰＣＩＰの立下
がりエツジでのみステートが変化するであろう。 六３ｊ：ＤＬＰへのプリンタ準備完了レベル信号ＰＲ２
Ｌ ＰＲＩＬ ＯＯ！ｊｌ−備未了（バイナリＯ）。 ０ １ ｔ＄備完了で、トレイン・モータがオフ
（バイナリ１ン。 １ ０ 無効コード（バイナリ２）。 １ １ 準備完了で、トレイン・モータがオン（
バイナリ３）。 第５Ｄ図のタイミング・ダイヤグラムを再び参Ｗ、（シ
て、プリンタ中の゛スキャン・サイクル°′はプリンタ
・コラム・ストローブ・レベルまたはＰＣ３Ｌによって
モニタされる。信号ＰＣ３Ｌは、パ正しい”とき、ＰＲ
ＩＬとＰＨ１１が“正しい”であることにｒｇＪ連して
、プリンタがコラム・ストレージ中に情報を受入れる用
意ができていることを示づ。ＰＣ３Ｌ信号は、Ｐ ＣＴ
’ Ｅ’ （プリンタ・コラム・タイミング・パルス）
の立下がりエツジでのみステー１−を変化する。 第５Ｄ図に見られるように、１つの゛スキャン・セット
″は４つのＰ ＣＳ Ｌパルスからなっている。、１，
１１００ＬＰプリンタの場合、ＰＣ３Ｌのための最小の
パルス長さは１４４マイクロセカンドである。コラム１
＋５＋９および１３のためのデータは、スキャン・セッ
トの最初のＰＣ８Ｌの間に転送される。コラム２．６．
１０６よぴ１４のためのデータは、スキャン・セットの
第２のＰＣ３Ｌの間に転送される。次に、コラム３．７
゜１１および１５のためのデータは、スキャン・セット
の５ｊ１３のＰＣ３Ｌの間に転送される。コラム４．８
．１２および１６のためのデータは、スキャン・セット
の第４のＰＣ３Ｌの間に転送される。 最小の４つのＰＣ３Ｌ（または′１つの゛スキャン・セ
ット″）は、１打金体のプリントを転送するために必要
である。各トレイン上の第２のグラフィックは、トレイ
ン同期レベルとも呼ばれるチェイン同期レベル（Ｃ３Ｌ
）に続くスキャン・セットの最初のｐ ｃ ｓ ＋−の
間にプリント位置１にあるグラフィックである。 トレイン同期レベルはＣ３Ｌと名付けられており、トレ
イン１回転あたり１回起こる信号である。 それはトレイン・セットの始まりを規定りる。信号Ｃ３
Ｌは、ＰＣ；ＴＰの立下がりエツジでのみステー１〜を
変える。Ｃ３Ｌは６つのＰ ＣＴ ｌ−）に関して正し
い”であり、それはスキャン・ヒラ］〜の第４のＰＣ３
Ｌの終わりの前に正しい′°１つのパルスになる。 トレイン識別レベル： ＣＩＤＬと名付ｉノられてい
るトレイン識別レベルは、連続的に伝送された６ビツト
・コード（最初に（る最も重要なビット）であり、各ビ
ットは６バルス（ＰＣＴＰ）の幅ｅある。各識別ビット
は、チェイン同期レベル（Ｃ３Ｌ）の同期信号に続く各
それぞれの第６２１目のＰＣ８Ｌの終わりの前に、１つ
のパルスを発生する。識別ビットはＰＣＴＰの立下がり
エツジでのみステートを変える。この識別はトレインの
１回転あたり１回だけ現われるであろう。 プリンタＲ”ｔｔコラム・レベル： この信号はＰＦＣ
Ｌと名付けられており、サブスキャンの最後の主１１ラ
クタに関する情報転送に先立つＰＣＴＰの立下がりエツ
ジで、このレベルは“正しい″になる。プリンタは、Ｐ
ＦＣＬが正しいパになった後、１つの付加的な情報を受
入れるであろう。 信号ＰＦＣＬはＰＣ；ＴＰの立下がりエツジでステー１
・を変える。各サブスキャンの終わりで、プリンタ最終
コラム・レベルＰＦＣＬは、信号ＰＣ３ｌ−が゛誤り″
になるとき“誤り″になる。 ｔｆＬ９勤レベル： ＰＡＭＬと名付けられているこ
の信号は、データ制御レベルＤＣＩ Ｌどｌ） Ｃ２Ｌ
がバイＪす２に等しいとぎ、データ転送ラインＤＴＸＬ
上の７４−マット情報に応答しＣ′″正しい″になる。 紙移動信ＭＰＡＭＬは、決められた紙の前進が完了Ｊる
まで正しい″を維持する。 Ｐ Ａ Ｍ Ｌ ４Ｊ、 ｒノＣ３Ｌ＃誤りのとき、パ
ルス（Ｐ ＣＴＰ）の立下がりエツジでのみステー１へ
を変える。 サブスキャン（ＰＣ８Ｌ）の間に信号ＤＣＩＬとＤＣ２
Ｌがバイナリ２に等しい場合、（：１号ＰＡＭＬはＰＣ
８Ｌが誤りになるまでステートを変えないであろう。プ
リンタがスペース抑制コード（〕〕Ａ−マットーＯを受
取った場合、ＰＲｌＬとＰＲ２Ｌがステートを変化しな
い限り、１ライン進む間にＰＡ〜１Ｌレベルを発するで
あろう１．その場合表３１のように、プリンタは、その
プリンタが゛準備未了″ステートに変わる前にインター
フェイス上の１つのＰＣＴＰクロック周期の最小持続時
間にＲＡＭＬレベルを発するであろう。 ＰＡＭＬラインが“正しい”であるときはいつでも、プ
リンタへ次のいかなるコマンドを発する前に、Ｐ Ａ
Ｍ Ｌを正しいにさせる動作をそのプリンタが完了する
まで、制御装置２２０は待たなければならない。ａｌつ
になる信号Ｐ Ａ Ｍ Ｌは、動作が完了したことを承
り。 ページ終了レベル： 、この信号はＥＤＰＬと名付けら
れてｊ５す、このレベルは正しい″とき、シングル・ス
ペースまたはダブル・スペースのモード（ＤＴＸＬがバ
イナリ１４またはバイナリ１５に等しい）で紙を進める
！１８に、゛ベージ終了°。 が感知されたことを示す。信号ＥＤＰＬは、紙移動情報
が次のラインのために伝送されるどき（ＤＴ Ｘ Ｌ
＝ ０のときを除り）リセットされる。ＥＤｐ Ｌ ＋
＝号はプリンタ・コラム・ターｔミング・パルスｒ）
ＣＴ Ｐと同期されていない。 プリン１〜・ザ１′クル： キャラクタのプリンティン
グは、プリントされるべきメツセージをスキ１７ニング
することと、それをＴ Ｉ Ｂ ｉ−レイン・イメージ
・バッファと比較することにより制御される。７″リン
１−・バッファ中のキ１シラクタ位置は、１−レインプ
リンタ中のハン７位置と対応する。トレイン・イメージ
・バッノｙ（ＴＩＢ）のアドレスは、ハンマに配置さ′
れたキャラクタに対応する。 トレイン・イン；−シン・バッファ（Ｔ Ｉ Ｂ ＞中
の８ピツ１〜・エン［・りがプリント・バッファ中の８
ピツ１〜・コードにパ等しい”とぎ、゛セット”レベル
信号はプリンタへ送られて、ぞの特定のハンマがプリン
タの次のプリント・サイクルで起動させられる。 トレーｒン・−ｒメージ・バッファ（ＴＩＢ＞中へのポ
インタ（アキゴム１ノータ２１２とレジスタ２３０）は
、トレイン・キャラクタの動きと同期を保っている。プ
リン′１−・スキャンの間、プリンミルメツセージはス
キ１７ンされで、トレイン・イメージ・バラフン７のア
ドレスはキｔ１ラククハンマ位置と対応するように変化
させられる。 第５ＤＵＡでは、レジスタ２３０と実行されたコラムロ
ジック２１４とに＋！［１５！ｕＬ、て働くアキュムレ
ータ２１２が示されている。アキュムレータ２１２は、
レジスタ２３０とともに第５Ａ図と第５Ｄ図で前述され
たボーｆンタとして働く要素である。 表１８はアキュムレータ２１２に６ける利用を示しＣい
る。 データ・リンク処理装置のための比較ロジック肚、１Ｌ
： ８８５Ａ図を参照して、比較ロジック回路は、比較ロジ
ック２２６の使用（ソースＡと８がらの信号受取りのよ
うな）をラッチ回路２１２およびマルチプレクサ８３．
．１．！：結台する。ｋ４５し図は、［略的に、比較ロ
ジック回路関係を示している。 比較ロジックは、２つの４ビン１〜・コンパレータ・ブ
ーツブＦ１と６１がらなっ（いる。これらのチップは、
ソースＡとソースＢに名ＮＪ’ Ｇ〕られた２つの８ヒ
ツト・ソース間の比較を行なうためにタンデム様式に配
置されている。 ソースΔは、２つの４ピント・カウンタ・チップＤ１と
Ｅｌからなる８ビットの比較ラッチ（２１５）のための
比較ロジックである。ソースＢは、２つのクワッド（Ｑ
υａｄ＞２−１ンル１プレクサ（８３，）チップＤ。と
Ｅ。の８ビｙト出力Ｃある。 マルチプレクサ・チップＤ。どＥｏへの１６ごット入力
は、ＲＡ Ｍ ２２からのＲＡＭバッファ出力からくる
。これらの１６ビツトは、゛上部゛′と″′下部”の８
ピント部分に分ｉ！ｉ′ｌＪされる。マルチプレクサ・
チップ（ＤｏどＥｏ）（８３Ｍ）へのＳＬ大入力結合さ
れており、“上部”または゛下部”のいずれの８ピント
部分が選択されるかを制御覆るために用いられる。ＳＬ
大入力、マイクロコード信号である５ＥＬＴＨＢＨ（高
い信号−′下半分″）に接続されている。 比較ラッチ・レジスタＤ、とＥ、のためのチップは、低
い活性の用ＩＬＡＴＰＲＤＡＴ（比較レジスタをプリン
トされたデータでロード′ｔ！Ｊ二）に接続されている
ＬＤ／（ロード／）入力を右している。用語Ｌ Ａ Ｔ
Ｐ ＲＤ Ａ Ｔは発生させられたマイクロコードで
ある。マルチプレクサ・チップ（Ｄｏ、Ｅｏ）からのデ
ータは、用ｎＬＡＴＰＲＤＡＴが゛低い”とき、８０
Ｌ Ｋ／３の立下がりエツジで比較レジスタ（Ｄ＋
、Ｅ＋）上にロードされる。 比較レジスタ（Ｄｌ 、Ｅｌ）からのデータ・ｂフォー
マット制御へのデータ経路を形成する。 比較ロジック（Ｆ＋、Ｇ、）の出力は用語ＴＩＢ＝ＰＩ
Ｂであり、その信号は８−１マルチブレクザ・チップＰ
４へ供給される。 マイク［］ ｍｌ−ドは、（、の゛ンイクロコードの出
ツノ＃ Ｂ ＲＡ Ｎ Ｃｌ−１５と＃ Ｂ ｒ＜ Ａ
Ｎ ＣＨ２を生じることにより用語ＡＯをざ［生さぜ
るｌこめに、用語’Ｉ−ＴＢ ＝ ｌ’ Ｉ Ｂを用い
ることができる。用語＃ＢＲＡＮＣＨ５は、イエ号ＡＯ
にｒｌＰ＝ＰＩＢのステートを反映させる８−１マルヂ
ブレクサ・チップＰ４を能動化させるラインＳ Ｅ Ｌ
２ ／’を効果的に゛低い″にづ′る。この信号ＡＯ
はＰＲＯＭ１３とスタック・レジスタ１１に接続するア
ドレス・ライン発生２２１．として第５Ａ図に示されて
いる。 ライン変更ロジック回路： 第５Ｍ図に示されたライン
変更ロジックに関して、この回路は第５Ａ図に見られる
ように、ディストリビューション・カード２００．＜（
その背面を介して）とトレイン・プリンタ・データ・リ
ンク処理装置間のデータ流れの方向を制御する。 （ａ） １つの流れ方向において、ドライバ２２８はＤ
ＢＵＳからデータを取り、それを背面コネクタ３．８を
通してディストリビューション制御カード２０Ｊへ供給
する。 （ｂ） ライン変更ロジックによって向ぎが変えられ
たもう１つのライン方向において、レシーバ１１０はデ
ィストリビューション・カードからデータを受取り、そ
れをＤＢＵＳ上へ供給し、垂直パリアイ・チェック発生
器２１７と、水平パリティ・ワード発生器２１８と、Ｏ
Ｐデコーダ８３，１と、ライン１００でＲＡＭ２２へい
＜ Ｉ ＮＲＡＭ母線へ伝送する。 方向（ａ ）において、データ・マルチプレクサ２２４
は、背面２ｏｏａを介してディストリビューシコン制胛
をカード２００パヘデータを運ぶために、ドライバ２２
８ｔ＼供給するＴＢＵＳＩＩｎへデータを与える。 しかし方向（１））において、マルチプレクサ２２４は
゛連断′することができ、ディストリビューション制御
カードはデータをレシーバ１１０１＼仏送し、モのレシ
ーバはデータを１〜レイン・プリン、り・データ・リン
ク処理装置のＤＢＵＳへ供給し、そこではデータか第５
Ａ図の要素２１７，２１８．３８ａよび２２へ運ばれる
。 したがって、第５ Ｍ図、に示されたライン変更ロジッ
クは次のデータ流れを制御づる。 ＜ａ＞ テイストリビューシ゛Ｊン制Ｍ （ＤＣ＞２
０ｏｊカー１−からデータ・リンク処理装置へ。 （ｂ） トレイン・プリンタ・データ・リンク処理％’
４’ｌｌから（マルチプレクサ２２４を介して）ドライ
バ２２８へ、そこからディス１〜リビユージヨン制御カ
ード２０ｏａへ。 第５１Ｖ１図を参照して、ライン変更ロジックはｔく不
に述べられる６つの人力信号を有するＰＲＯＭ３０２を
橘成しでいる。 （１） ＯＦ Ｆ Ｌ Ｉ Ｎ Ｅ ／ ： この
信号は、低いとさ、メインテナンスとチェック・アラ１
〜の目的のためにＤＬＰが″［］−カル°′モードにあ
ることを表ねり−０ （２） ＬＯＣＡＬ／： この信号は、低いとき、
メインテナンス・カードがトレイン・プリンタＤＬＰに
対するアクセスを有していることを示す。 （３） ＴＯ３Ｆ： これはＩ１０送出フリップ７
０ツブからＰＤＢ８０への信号である。 （４） Ｃ０ＮＥＣＴ／： この信号は、“低い″
とき、ＤＬＰがディストリビューシコン・カード２０ｏ
ｄを介して上位主システムへ接続されていることを示す
。 （５） ＳＷ１／： メインテナンス・カードから
のスイッチ信号。 （６） ＰＥＲＦ／： この信号はＣＦ Ｅカード
１０ｃ上のパリティ・エラー・フリップ７０ツブからの
もので、トレイン・プリンタへの信号を殺すために用い
られる。 ＰＲＯＭ３０２の４つの出力は、ペックスレジスタ３０
４へ供給される。その出力の２つは、次のような出力を
有するトリステート・バッファ３０６へ供給される。 （ａ） ＬＣＶ／、 ’：の゛受取り″信号は、゛
低い”とき、ディストリごューション・カード２０ｏＡ
からデータを受取るためにレシーバ１１０（ＤＡＴＡｎ
ｒ＋ライン）を″°オン″する。 （ｂ ） Ｓ ＩＭＲＣＶ／： ＰＤＢ８０中のラ
イン変更ロジックによつ−Ｃ発生させられるこの信号は
、レシーバ１１０へのＤ Ａ ’ｒ Ａ ｎラインをシ
ミュレートするためのメインテナンス・テスティングの
間に用いられる。 ペックスレジスタ３０４は次に定義される２つの出力（
Ｃ）とく（１）を有している。 （Ｃ）ＸＭＩ’Ｔ／： この“伝送°′１３号は、゛
低い′とぎ、ＩＣＣ１０リビューシコン・カード２０ｏ
＝４・＼グ゛−タを送るためにドラーｆバ２２８を能動
化す、う。 （ｄ ＞ ＬＯＧＤ Ｉｓ／： これは、メインテ
ナンス・カードｌ＼のデータ・ン：ミュレ−１−（ＤＸ
ｉ Ｍ ｘｎ ）ラインを活性化さばる゛ローカル・デ
ィスプレイ″（へ号である。 したがって、４つの出力（ａ）、（ｂ）、（ｃ）および
＜ｄ ）は次のような人カスチー１〜に依存するであろ
う。 １． ＸＭＩＴ／は、次のすべての条件が満たされた
とき低い。 ｒｉ、 Ｃ０ＮＥＣＴ、／が低い、。 ｂ、 ＳＷ１／が高い。 Ｌ： 、 Ｔ Ｏ３Ｆが高い、 （１，ＰＥＲＦ／が高い。 Ｄ、 ０ＦＦＬＩＮＥ／が高い。 ２、 ＲＥＣＶ／は、次のすべての条件が満たされた
とぎ低い。 ａ、 Ｃ０ＮＥＣＴ／が低い。 ｂ、 ＳＷ１／が高い。 Ｃ，ｌ０３Ｆが低い。 ｄ、 ＰＥＲＦ／が高い。 ｅ、 ＯＦ Ｆ Ｌ Ｉ Ｎ Ｅ 、／が高い。 ３、 ＬＯＣＤＩＳ／は、次の条件の１つが満たされ
たとき低い。 ａ、 次の条件のすべてが満たされる。 １ ） Ｓ Ｗ １ ｙ’が高い。 ２） ｌ０３Ｆが高い。 ３） ０ＦＦＬＩＮＥ／が低い。 ４） ＬＯＣＡＬ７／が低い。 ｂ、 次の条件のすべてが満たされる。 １） ＳＷＩ／が高い、。 ２ ） ＯＦ Ｆ Ｌ Ｉ凶Ｅ 、／か高い。 ３） ＬＯＣＡＬ／が低い。 ４、 ＳＩＭＲＣＶ／は、次の条件の１つが満たさｈ
だとき低い。 ａ、 次の条件のすべてが満たされる。 １） ＳＷｌ、／が高い。 ２） ｌ０８Ｆが低い。 ３） ０ＦＦＬＩＮＥ／が低い。 ４） ＬＯＣＡＬ／が低い。 ｂ、 ＳＷＩ／が低い。 第５Ｍ−１図には、第５Ｍ図のロジック手段３０２．３
０４が２つの異な〕だ母線接続システムを制御Ｊ６２１
流れ制御シス１ムに関係する主要な要素のブロック図が
見られる。 第５Ｍ−１図で、ＤＲ母線はディストリビューション・
カード２０ｏａをレシーバ１１０とドライバ２２８へ接
続する。“両方向母１！ｆＡＤ Ｒは、第ｂＩＶＩ−１
図でく図解ど簡明の都合で）２つの部分を有ｒＪ◇よう
に見られる単一の母線である。 レシーバ１１０どドライ゛バ２２８への制ｔＩＩ信号Ｒ
ＣＶ／とＸＭＩ丁／は、（７ｊｉ５ Ａ図に示すレテい
るように）Ｄｆｆｌ線を介して、ＲＡ〜１バッファ２２
へまたはＲＡ ＩＶＩハッノア２２からのいずれかのデ
ータの流れ方向をυく定する。 同様に、メインテナンス・モードが１１位」ンビュータ
］０によって始動さゼられたどさ、メインテナンス・デ
ス１〜回銘カード２０ｏ１．．は、背面を通し一〇レシ
ーバｌｌ０Ｍとドライバ２２８ ＋１へ第５Ｍ−１図の
゛″両方向″母線ＭＤＲで接続される。 メインテナンス・［−ド条件で、第５Ｍ図の流れ制御ｒ
ｊ シｙ ’） ３０２ 、３０４ ハ、両７ｊ 向ｆ
ｕ線ＭＤＲ上で動作可ｎｉな流れ方向を決めるためにレ
シーバｌ ００ ｍとドライバ２２８Ｍを制御りるため
に、Ｓ Ｉ Ｍ ＲＣＶ ／ トＬ ＯＣＤ Ｉ Ｓ
／” Ｍ 号ヲＩＩＩ イ、その両ブＪ向母１１＝八・
ＩＤ１（は、テスト・デ゛−夕がＲＡ Ｍ２２へまたは
ＲＡＭ２２からのいずれかに流れるかを決定するであろ
う。 ここで述べられた好ましい実施例は単に説明にすぎず、
それらは添付きれた特許請求の範囲に示されたＪ：うな
発明の精神から離れることなく、慴成や配置、さらに使
夙において種々の修正や変更が可能であることが理解さ
れるであろう。
第１図は、上位主システムおよびトレイン・プリンタと
名伺けられた周辺端末装置に対するデータ・リンク処Ｆ
Ｉ！装置の関係を示す全体システム図である。 第２図は、複数のデータ・リンク処理装置を収納して支
える複数の典型的なベース・モジュールのブロック図で
ある。 第３図は、データ・リンク処理装置を形成するプリント
δれた回路カードの概略図である。 第４Ａ図はデータ・リンク処理装置の共通フロント・エ
ンド（ＣＦＥ）の回路図で、第４Ｂ図は共通フロント・
エンド・クリア回路であり、第４Ｃ図はＣＦＥのための
タロツク制御回路を示し、第４Ｄ図は共通フロント・エ
ンドの接続ロジック回路を示し、第４Ｅ図はあるクロッ
ク周期の間にデータ転送がどのように実行されるかを示
寸タイミング図である。 第５Ａ図はトレイン・プリンタ周辺装置を制御するため
に用いられるデータ・リンク処理装置全体に関づる回路
ブロック図であり、第５Ｂ図はＲＡ〜１バッファ・メモ
リ・ストレージの概略図であり、第５Ｃ図はプリント・
イメージ・バッフγＪ３よびトレイン・イメージ・バッ
ファど名イ」けられたメモリの部分を示しており、第５
Ｄ図ＩＪ、 ８１１ｉ型的’；Ｋ １ 、１０ ＯＬ
Ｐ Ｍ トレイン・プリンタのためのタイミングと信号
の図であり、ｉ５Ｅ図はトレイン・プリンタ・データ・
リンク処理装置の基本的樋能に関する単純化された基本
的タイミンク図であり、第５Ｆ図はトレイン・イメージ
・バッファ・メモリ領域の使用を示すフロー・チャー１
−であり、第５Ｇ図は実行されたコラム・レジスタの概
略図であり、第５Ｈ図はデータ母線キレラクタがどのよ
うにしてエラー・チェックされるかを示すブロック図で
あり、第５Ｉ図は垂直パリティ発生チェック回路の図で
あり、第５Ｊ図は区切り記号検知回路を示し、第５に図
は停止ビット発生鼎回路のブロック図であり、第５Ｌ図
は比較ロジック回路の簡略化されたブロック図であり、
第５Ｍ図はライン変更ロジック回路の図であり、第５Ｍ
−１図は、流れ方向制御手段が周辺制御装置と＜ａ ）
上位コンピュータまたは（ｂ）メインテナンス・デス１
〜回路間の通信において、いかにして２つの両方向母線
を制御するかを示すブロック図である。 図において、１０は上位コンピュータ・システム、１０
．は上位従属ボート、１５．はメツセージ・レベル・イ
ンターフｌイス、２０＋ｏ、２０＋、はデータ・リンク
処理装置、２０＋ａ、２０゜ｄはディストリビューショ
ン制御カード、２０゜、はトレイン・プリンタ・データ
・リンク処理装置、５０Ｐはトレイン・プリンタ、１０
１は母線、２０ｏ、２０＋はベース・モジュール、２０
ｏｏはコンソール・データ・リンク処１１装置、５０Ｃ
はコンソール・ユニツ１〜，２００＋、２０゜２はデー
タ・リンク処１！！装置、２０ ｏ、、 ２０１Ｍは
メインテナンス・カード、１０ゎは共通−／ Ｌｌン［
・・エンド・）Ｊ−ド、１０は背面コネクタ、８０−、
８０ａ＋ 。 ８０ｉ＋、 ８０ｂ＋ 、 ８ Ｃ）ｒ 、 ８０ｃ
＋ Ｉ、Ｘｆｌ’ＪＩＪｆＪ、−’Ｉレジスタ８０は周
）す従属ボード、８山は前面」ネクク、８２．８３はジ
レンパ・ビンを示す。 （ほか２名） 図面の浄魯（内容に変更なし） 〃４，３ ＤＬＰモジューノし・アセンブリ ■ ８験 ＪＩＪＩＪＩ α〃ｇユ」−ト」］−「 つ、：ｆ パリティ １つ−−□−ｊ□−一一［１−１
’ｌや１．□〜 Ｊ−ｄ−隅 う−Ｊ＋。 ｆ／ジＩ エ、−。１．ｏ５ヮヮイヨ、ゲｆ、ｐ７．、
、：しｙ−ｉ−才〕うイ〕動・咋虻めつづロツタ図Ｋ
ＥＹ−巨汀η耶Ｖ旧２し田 下阜竹１１？ＡＭ に倉・ロス７］ ＲＡｌ’ｌ ＡＣ１８−Ｏ ｆｔ４．々ｑ ノ七つ矛１用 ＫＥ璽区刀ｉ刀 〃４．況７ ０−ドτ工６つローチャート ｆ直パリティ介生／子工゛リク 匡切つ記号検迎 手 続 補 正 書く方式） 昭和５８年１１月 １Ｆ 特許庁長官殿 １、事件の表示 昭和５８年特ｆＦ願第 １４２３８５ 号２、発明の
名称 データ流れ制御システム ３、補正をする者 事件との関係 特許出願人 １−Ｂ 所 アメリカ合衆国、ミシガン州、デトロ
イトバロース・ブレイス （番地なし） 名 称 パロース・コーポレーション代表者 ウＡ
ルター・ジエイ・ウィリアムス４、代理人 住 所 大阪市北区天神橋２丁目３番９号 八千代第一
ビル電話 大阪（０６）３５１−６２３９ （代）氏名
弁理士（６４７４）深見久部 ５、補正命令の日付 自発補正 ６、補正の対象 １ 図面 ７、補正の内容 ｐ墨で描いた図面を別紙のとＪ３り捕充致します。 なお、内容についての、変更はありません。 以上
名伺けられた周辺端末装置に対するデータ・リンク処Ｆ
Ｉ！装置の関係を示す全体システム図である。 第２図は、複数のデータ・リンク処理装置を収納して支
える複数の典型的なベース・モジュールのブロック図で
ある。 第３図は、データ・リンク処理装置を形成するプリント
δれた回路カードの概略図である。 第４Ａ図はデータ・リンク処理装置の共通フロント・エ
ンド（ＣＦＥ）の回路図で、第４Ｂ図は共通フロント・
エンド・クリア回路であり、第４Ｃ図はＣＦＥのための
タロツク制御回路を示し、第４Ｄ図は共通フロント・エ
ンドの接続ロジック回路を示し、第４Ｅ図はあるクロッ
ク周期の間にデータ転送がどのように実行されるかを示
寸タイミング図である。 第５Ａ図はトレイン・プリンタ周辺装置を制御するため
に用いられるデータ・リンク処理装置全体に関づる回路
ブロック図であり、第５Ｂ図はＲＡ〜１バッファ・メモ
リ・ストレージの概略図であり、第５Ｃ図はプリント・
イメージ・バッフγＪ３よびトレイン・イメージ・バッ
ファど名イ」けられたメモリの部分を示しており、第５
Ｄ図ＩＪ、 ８１１ｉ型的’；Ｋ １ 、１０ ＯＬ
Ｐ Ｍ トレイン・プリンタのためのタイミングと信号
の図であり、ｉ５Ｅ図はトレイン・プリンタ・データ・
リンク処理装置の基本的樋能に関する単純化された基本
的タイミンク図であり、第５Ｆ図はトレイン・イメージ
・バッファ・メモリ領域の使用を示すフロー・チャー１
−であり、第５Ｇ図は実行されたコラム・レジスタの概
略図であり、第５Ｈ図はデータ母線キレラクタがどのよ
うにしてエラー・チェックされるかを示すブロック図で
あり、第５Ｉ図は垂直パリティ発生チェック回路の図で
あり、第５Ｊ図は区切り記号検知回路を示し、第５に図
は停止ビット発生鼎回路のブロック図であり、第５Ｌ図
は比較ロジック回路の簡略化されたブロック図であり、
第５Ｍ図はライン変更ロジック回路の図であり、第５Ｍ
−１図は、流れ方向制御手段が周辺制御装置と＜ａ ）
上位コンピュータまたは（ｂ）メインテナンス・デス１
〜回路間の通信において、いかにして２つの両方向母線
を制御するかを示すブロック図である。 図において、１０は上位コンピュータ・システム、１０
．は上位従属ボート、１５．はメツセージ・レベル・イ
ンターフｌイス、２０＋ｏ、２０＋、はデータ・リンク
処理装置、２０＋ａ、２０゜ｄはディストリビューショ
ン制御カード、２０゜、はトレイン・プリンタ・データ
・リンク処理装置、５０Ｐはトレイン・プリンタ、１０
１は母線、２０ｏ、２０＋はベース・モジュール、２０
ｏｏはコンソール・データ・リンク処１１装置、５０Ｃ
はコンソール・ユニツ１〜，２００＋、２０゜２はデー
タ・リンク処１！！装置、２０ ｏ、、 ２０１Ｍは
メインテナンス・カード、１０ゎは共通−／ Ｌｌン［
・・エンド・）Ｊ−ド、１０は背面コネクタ、８０−、
８０ａ＋ 。 ８０ｉ＋、 ８０ｂ＋ 、 ８ Ｃ）ｒ 、 ８０ｃ
＋ Ｉ、Ｘｆｌ’ＪＩＪｆＪ、−’Ｉレジスタ８０は周
）す従属ボード、８山は前面」ネクク、８２．８３はジ
レンパ・ビンを示す。 （ほか２名） 図面の浄魯（内容に変更なし） 〃４，３ ＤＬＰモジューノし・アセンブリ ■ ８験 ＪＩＪＩＪＩ α〃ｇユ」−ト」］−「 つ、：ｆ パリティ １つ−−□−ｊ□−一一［１−１
’ｌや１．□〜 Ｊ−ｄ−隅 う−Ｊ＋。 ｆ／ジＩ エ、−。１．ｏ５ヮヮイヨ、ゲｆ、ｐ７．、
、：しｙ−ｉ−才〕うイ〕動・咋虻めつづロツタ図Ｋ
ＥＹ−巨汀η耶Ｖ旧２し田 下阜竹１１？ＡＭ に倉・ロス７］ ＲＡｌ’ｌ ＡＣ１８−Ｏ ｆｔ４．々ｑ ノ七つ矛１用 ＫＥ璽区刀ｉ刀 〃４．況７ ０−ドτ工６つローチャート ｆ直パリティ介生／子工゛リク 匡切つ記号検迎 手 続 補 正 書く方式） 昭和５８年１１月 １Ｆ 特許庁長官殿 １、事件の表示 昭和５８年特ｆＦ願第 １４２３８５ 号２、発明の
名称 データ流れ制御システム ３、補正をする者 事件との関係 特許出願人 １−Ｂ 所 アメリカ合衆国、ミシガン州、デトロ
イトバロース・ブレイス （番地なし） 名 称 パロース・コーポレーション代表者 ウＡ
ルター・ジエイ・ウィリアムス４、代理人 住 所 大阪市北区天神橋２丁目３番９号 八千代第一
ビル電話 大阪（０６）３５１−６２３９ （代）氏名
弁理士（６４７４）深見久部 ５、補正命令の日付 自発補正 ６、補正の対象 １ 図面 ７、補正の内容 ｐ墨で描いた図面を別紙のとＪ３り捕充致します。 なお、内容についての、変更はありません。 以上
Claims (1)
- 【特許請求の範囲】 （１） 上位主コンピユータが、ベース・モジュールに
収納された複数の周辺制御装置を有するＩ１０サブシス
テムを介してトレイン・プリンタ周辺装置と通信を行な
うネットワークにおいて、前記ベース・モジュールが複
数の周辺制御装置を保持するカードのスライドイン接続
のための背面接続手段とメインテナンス・カードのチェ
ック手段と前面接続手段とを有し、前記周辺制御装置の
各々が前記前面接続手段によってリンクされた共通フロ
ン［−・エンド回路カードと周辺従属ボード・カードか
らなり、それらの組合せが以下のものを含むことを特徴
とするデータ流れ制御システム。 （ａ ”） 前記ベース・モジュールの前記背面接続
手段へ接続されたディストリビューション制御回路カー
ド。前記ディストリビューション制御回路カードは次の
ものを含む。 （ａｌ） 前記上位主コンピユータへの母線接続手段 （ａ２） 前記上位主コンピユータを選択された周辺制
御装置に接続または分離するために、前記上位主コンピ
ユータまたは前記周辺制御装置の１つに反応するロジッ
ク手段。 （ｂ） 前記背面接続手段に接続されたトレインプリ
ンタ周辺制御装置で、それは前記トレインプリンタ周辺
装置へプリント制御信号を供給し、前記トレイン・プリ
ンタ周辺制御装置は次のものを含む （ｂｌ） 前記周辺制御装置と前記上位主コンピユータ
の間、または前記周辺制御装置と前記メインテナンス・
カード手段の間のデータ流れを１１シ動化するための手
段で、前記能動化手段が前記周辺制御装置によって始め
られた制御信号に従って流れの方向を選択する。 （ｂ２） 前記背面接続手段を介して、前記メインテナ
ンス・カード手段を前記トレインプリンタ周辺側ｍ装置
中のメモリ・ストレージ手段へ接続するメインテナンス
母線手段。 （ｂ３） 前記ディストリビューション制御回路カード
と、前記トレインプリンタ周辺制御装置中の前記メモリ
・ストレージ手段との間のデータ母線接続手段。 （ｂ４） 転送されるべきデータと、前記トレインプリ
ンタ周辺装置の動作と制御に関するデータをストアする
ためのメモリ・ストレージ手段で、前記メモリ・ストレ
ージ手段は次のものに接続されている。 （＋） データの受取りとデータの出力のための前記
データ母線接続手段。 （ｉｉ） データの受取りとデータの出力のための前
記メインテナンス母線手段。 （２） データ流れを能動化させるための前記手段が以
下のものを含むことを特徴とする特許請求の範囲第１項
記載のデータ流れ制御システム。 （ａ ） 前記データ母線接続手段と前記メインテナ
ンス母線手段へそれぞれ接続された第１と第２のデータ
・ドライバ手段。 （ｂ） 前記データ母線接続手段と前記メインテナン
ス母線手段へそれぞれ接続された第１と第２のレシーバ
回路手段。 前記第１と第２のデータドライバ手段がそれぞれ前記上
位子コンビュＬ夕と前記メインテナンス・カード手段へ
のデータの伝送を能動化させ、かつ前記第１と第２のレ
シーバ回路手段がそれぞれ前記上位主コンピユータと前
記メインテナンス・カード手段からのデータの受取りを
能動化させる。 （３） データ流れの能動化のための前記手段が以下の
ものを含むことを特徴とする特許請求の範囲第２項記載
のデータ流れ制御システム。 ＜ａ ＞ 前記共通フロント・エンド回路カードから
ライン方向ＦＲＯＭ装置への制御信号を接続するための
制御信号接続手段。 （ｂ ） 前記レシーバ回路手段または前記データ・
ドライバ手段のいずれかへ能動化信号を供給するために
、前記制御信号接続手段上の制御信号に反応するライン
方向ＦＲＯＭ装置。 （Ｃ） 前記レシーバ回路手段または前記データ・ド
ライバ手段への伝達のために、前記ライン方向ＦＲＯＭ
装置からの出力信号を受取るために接続された安定化ラ
ッチング手段。 （ｄ ） 前記ライン方向ＦＲＯＭ装置へ条件データ
を供給するだめの前記共通フロント・エンド回路カード
からの制御信号。 （４） 前記共通フロント・エンド回路が以下のものを
含むことを特徴とする特許請求の範囲第３項記載のデー
タ流れ制御システム。 （ａ ） 前記ライン方向ＦＲＯＭ装置へ１１０送出
制御信号を供給するＩ１０送出フリップフロップ。前記
Ｉ１０１０送出制御信感知して処理する手段に反応する
。 （ｂ） 前記トレイン・プリンタ周辺制御装置からの
データ転送を許すかまたは前記トレイン・プリンタ周辺
装置にデータを受取らすことを許す前記１１０送出フリ
ツプ７０ツブを制御するだめの感知して処理する手段。 （５） 条件データを供給するための前記制御信号が以
下のものを含むことを特徴とする特許請求の範囲第３項
記載のデータ流れ制御システム。 （ａ） 前記ディストリビューション制御回路カード
が前記トレイン・プリンタ周辺制御装置のメモリ・スト
レージ手段卜を前記上位主コンピユータへ接続したこと
を示す制御信号。 （１）） パリティ・エラーが生じたときに前記トレ
イン・プリンタ周辺装置へのデータ転送を禁止りるため
のパリティ・エラー制御信号。 く６） 前記１１０送出制御信号が以下のものを含む２
つのレベルを供給することを特徴とする特許請求の範囲
第４項記載のデータ流れ制御システム。 （ａ ”） 前記共通フロントエンド回路から前記上
位生コンピユータへのデータ転送のための伝送動作を能
動化させるための第１のレベル。 （ｂ） 前記上位主コンピユータから前記共通フロン
トエンド回路へのデータ転送のための受取り動作を能動
化させるための第２のレベル。 （７） 条件データを供給するための前記制御信号がさ
らに以下のものを含むことを特徴とする特許請求の範囲
第５項記載のデータ流れ制御システム。 （ａ ） 前記メインテナンス・カードのチェック手
段と前記周辺制御装置間のデータ転送のために、前記周
辺制御装置へメインテナンス母線を接続するためのメイ
ンテナンスモード制御信号。 （ｂ） 前記ライン方向ＰＲＯＭ装置が次のものを含
む。 （ｂｌ） 前記メインテナンス・カード・ヂエツキング
手段からのデータ受取りのために、前記第２のレシーバ
回路手段を能動化させるメインテナンス・カード受取り
出力信号。 （ｂ２） 前記メインテナンス・カード・ヂエッキング
手段へのデ・−夕伝送のために、前記第２のデータドラ
イバ手段を能動化するメインテナンス・カード伝送出力
信号。 （８） 上位主コンピユータが、１つまたはそれ以上の
周辺装置へデータ転送と制御信号を与える１つまたはそ
れ以上の周辺制御装置に接続されているネットワークに
おいて、周辺制御装置中の（く△Ｍメモリ手段と上位主
コンピユータまたはメインテナンスアスト回路カードと
の間のデータ流れを制御するだめのシステムで、前記流
れ制御システムが以下のものを含むことを特徴どするデ
ータ流れ制御システム。 （ａ ） スライドイン・カードを保持して接続する
ためのベース・モジュール装Ｕで、前記スライドイン・
カードが次のものを含む。 （ａｌ）１つの周辺装置へのまたはそこからのデータ転
送を制御するための少なくとも１つの周辺制御装置で、
それは次のものを含む。 （ａｌ−１＞ 前記上位主コンピユータから受取った
データをストアするためのＲＡＭバッファ・メモリ手段
と前記メインデナンステスト回路。 （ａ２） 前記周辺制御装置へ診断テスト信号を供給す
るためと、テスｉ−解析のために前記周辺制御１１装置
から信号を受は戻りだめのメインテナンスデス１−回路
カード。 （ａ３） 次のものを含むディストリビューション制御
回路。 （ａ３−１） 前記上位主コンピユータへの母線接続
手段。 （ａ３−２＞ 前記上位主コンピユータまたは前記周
辺制御装置に反応して、前記上位主コンピユータを前記
周辺制御装置の前記ＲＡＭバッファ・メモリ手段と接続
または分離するためのロジック手段。 （ｂ ） 前記周辺制御装置がさらに次のものを含む
。 （ｂｌ） 前記ディストリごューション制御回路を前記
ＲＡＭバッファ・メモリ手段へ接続する第１の両方向母
線手段。 （ｂ２） 前記メインテナンス・テスト回路を前記ＲＡ
Ｍバッファ・メモリ手段へ接続する第２の両方向母線手
段。 （ｂ３） 前記周辺制御装置によって始められる流れ方
向制御手段で、前記流れ制御手段が次のものを含む。 （ｂ３−１＞ 次の２つの母線上のデータ転送を選択
するために出力側ｇｒＶ信号を与えるロジック手段。 （ｂ３−１ａ＞ 前記第１の母線手段上で、前記上位
コンビュ丁夕から前記ＲＡＭバッファ手段へ、または前
記ＲＡ Ｍバッファ手段から前記上位コンピュータへ。 ・（ｂ３−１ｂ） 前記第２の母線手段上で、前記メ
インテナンステスト・回路から前記ＲＡＭバッファ手段
へ、または前記ＲＡ Ｍバッファ手段から前記メインテ
ナンスデスト回路へ。 （９） 前記流れ方向Ｉ１１１手段が以下のものを含む
ことを特徴とする特許請求の範囲８Ｆ！８項記載のデー
タ流れ制御システム。 （ａ ） 前記ＲＡＭバッファ・メモリへの転意のた
めに、前記ディストリビューション制御回路からで−９
を受取るために、前記第１の両方向母線手段に接続され
ている第１のレシーバ手段。 （ｂ） 前記ＲＡＭバッファ・メｔりから前記ディス
トリビューション制御回路へデータを伝送するために前
記第１の両方向母線手段に接続されている第１のドライ
バ手段。 （Ｃ） 前記第１のレシーバ手段および第１のドライ
バ手段が、前記第１のレシーバ手段と第１のドライバ手
段とを活性化または不活性化する制御信号を受取る前記
ロジック手段に接続されている。 （１０） 前記流れ方向制御手段が以下のものを含むこ
とを特徴とする特許請求の範囲第９項記載のデータ流れ
制御システム。 （ａ ） 前記ＲＡＭバッファ・メモリへの転送のた
めに、前記メインテナンス・テスト・カードからテスト
・データを受取るために前記第２の両方向母線手段に接
続されている第２のレシーバ手段。 （ｂ） 前記ＲＡＭバッファ・メモリから前記メイン
テナンス・テスト回路へテスト・データを伝送するため
に前記第２の両方向母線手段に接続されている第２のド
ライバ手段。 （Ｃ） 前記ロジック手段が前記第２のレシーバ手段
と第２のドライバ手段を活性化または不活性化する出力
制御信号を前記第２のレシーバ手段と第２のドライバ手
段へ供給する。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/405,045 US4415986A (en) | 1980-05-07 | 1982-08-04 | Data flow control system |
| US405045 | 1982-08-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5965336A true JPS5965336A (ja) | 1984-04-13 |
| JPS6143748B2 JPS6143748B2 (ja) | 1986-09-29 |
Family
ID=23602067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58142385A Granted JPS5965336A (ja) | 1982-08-04 | 1983-08-03 | デ−タ流れ制御システム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4415986A (ja) |
| EP (1) | EP0100655B1 (ja) |
| JP (1) | JPS5965336A (ja) |
| CA (1) | CA1193746A (ja) |
| DE (1) | DE3369209D1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4631666A (en) * | 1982-10-25 | 1986-12-23 | Burroughs Corporation | Data transfer network for variable protocol management |
| JPH0618377B2 (ja) * | 1983-09-08 | 1994-03-09 | 株式会社日立製作所 | 伝送系 |
| US4654820A (en) * | 1983-11-30 | 1987-03-31 | At&T Bell Laboratories | Interrupt bus structure |
| US4644472A (en) * | 1984-11-19 | 1987-02-17 | At&T Bell Laboratories | Flow control between a data terminal and a host computer system |
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| JP3121002B2 (ja) * | 1990-07-06 | 2000-12-25 | 株式会社リコー | プリンタシステム、プリンタおよび外部装置 |
| US5727184A (en) * | 1994-06-27 | 1998-03-10 | Cirrus Logic, Inc. | Method and apparatus for interfacing between peripherals of multiple formats and a single system bus |
| US5794014A (en) * | 1994-06-27 | 1998-08-11 | Cirrus Logic, Inc. | Method and apparatus for interfacing between peripherals of multiple formats and a single system bus |
| EP0859323B1 (en) * | 1997-02-14 | 2007-03-21 | Canon Kabushiki Kaisha | Data transmission apparatus, system and method, and image processing apparatus |
| US8810299B2 (en) | 2012-10-09 | 2014-08-19 | Altera Corporation | Signal flow control through clock signal rate adjustments |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4162520A (en) | 1976-09-30 | 1979-07-24 | Burroughs Corporation | Intelligent input-output interface control unit for input-output subsystem |
| GB1574468A (en) | 1976-09-30 | 1980-09-10 | Burroughs Corp | Input-output subsystem in a digital data processing system |
| US4074352A (en) | 1976-09-30 | 1978-02-14 | Burroughs Corporation | Modular block unit for input-output subsystem |
| GB1574469A (en) | 1976-09-30 | 1980-09-10 | Borroughs Corp | Interface system providing interfaces to central processing unit and modular processor-controllers for an input-out-put subsystem |
| US4322792A (en) * | 1979-12-14 | 1982-03-30 | Burroughs Corporation | Common front-end control for a peripheral controller connected to a computer |
| US4313162A (en) * | 1979-12-14 | 1982-01-26 | Burroughs Corporation | I/O Subsystem using data link processors |
| US4280193A (en) * | 1979-12-14 | 1981-07-21 | Burroughs Corporation | Data link processor for magnetic tape data transfer system |
| US4370730A (en) * | 1980-05-07 | 1983-01-25 | Burroughs Corporation | Ram buffer memory circuit system for train printer-data link processor |
| US4357681A (en) * | 1980-05-07 | 1982-11-02 | Burroughs Corporation | Line turn circuit for data link |
| US4371950A (en) * | 1980-06-26 | 1983-02-01 | Burroughs Corporation | Peripheral control interface circuit for train printer-data link processor |
-
1982
- 1982-08-04 US US06/405,045 patent/US4415986A/en not_active Expired - Lifetime
-
1983
- 1983-07-27 CA CA000433388A patent/CA1193746A/en not_active Expired
- 1983-07-28 DE DE8383304370T patent/DE3369209D1/de not_active Expired
- 1983-07-28 EP EP83304370A patent/EP0100655B1/en not_active Expired
- 1983-08-03 JP JP58142385A patent/JPS5965336A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| CA1193746A (en) | 1985-09-17 |
| US4415986A (en) | 1983-11-15 |
| EP0100655A3 (en) | 1984-10-03 |
| JPS6143748B2 (ja) | 1986-09-29 |
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