JPS6143748B2 - - Google Patents
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-
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Description
発明の分野
この開示は周辺制御装置と呼ばれる装置の分野
に関し、特にトレイン・プリンタ機構として知ら
れる周辺装置を働かせるために上位コンピユータ
のＩ／Ｏ制御装置として用いられるデータ・リン
ク処理装置に適用されるものである。 関連する出願や特許の相互参照 ここで、上位主コンピユータと種々の周辺装置
をつなぐ入出力サブシステムの利用を伴なう場合
を参照のために示す。 発明者ダーウエン・クツクとドナルド・ミラー
ズの米国特許第4162520号。この例は、或る周
辺端末装置と上位主システムの間でのデータ転送
を制御し取扱うライン制御処理装置として知られ
る周辺制御装置が記述されている。 発明者ダーウエン・クツクとドナルド・ミラー
ズによる“Ｉ／Ｏサブシステムのためのモジユ
ーラ・ブロツク・ユニツト”の題名の米国特許第
4074352号。この例は、８つの周辺制御装置のグ
ループを収容して維持し、かつそれらを上位主コ
ンピユータシステムにインターフエイスするベー
ス・モジユール・ユニツトを記述している。 発明者ドナルド・ミラーズによる“Ｉ／Ｏサ
ブシステムのためのモジユラ処理制御装置と中央
処理装置にインターフエイスを提供するインター
フエイスシステム”の題名の米国特許第4106092
号。この特許は、複数のベース・モジユールとそ
れらの周辺制御装置と上位主システムの間でデー
タ転送を制御し取締るＩ／Ｏ翻訳機（IOT）と名
付けられた上位主システム内の装置を記述してい
る。 発明者ダーウエン・クツクとドナルド・ミラー
ズによる“デイジタル・データ処理装置システ
ムのための入力／出力サブシステム”の題名の米
国特許第4189769号。この例は、上位主システム
とのデータ通信のためにベース・モジユール中に
組まれた複数の周辺制御装置からなるサブシステ
ムを記述している。その周辺制御装置とベース・
モジユールは、多数の周辺装置と上位主コンピユ
ータ・システムとの間のデータ転送を制御するた
めの入出力サブシステムを形成する。 発明者ケネス・バウンによる“周辺制御装置の
ための共通フロント・エンド制御”の題名の米国
特許第4322792号。 発明者ケネス・バウンとドナルド・ミラーズ
による“データ・リンク処理装置を用いるＩ／Ｏ
サブシステム”の題名の米国特許第4313162号。 上記の公表された特許はこの応用発明の基礎と
背景をなし、この説明の中で参照として取入れら
れている。 発明の概要 データ・リンク処理装置（または、引用された
特許で以前呼ばれていたようなインテリジエント
Ｉ／Ｏインターフエイス制御装置）の基本的機能
は、特定の周辺装置と上位主コンピユータ・シス
テム間のデータ転送のために特定の処理および制
御機能を備えている。 改良された周辺制御装置（データ・リンク処理
装置）の新しい開発がなされてきて、今それは、
１つの特定のタイプの周辺装置のために個々に設
計されて適用される代わりに、改良された能力の
データ・リンク処理装置を形成するために、すべ
てのタイプの周辺処理装置のための或る共通の機
能要素が独立させられた。そのすべてに共通の装
置は共通フロント・エンド（CFE）と名付けら
れており、データ・リンク処理装置の基本的な部
分を形成する。この共通フロント・エンドは、周
辺従属ロジツク・ボード（PDB）（これはデー
タ・リンク処理装置を特定の周辺装置に適合させ
る）とともに用いられるとき、共通Ｉ／Ｏデー
タ・リンク処理装置として知られている。 米国特許第4162520号のライン制御処理装置
（周辺制御装置）は入出力インターフエイス・デ
ータ転送制御装置として述べられている。一般的
全体的動作機能の多くは、主システムからのＩ／
Ｏデイスクリプタのコマンドや主システムへの結
果デイスクリプタの帰還に従うという点において
同じであるが、今の“データ・リンク処理装置”
（DLP）と名付けられている改良された周辺制御
装置は、米国特許第4162520号に述べられた周辺
制御装置のライン制御装置で用いられる複雑な処
理装置ロジツクや多数のマルチプレクサの代り
に、求められる制御機能の使用のためにマイクロ
コード・ワードを備えたPROMを備えている。 上位主システムと関連して働く周辺制御装置
は、制御データと（キヤラクタのプリントトレイ
ンを有する周辺プリンタ機構を介して）プリント
されるべき“プリントデータ”を受取る。その周
辺制御装置（データ・リンク処理装置）はまた上
位主システムへ制御データを返す。上位主システ
ムと周辺制御装置の間のインターフエイスはデイ
ストリビユーシヨン制御カードである。 デイストリビユーシヨン制御カードから周辺制
御装置へまたはその逆のデータ流れの方向を制御
するために、流れの“方向”を制御するライン変
更ロジツク回路が開発された。このロジツク回路
はPROMとヘツクス・レジスタとトリステート・
バツフアからなつている。PROMへの一連の６つ
の入力信号はヘツクス・レジスタへ接続する４つ
の出力ラインを与える。そのレジスタは、２つの
出力制御ラインを出力するトリステート・バツフ
アへの２つのラインと、２つの直接出力制御ライ
ンを与える。それらの出力制御ラインはデイスト
リビユーシヨン制御カードへのまたはそこからの
流れの方向を決定する。さらに、出力制御ライン
は診断目的のためのメインテナンス・カードへの
またはそこからのデータの流れをも決定すること
ができる。 それで、“メインテナンス・モード”の開始に
おいて、メインテナンス・カードは“両方向”の
母線に接続し、その母線では診断テスト・データ
の方向が前記ライン変更ロジツク回路から制御信
号を受取るレシーバとドライバの第２のセツトに
よつて制御される。 システム全体の説明 トレイン・プリンタ・データ・リンク処理装置
（TP−DLP）のようなデータ・リンク処理装置が
働く全体的な状況またはシステムの構成が第１図
に示されている。上位従属ポート１０pを有する
上位コンピユータ・システム１０は、メツセー
ジ・レベル・インターフエイス母線１５iをデイ
ストリビユーシヨン制御カード２０1dを通してデ
ータ・リンク処理装置（DLP）２０10と２０11の
ような特定化された周辺制御装置へ接続する。同
様に、メツセージ・レベル・インターフエイス１
５iは、第１図のトレイン・プリンタDLPのよう
な複数の他のデータ・リンク処理装置を支えるデ
イストリビユーシヨン制御カード（DC）２０0d
に接続している。 トレイン・プリンタ・データ・リンク処理装置
のための特に好ましいシステムの実施例では、
DLP２０03（第１図）が、（ミシガン州デトロイ
ト48232のバロース・コーポレーシヨンによる
1976年著作のバロース・コーポレーシヨン出版様
式1094802で述べられているような）トレイン・
プリンタ機構（周辺装置）へ母線１０１によつて
接続されている。 第２図はもつと一般化された状態を示してお
り、上位コンピユータ１０はメツセージ・レベ
ル・インターフエイス１５iによつて２つのベー
ス・モジユール２００と２０１に接続されてい
る。これらのベース・モジユールの各々はそれぞ
れ２０0dおよび２０1dと名付けられたデイストリ
ビユーシヨン・カード（DC）をそれぞれ有して
いる。 各ベース・モジユールは複数のデータ・リンク
処理装置（周辺制御装置）を支えている。たとえ
ば、ベース・モジユール２００はコンソール・ユ
ニツト５０cを制御するコンソール・データ・リ
ンク処理装置２０00を有することができる。同様
に、データ・リンク処理装置２０01，２０02はそ
れぞれ、カード・プリンタやカード・パンチある
いは他の周辺装置の間の制御やデータの通信転送
を取扱うことができる。各特定のデータ・リンク
処理装置は、特定的に各タイプの周辺装置の要求
に合わせられている。 同様に、ベース・モジユール２０１はそれ自身
のデイストリビユーシヨン・カード（DC）２０1
ｄを有しており、そのデイストリビユーシヨン・
カードは２０10，２０11のようなデータ・リンク
処理装置に接続することができ、そのデータ・リ
ンク処理装置の各々は、特定のタイプの周辺端末
装置のためのデータ転送や制御動作を取扱うよう
特定的に仕立てられている。各ベース・モジユー
ルはそれ自身のメインテナンス・カード・ユニツ
ト（ベース・モジユール２０0nのための２００と
ベース・モジユール２０１のためのメインテナン
ス・カード２０1n）を有していることがわかるで
あろう。メインテナンス・カードは或る与えられ
たベース・モジユールのデータ・リンク処理装置
のために診断動作やメインテナンス動作を行な
う。 米国特許第4106092号と第4162520号で前に述べ
られているように、各ベース・モジユールは一連
の背面コネクタと滑り溝を有しており、それによ
つて、多数のプリントされた回路要素カードがそ
のベース・モジユールの背面で接続されるように
スライドインして挿入可能である。そして、デイ
ストリビユーシヨン・カード２０0dやメインテナ
ンス・カード２０0nさらに周辺制御装置またはそ
の他の機能のカードを構成する他のプリントされ
た回路カードが挿入されてそのベース・モジユー
ルの共通な背面に接続することができる。 第３図はプリントされたスライドイン回路カー
ドによつて特定のデータ・リンク処理装置（周辺
制御装置）が物理的にどのように構成され得るか
を概略図示したものである。そして、共通フロン
ト・エンド・カード１０cがベース・モジユール
の母板に接続するための一連の背面接続１０b
と、前面または前面コネクタ８０a1，８０b1，８
０c1と、関連するその特定のデータ・リンク処理
装置（DLP）の特定のアドレスをセツトするため
に用いられるDLPアドレス・ジヤンパ・ピン８３
とを有していることがわかる。 前記コネクタによつてCFEカード１０cに接続
されているのは周辺従属ボード（PDB）カード８
０である。このカードは対応する共通フロント・
エンド（CFE）カード１０cに接続する前面コネ
クタ８０ａ，８０ｂ，８０ｃを有している。周辺
従属ボード８０はまたトレイン・プリンタ周辺装
置に接続するための前面コネクタ８０ｄを有して
いる。PDBカード８０は識別（ID）のためにジ
ヤンパ・ピン８２を有しており、それによつてそ
のボードのためにエンコードされる識別信号が働
くことができる。 そして、２０03のような特定化されたデータ・
リンク処理装置（周辺制御装置）が２つのスライ
ドイン・カードからなつていることが分り、その
うちの１つである共通フロント・エンド・カード
１０cはあらゆるタイプの周辺制御装置に共通で
あり、他方、周辺従属ボードであるPDBカード８
０は、制御のために必要な回路機能を備え、また
特定のタイプの周辺装置に特に求められる特定化
されたプロトコルを取扱う特定化されたカードで
ある。 米国特許第4162520号と第4106092号で前に述べ
られているように、上位主コンピユータと１つま
たはそれ以上の周辺装置の間で働く入力／出力サ
ブシステムが利用された。その入力／出力サブシ
ステムは多数のベース・モジユールのキヤビネツ
トを使用し、そのキヤビネツトの各々はベース・
モジユールのグループを支えている。それらのベ
ース・モジユールは、いずれかの特定の周辺装置
と上位主システムとの間のデータ転送を制御する
インテリジエント入力／出力処理装置と名付けら
れた８つまでの“ライン制御処理装置”（周辺制
御装置）からなつていた。これらのライン制御処
理装置（LCP）は上位主システムによつて割当て
られた各仕事のための識別コードまたは“デー
タ・リンク”を与えるので、以後の設計において
これらのライン制御処理装置はデータ・リンク処
理装置（DLP）として知られるようになつた。し
たがつて、これ以後はデータ・リンク処理装置の
用語で表わすことにする。 データ・リンク処理のＩ／Ｏサブシステムは
種々の周辺（Ｉ／Ｏ）装置を１または１つ以上の
上位システムとインターフエイスさせる。この構
成によつて、上位主システムの特性に合わせて特
別に仕立てられることなくそのＩ／Ｏサブシステ
ムの保守が行なえるので、そのＩ／Ｏ装置の保守
性が簡単になる。データ・リンク処理装置のサブ
システムは、米国特許第4162520号と第4106092号
で述べられているMLI（メツセージ・レベル・イ
ンターフエイス）の能力を有するいずれかの上位
コンピユータ・システムへの適合性によつて区別
される。 データ・リンク処理装置のＩ／Ｏサブシステム
は全体的に異なつた内部特性を有する上位システ
ムに利用することができ、たとえば同じＩ／Ｏサ
ブシステムがB2900、B3900、B4900やB6900のシ
ステムのような異なつたバロースB900システム
のどのような組合せにも共用され得る。 メツセージ・レベル・インターフエイスは接続
されたライン統制であり、それによつて１つまた
はそれ以上の上位システムがＩ／Ｏサブシステム
と通信する。好ましい実施例の最近の構成では、
上位システムの各々はメツセージ・レベル通信を
行なうために上位従属ポート（HDP）と呼ばれ
る装置を利用する。 データ・リンク処理装置のＩ／Ｏサブシステム
に取付けられてそれとともに動作する周辺装置は
半自動の状況で動作し、すなわち上位システムが
データ・リンク処理装置へＩ／Ｏデイスクリプタ
を送ることにより周辺装置に動作の実行を開始さ
せなければならない。DLPが開始させられた後、
それ（DLP）は上位システムと独立に動作
（OP）を実行する。その動作の結果、そのDLPは
その動作を開始させた上位システムと接続し直し
て、“結果デイスクリプタ”（Ｒ／Ｄ）と呼ばれる
情報を送り返す。この動作の間、そのDLPはデー
タ・リンク処理装置を介してデータを転送するた
めに上位システムと“再接続”することができ
る。 上位システムから分離してＩ／Ｏ転送動作を続
けるDLPの能力は、そのデータ・リンク処理装置
のサブシステム中でＩ／Ｏ転送動作が進行してい
る間に上位システムが他の動作を実行できるよう
にその上位システムを解放する。 上位システムと再接続するための機能を備える
には、その周辺装置を始動させた上位システムと
その始動させられた周辺装置との間に通信経路を
再開するための“リンキング機構”とそのデー
タ・リンク処理装置が含んでいることが必要であ
る。この再接続を行なう論理回路はそのデータ・
リンク処理装置中に含まれている。この代りに、
この接続や再接続を行なう論理回路は、システム
制御装置（SC）またはIOT（前述の米国特許第
で述べられた入出力翻訳装置）のような装置に含
まれていてもよい。DLPのＩ／Ｏサブシステムに
接続されている各々の周辺装置はこのタイプの
“接続・再接続”制御装置の１つを利用する。 上位システムをDLPのＩ／Ｏサブシステムへ接
続するメツセージ・レベル・インターフエイス
は、上位システムと周辺のサブシステムの間のす
べての通信を指揮することができ、接続や再接続
さらに分離などを行なえる。 上位システムとＩ／Ｏサブシステムの間で２つ
のタイプの通信が利用される。これらは制御レベ
ルによつて行なわれる(a)“制御”通信と(b)“デー
タ転送”通信である。どちらのタイプの通信で
も、情報（制御レベルまたはデータのいずれで
も）は上位システムと周辺サブシステムの間で送
られる。 情報が上位主システムからDLPのＩ／Ｏサブシ
ステムへ送られるとき、その動作は“書込”動作
とされる。情報がＩ／Ｏサブシステムから上位主
システムへ送られるとき、その動作は“読取”動
作とされる。たとえば、或る周辺装置がその上位
主システムにまたは他の適当な上位主システムに
再接続されることが必要なとき、その通信はＩ／
Ｏサブシステムで始まり、情報は上位主システム
へ送られ、したがつてこれは“読取”タイプの動
作である。上位システムが周辺装置を始動させる
ときで、その上位システムから通信が出発して情
報がその上位システムから周辺装置へ送られると
き、これは“書込”タイプの動作と呼ばれる。 “入力”タイプのこれらの周辺装置は上位シス
テムのための“読取”データのみを生成するので
ろう。“出力”タイプのこれらの周辺装置は上位
システムからのデータを受取るだけで、すなわち
“書込データ”動作だけである。したがつて、入
力または出力周辺装置は“読取データ”または
“書込データ”動作のいずれかを必要とする。読
取データと書込データは“読取または書込”動作
と同じことではない。なぜならば“読取または書
込”は単にメツセージ・レベル・インターフエイ
スの情報の流れの方向を示すだけであるからであ
る。入力周辺装置によつて行なわれる読取機能
は、まず最初にその周辺装置を始動させるための
“書込”動作を必要とし、データを上位システム
に送る“読取”動作がそれに続く。 米国特許第4074352号で述べられたように、
LCPベース・モジユールは入出力サブシステムの
ための基礎構造ブロツクである。汎用“共通フロ
ント・エンド”カードが各データ・リンク処理装
置（DLP）で用いられる場合、そのサブシステム
は“共通Ｉ／Ｏサブシステム”として設計するこ
とができる。DLPベース・モジユールはDLPを形
成する２枚のスライドイン型カードを接続する背
面からなつている。ベース・モジユールはシステ
ム間の通信のための１ないし６枚のデイストリビ
ユーシヨン・カード（DC）からなつており、特
定の周辺端末装置へのまたはそこからのデータ通
信を取扱う１つないし８つのデータ・リンク処理
装置（DLP）を収納している。各ベース・モジユ
ールはまた１枚のメインテナンス・カード
（MC）や２枚の端末板さらに通常の動作状態で
は必要でないが特別の目的のための付加的なカー
ドのための空間を有している。 各データ・リンク処理装置（DLP）は共通フロ
ント・エンド・カード（CFE）と、周辺従属ボ
ード（PDB）として知られる独立の回路板に配置
された周辺従属ロジツクからなつている。共通フ
ロント・エンド・カードに配置されてPROMと名
付けられている読出専用メモリは、用いられる周
辺装置のタイプにだけ従属する要素であるマイク
ロコード・ワードを含み、他の要素は標準の独立
要素である。共通フロント・エンド・カードと周
辺従属ボードは第３図に見られる３つの50ピン前
面コネクタを介して互いに通信する。 データ・リンク制御装置（第１図の２０03）は
上位主システム１０の上位従属ポート１０pを複
数の周辺装置５３にインターフエイスするのに必
要なハードウエアや電源を含んでいる。そのサブ
システムのハードウエアは第２図の２００のよう
なベース・モジユールからなり、それは次のもの
を含んでいる。 １ 制御コンソール（第２図の５０c）、 ２ メツセージ・レベル・インターフエイス結線
（MLI）１５、 ３ データ・リンク処理装置のためのベース背面
２０0B（第３図）、 ４ キヤビネツト内に適合してそのベース背面に
接続するベース・モジユール、 ５ ８つのデータ・リンク処理装置が各ベース・
モジユールに支えられているような典型的に組
まれたデータ・リンク処理装置（DLP）（第２
図）。 今まで述べた特許に示されているように、ベー
ス・モジユールは、そのベース・モジユールが接
続される得る上位システムの数に依存する１つま
たはそれ以上のデイストリビユーシヨン・カード
（DC）および末端カードとメインテナンス・カー
ド（MC）が取付けられていた。 前に引用した特許で述べられているように、
“ポール・テスト”はDLPサブシステムと通信を
確立するために上位システムとその上位従属ポー
トによつて用いられる手続として定義されてい
る。上位システムは一連の“ポール・テスト”を
実行してデータ・リンク処理装置と接続を開始す
る。この手順の結果は次のようである。 １ 接続は、上位システムから、アドレスされた
データ・リンク処理装置のステータス条件を含
むデータ・リンク処理装置へなされる。 ２ 特定のデータ・リンク処理装置がその特定の
DLPアドレスで“非活性”であるという信号表
示、すなわちそのDLPが物理的に存在していな
い、またはそれはメインテナンス・カードによ
つてラインから分離されてしまつた、または
PROMパリテイ・エラーのために利用すること
ができない。 ３ もう１つのデイストリビユーシヨン・カード
（DC）が特定のベース・モジユールにつなげら
れて活性であるという信号表示、したがつて求
められるDLPへの経路はこのとき利用すること
ができない。 ４ 求められたアドレスが適当なパリテイを持た
なかつたという信号表示。 “ポール・テスト”を始めるために、上位シス
テム１０は接続されるために選択された特定のベ
ース・モジユールにチヤンネル選択を送る。その
チヤンネル選択信号はデイストリビユーシヨン・
カード（DC）へポール・テストのために選択さ
れたという指示を与える。上位システムはデー
タ・ラインＤ−８（MSB：最も重要なビツト）
上のDLPのアドレスをＤ−１（LSB：重要でない
ビツト）を介して送る。 LEM（ライン拡張モジユール）カードが、単
一のMLI１５に１６のDLPを接続できるようにベ
ース・モジユールに接続され得る。BCC（ベー
ス制御カード）がベース・モジユールのために一
致信号を与えるために用いられ得る。 ライン拡張モジユール（LEM）が用いられて
いる場合、その上位システムはデータ・ラインＣ
−８（MSB）に接続している求められるベー
ス・モジユールのアドレスをＣ−１（LSB）を介
してデイストリビユーシヨン・カードへ送る。も
しベース制御カード（BCC）がアドレスされる
べき場合、そのときはビツトＡ−８が用いられ
る。そして、上位従属ポート（HDP）はアドレ
ス選択をそのすべてのベース・モジユールへ送
る。これはチヤンネル選択を受入れるデイストリ
ビユーシヨン・カードにポール・テストを開始さ
せ、他のすべてのデイストリビユーシヨン・カー
ドに上位システム・インターフエイスが使用中で
あることを知らせる。この使用中の表示は、多重
デイストリビユーシヨン・カード・ベース状況で
の接続のためにDLPリクエストを取扱う場合に、
デイストリビユーシヨン・カードの優先性を決定
するために、接続されていないデイストリビユー
シヨン・カードにとつて必要となる。 チヤンネル選択信号とアドレス選択信号によつ
て選択されるデイストリビユーシヨン・カード
（DC）は、その上位システム１０にDLPストロー
ブ信号を送り返すことにより肯定応答する。もう
１つのデイストリビユーシヨン・カードがベー
ス・モジユールの背面に接続されて活性な場合、
またはより高い優先権のデイストリビユーシヨ
ン・カードがポール・テスト接続をとつている場
合、“ポート使用中”の表示がその肯定応答信号
に伴なう。ベース・モジユールが接続可能でアド
レス・パリテイが正しい場合、その上位システム
はその肯定応答信号だけを受取る。そのデイスト
リビユーシヨン・カードはアドレスして、そのア
ドレスされたDLPに接続する。 デイストリビユーシヨン・カードはDLPのアド
レスをデコードして８つのアドレス・ラインの１
つを駆動してその選択されたDLPに接続する。そ
のアドレスラインによつて特定化されたDLPはそ
の正しいアドレスラインにジヤンパされたアドレ
スレシーバを有している。このアドレスを受入れ
るDLPは、その存在を知らせるために、その上位
システムへDLP接続信号（LCPCON）を送り返
す。 “肯定応答”信号を受け、かつポート使用中ま
たはパリテイ・エラー信号の表示がない場合、そ
の上位システムはそのチヤンネル選択信号を落と
す。こうして、すべてのラインが通信のために利
用可能となる。しかし、例外条件が報告された場
合、その主システムはそのDLPから分離されなけ
ればならない。 デイストリビユーシヨン・カードがチヤンネル
選択のないことを検知したとき、それはもう１つ
の肯定応答（ストローブ信号）を送る。アドレス
されたDLPがLCPCONで応答したとき、そのデ
イストリビユーシヨン・カードはこの第２の“肯
定応答”によつてその上位システムへのDLPステ
ータス信号を“能動化”する。その第２の肯定応
答で、DLPと上位システムはデイストリビユーシ
ヨン・カードを介して接続される。選択された
DLPが（オフラインかまたは装着されていないた
めに）応答しなかつた場合、その上位システムは
（肯定応答信号とともに）そのDLPが利用できな
いことを示す“ゼロ”のDLPステータス信号を受
取る。 このときDLPがポール・テストを取扱うことが
できない場合（それが使用中であるため）、その
DLPステータスはこの条件を表示する。この条件
を検知して、“分離する”かまたはポール・リク
エスト変換することによりこの条件に応答するの
が上位システムの機能である。この“ポール・テ
スト”によつて確立された接続は“アドレス選
択”が正しい限り保持される。 ポール・テストと上位システムの接続ルーチン
におけるDLPの参加は最小限である。そのDLPは
その唯一のアドレス・ラインを受取るだけで、肯
定応答においてLCPCONを送り返しステータ
ス・ラインを能動化する。ベース・モジユール中
に装着された多重デイストリビユーシヨン・カー
ドがあるとき、そのベース・モジユールの背面へ
のアクセスは経路選択モジユール（PSM）中の
リクエスト認可された機構によつて達成される。
そのPSMはデイストリビユーシヨン・カードの
優先権決定のためにも備えられている。 ポール・テストからポール・リクエストへの変
換： 上位システム１０がポール・テストを実行して
おり、DLPが前のＩ／Ｏデイスクリプタの理由で
情報交換のために上位システムにアクセスするの
を要求しているという初期DLPステータスを示し
ている場合、その上位システムは次の３つの選択
を有している。 (a) 分離せよ (b) 選択的に１つのDLPをクリアせよ (c) そのDLPを取扱いサービスせよ 選択(c)が選ばれた場合、上位システムは“ポー
ル・リクエスト”に変換する。“ポール・リクエ
スト”は上位システムと通信を確立するためにデ
ータ・リンク処理装置によつて用いられる手続と
して定義される。“ポール・リクエスト”は“ポ
ール・テスト”の逆である。なぜならば、通信の
開始が逆転され、すなわちDLPが送信側で上位シ
ステムがレシーバであり応答者である。 “読取”方向（上位システムの方への情報流
れ）におけるいかなる初期状態でも、デイストリ
ビユーシヨン・カードはDLPデータを上位システ
ムの方へ送る。初期ステータスが“デイスクリプ
タ・リンクを送れ”である場合、このデータはそ
のデイスクリプタ・リンクの最初のワードであり
上位リターン・フイールドを含んでいる。上位シ
ステムはこのフイールドがDLP情報転送を取扱え
ることを確めるためにチエツクしなければならな
い。上位システムがそれを取扱うことができない
場合、DLPはストローブをいずれかの上位システ
ムへ送る前に“分離”しなければならない。 DLP始動接続（ポール・リクエスト）： 上位システムにアクセスが求められて分離が起
こつたとき、DLPは一連の“ポール・リクエス
ト”を始めることによつて接続を再確立する。す
べてのDLPが同時に接続を求めるかもしれないの
で、決定は優先権に基づいてなされる。優先権は
(a)グローバル優先権と(b)ベース・モジユール優先
権の２つのタイプに分けられる。DLPのグローバ
ル優先権はそれがサービスする周辺装置のタイプ
に基づいている。DLPのために６つの標準レベル
のグローバル優先権がある。或る特定のDLPのグ
ローバル優先権は、その周辺装置の上位システム
のアクセス要件たとえば速度や流れモードその他
などに関連して決められる。 付加的で高いレベルのグローバル優先権は緊急
のリクエストを指名するために用いられる。これ
は７に等しいグローバル優先権として指名され
る。緊急リクエストは、エラー解読や作動状態に
おける困難を除くために上位システムへの即時の
アクセスが必要である状態として定義される。グ
ローバル優先権は、各要求しているデイストリビ
ユーシヨン・カードの優先権を決定するために、
上位主システムによつて用いられる。ベース・モ
ジユール優先権はそのベース中の各DLPの優先権
である。ベース・モジユール優先権は、各要求し
ているDLPの優先権を決定するために、デイスト
リビユーシヨン・カードによつて用いられる。 ベース・モジユール優先権はベース・モジユー
ル中で各DLPのDLP番号で決定される。この番号
は各DLPにジヤンパされたDLPアドレスに対応
し、たとえばDLPアドレス７はDLP番号７に等し
く、それは７に等しいベース・モジユール優先権
に等しい。確立された優先権レベルは最も高いベ
ース・モジユール優先権が７で最も低いのが０に
決められている。各優先権番号には各ベース・モ
ジユール中で１つのDLPだけが指定される。した
がつて、ベース・モジユールは最大８つまでの
DLPを含むよう組まれている。 ポール・リクエストを開始するために、DLPは
そのDLPのアドレスに依存してまた対応してその
DLP中の８つのDLPリクエスト・ラインの１つに
ジヤンパされている“リクエスト”レベルを引上
げる。DLPリクエストを検知したときに上位シス
テムがアイドルである場合、デイストリビユーシ
ヨン・カードは割込リクエストを上位システムに
送る。上位システムが“割込リクエスト”を検知
したとき、それは“アクセス認可”をすべてのベ
ース・モジユールへ送り、一連のポール・リクエ
ストを開始する。アクセス認可は、接続されてい
るリクエストを有しているすべてのデイストリビ
ユーシヨン・カードにポール・リクエストを始め
ることを認める。アクセス認可はまた、メツセー
ジ・レベル・インターフエイス（MLI）が使用中
であることをリクエストしていないすべてのデイ
ストリビユーシヨン・カードに知らせる。 接続状態： 接続された状態で、デイストリビユーシヨン・
カード（DC）は上位システムと選択されたデー
タ・リンク処理装置の間の通信経路を提供する。
上位システムとベース・モジユールの間のすべて
の通信は非同期である。これはメツセージ・レベ
ル・インターフエイス上の送出／肯定応答がレベ
ルでなくてむしろパルスであることを必要とす
る。上位システムの送出／肯定応答（AG＋
SIO）とDLPの送出／肯定応答（LCPST／）は
メツセージ・レベル・インターフエイス（MLI）
上のパルスである。 Ｉ／Ｏサブシステムのベース・モジユールは、
ベース・モジユールの背面に接続するスライドイ
ン・カードに装着されているデータ・リンク処理
装置を８つまで支えることができる。各ベース・
モジユールにおいて、装着可能で、データ・リン
ク処理装置と上位主システムとともに働くスライ
ドイン・カードのために設備が備えられている。
これらのカードは以下のように要約することがで
きる。 デイストリビユーシヨン・カード（DC）： デイストリビユーシヨン・カードは或る与えら
れたDLPベース・モジユールと上位システムの間
に電気的機能的インターフエイスを提供する。こ
のカードの回路は１−８のデータ・リンク処理装
置（DLP）のために上位システムとの接続を与え
る。或る与えられたDLPと上位システムの間の接
続を確立するためのルーチンがデイストリビユー
シヨン・カード上に含まれているロジツク回路に
よつて実行される。接続は上位システムまたはデ
ータ・リンク処理装置のいずれからでも始めるこ
とができる。上位システムが接続を始めるとき、
これは“ポール・テスト”と命名され、データ・
リンク処理装置が接続を開始するとき、これは
“ポール・リクエスト”と命名される。 上位システムとベース・モジユールの間のすべ
ての通信は非同期である。デイストリビユーシヨ
ン・カードはこの通信を同期させる。デイストリ
ビユーシヨン・カードは１つまたはそれ以上の上
位システムから１つのベース・モジユールへの転
送経路を６つまで備えている。多重配列が用いら
れている場合、１つのベース・モジユールへの各
独立の経路は独立のデイストリビユーシヨン・カ
ードを必要とし、そしてPSMまたは経路選択モ
ジユールとして知られるカードが必要である。一
度デイストリビユーシヨン・カードが上位システ
ムと選択されたデータ・リンク処理装置の間を接
続したならば、そのデイストリビユーシヨン・カ
ードは“接続”状態をとり、そしてその上位シス
テムとその選択されたデータ・リンク処理装置の
間の通信転送に対して特定的に通過可能となる。 経路選択モジユール（PSM）： 経路選択モジユールはベース・モジユールに挿
入されたカードでそのベース・モジユールが２つ
またはそれ以上のデイストリビユーシヨン・カー
ドを含むとき必要となる。経路選択モジユールは
そのベースの背面へのアクセスを管理し、また
DLPリクエストを選択して経路を定め、さらにす
べてのベース・モジユールのマスタ・クリアを取
扱うとともに選択されたベース・モジユールの選
択的クリアも取扱う。 DCML／TTLコンバータ（バロースの現在のロ
ジツク／トランジスタ型のロジツク・コンバー
タ）： この随意のコンバータ・カードは、データ・リ
ンク処理装置のサブシステムの標準トランジスタ
型ロジツク・フオーマツトとともにバロースの現
在のロジツク・アーキテクチヤを用いている主シ
ステムの上位従属ポート（HDP）をインターフ
エイスするために用いられる。 末端カード： 各DLPベースは標準的に２枚の末端カード
（TC）を必要とする。これらのカードは番号１番
号２と命名され、適当にベース・モジユール背面
のラインををバランスさせてロードするために必
要なトランジスタとキヤパシタを含んでいる。 メインテナンス・カード： 単一の背面が或る与えられたベース・モジユー
ルのデータ・リンク処理装置のすべてに共通に与
えられているので、これによつてDLPメインテナ
ンスの大部分が中心化されることが可能である。
この中心化されたメインテナンス・カードはDLP
ベース・モジユールの一端（デイストリビユーシ
ヨン・カードの位置と反対側）に設置されている
メインテナンス・カード上にある。メインテナン
ス・カードは全ベース・モジユールのためのクロ
ツク発生回路を含み、さらに診断手続のための回
路のような他のメインテナンス回路をも含んでい
る。これらの診断手続は、データ・リンク処理装
置へのクロツクの制御および標準的に期待される
結果と比較するためのデータ・リンク処理装置の
ストレージ・エレメントをアクセスするために周
辺インターフエイスをシミユレートする能力を含
んでいる。 述べたように、全ベース・モジユールのクロツ
ク発生ロジツク回路はメインテナンス・カード上
にある。或る与えられたベース・モジユール中の
各カードはこの信号を受取るので、その自際の信
号分布はそのドライバの要求を二分するために２
つのラインに分割された。実際のクロツクは８メ
ガヘルツで、DLP背面上で50％デユーテイ・サイ
クルの正のパルスである。 データ・リンク処理装置（DLP）： データ・リンク処理装置はそれがサービスする
関連した周辺装置のために制御ロジツクと上位シ
ステムのインターフエイス機能を提供する。周辺
装置を制御するDLPロジツクは装置依存であり、
したがつていくつかのDLPは異なつたハードウエ
アと異なつたマイクロコードまたはそのいずれか
を含んでいる。上位主システムとの通信はデイス
トリビユーシヨン・カードとメツセージ・レベ
ル・インターフエイスを介して行なわれる。上位
システムのアクセスのためのリクエストはデー
タ・リンク処理装置から発生する。DLPは、それ
がサービスしている周辺装置へまたはそこから情
報を転送している間、その上位システムから分離
されている。DLPは（通常10×13インチの）２枚
またはそれ以上のカードからなつている。各カー
ドは、最大で６×16の配列に配置された96個の
TTLチツプを含むことができる。そのカードは
ベース・モジユールの背面中にプラグに差込まれ
る。１つのデータ・リンク処理装置は１つの共通
フロント・エンド・カード（CFE）と１つまた
はそれ以上の周辺従属ボード（PDB）からなつて
いる。そのCFEと第１のPDBはそれぞれ50ピン
を含む３つの前面コネクタによつて互いに接続さ
れている（第３図）。１つのCFEに関して１つ以
上のPDBが求められる場合、その複数のPDBは第
４の50ピンの前面コネクタによつて接続される。
そのCFEは、用いられている特定の周辺従属ボ
ードによつて書取られるマイクロコードをストア
して実行するために必要なロジツクを含んでい
る。ランダム・アクセス・メモリ（RAM）のチ
ツプとプログラム可能の読出専用メモリ
（PROM）のチツプは共通フロント・エンド・カ
ード上にある。或る特定の周辺装置に求められる
ユニークなロジツクはPDB８０上にあり、サービ
スされるその特定のタイプの周辺装置に応じて変
化することができる。一方、CFE１０cはサービ
スされるすべてのタイプの周辺従属ボードと周辺
装置に共通な機能を備えた標準化されたカードで
ある。 DLPの機能は、或る特定の周辺装置をその上位
主システムへインターフエイスすることである。
上位主システムとDLP間に必要な通信は、方法と
内容において標準化される。各DLPは、この標準
の規律を用いてその上位主システムと通信する。
そのDLPは上位システムからその周辺装置の特異
性を覆い隠す。したがつて、これによつてDLPは
上位システムと独立である。データ・リンク処理
装置はその上位システムへのインターフエイスで
受取つた情報に応答してその周辺制御機能を実行
する。 上位システムとのデータ・リンク処理装置の通
信は標準DLP“ステータス”・ステートの利用に
よつて達成される。これらのステータス・ステー
トは（或る与えられた時間単位で）DLPの要求を
その上位システムに示す。一度データ・リンク処
理装置と上位システム間の接続が確立されると、
すべての情報転送はそのDLPの“ステータス”信
号によつて示されるように実行される。したがつ
て、全通信プロセスはそのDLPに合せられて、
“DLPステータス駆動”される。その“ステータ
ス・ステート信号”はすべてのタイプのデータ・
リンク処理装置に共通である。これは米国特許第
4162520号に詳しく述べられている。 すべてのデータ・リンク処理装置はその関連す
るタイプの周辺装置に充分適用可能なサイズのメ
ツセージ・バツフアを含んでいる。DLPと上位シ
ステム間のデータ伝送はこのメツセージ・バツフ
アへまたはそこから行なわれる。これはカード読
取装置やプリンタまたはカードパンチのような固
定された記録長さを有する周辺装置のためにアク
セス・エラーを除去する。テープやデイスクのよ
うな流れモード装置は、可変長さのメツセージ・
バツフアを達成するために、２つまたはそれ以上
のバツフアを含みそれらを利用する。 DLPステータス流れ信号： DLPステータス流れは順序正しいメツセージの
転送が可能なように設計されている。上位システ
ムが“DLPステータス駆動”されているというこ
とが述べられているとき、これはそのDLPがその
ステータス・ステート信号を送ることによつて上
位システムにそのDLPの要素を示すことを意味す
る。一度上位システムが接続されたとき、これら
のステータス・ステートはそのDLPによつて連続
的に伝送される。上位システムは、DLPの“送
出／肯定応答”時に、これらのステータス・ライ
ンを調べる。すべてのDLPは、各DLPが標準化さ
れたルーチンを持つように可能な限り共通性を与
えるよう設計された方法で、この共通信号流れを
実行する。ステータス・ステートは上位システム
専用のために発生させられ、それらは理論上DLP
に用いられることはない。それらはDLPの内部動
作ルーチンを始動させるためにその上位システム
によつて用いられる。したがつて、これによつて
上位システムはDLPの要求をある程度予測するこ
とが可能となる。 データ・リンク処理装置のためのステータス・ス
テート信号： 以前に米国特許第4162520号中で第６Ａ図と表
に関連してコラム７０で述べられたように、
DLPのルーチンを動作させる各条件または状況は
１つのニユーモニツクと１つの“ステータス・ス
テート・カウント数”を有するであろう。上記の
特許の入出力翻訳機（IOT）でなくて、データ・
リンク処理装置と上位従属ポート（HDP）を用
いる本システムにおいて、データ・リンク処理装
置の各ステータス・ステートの説明が一般化され
た意味で次の表Ｏ−SSに概略示されている。ス
テート流れの各々は以前のライン制御処理装置に
示されたステート流れと同じルーチン・パターン
であることがわかるであろう。各タイプのDLPで
は、それがサービスする周辺機器のタイプに応じ
てわずかに意味が変化する。トレイン・プリンタ
DLPに関する特定の表を以下に示す。
に関し、特にトレイン・プリンタ機構として知ら
れる周辺装置を働かせるために上位コンピユータ
のＩ／Ｏ制御装置として用いられるデータ・リン
ク処理装置に適用されるものである。 関連する出願や特許の相互参照 ここで、上位主コンピユータと種々の周辺装置
をつなぐ入出力サブシステムの利用を伴なう場合
を参照のために示す。 発明者ダーウエン・クツクとドナルド・ミラー
ズの米国特許第4162520号。この例は、或る周
辺端末装置と上位主システムの間でのデータ転送
を制御し取扱うライン制御処理装置として知られ
る周辺制御装置が記述されている。 発明者ダーウエン・クツクとドナルド・ミラー
ズによる“Ｉ／Ｏサブシステムのためのモジユ
ーラ・ブロツク・ユニツト”の題名の米国特許第
4074352号。この例は、８つの周辺制御装置のグ
ループを収容して維持し、かつそれらを上位主コ
ンピユータシステムにインターフエイスするベー
ス・モジユール・ユニツトを記述している。 発明者ドナルド・ミラーズによる“Ｉ／Ｏサ
ブシステムのためのモジユラ処理制御装置と中央
処理装置にインターフエイスを提供するインター
フエイスシステム”の題名の米国特許第4106092
号。この特許は、複数のベース・モジユールとそ
れらの周辺制御装置と上位主システムの間でデー
タ転送を制御し取締るＩ／Ｏ翻訳機（IOT）と名
付けられた上位主システム内の装置を記述してい
る。 発明者ダーウエン・クツクとドナルド・ミラー
ズによる“デイジタル・データ処理装置システ
ムのための入力／出力サブシステム”の題名の米
国特許第4189769号。この例は、上位主システム
とのデータ通信のためにベース・モジユール中に
組まれた複数の周辺制御装置からなるサブシステ
ムを記述している。その周辺制御装置とベース・
モジユールは、多数の周辺装置と上位主コンピユ
ータ・システムとの間のデータ転送を制御するた
めの入出力サブシステムを形成する。 発明者ケネス・バウンによる“周辺制御装置の
ための共通フロント・エンド制御”の題名の米国
特許第4322792号。 発明者ケネス・バウンとドナルド・ミラーズ
による“データ・リンク処理装置を用いるＩ／Ｏ
サブシステム”の題名の米国特許第4313162号。 上記の公表された特許はこの応用発明の基礎と
背景をなし、この説明の中で参照として取入れら
れている。 発明の概要 データ・リンク処理装置（または、引用された
特許で以前呼ばれていたようなインテリジエント
Ｉ／Ｏインターフエイス制御装置）の基本的機能
は、特定の周辺装置と上位主コンピユータ・シス
テム間のデータ転送のために特定の処理および制
御機能を備えている。 改良された周辺制御装置（データ・リンク処理
装置）の新しい開発がなされてきて、今それは、
１つの特定のタイプの周辺装置のために個々に設
計されて適用される代わりに、改良された能力の
データ・リンク処理装置を形成するために、すべ
てのタイプの周辺処理装置のための或る共通の機
能要素が独立させられた。そのすべてに共通の装
置は共通フロント・エンド（CFE）と名付けら
れており、データ・リンク処理装置の基本的な部
分を形成する。この共通フロント・エンドは、周
辺従属ロジツク・ボード（PDB）（これはデー
タ・リンク処理装置を特定の周辺装置に適合させ
る）とともに用いられるとき、共通Ｉ／Ｏデー
タ・リンク処理装置として知られている。 米国特許第4162520号のライン制御処理装置
（周辺制御装置）は入出力インターフエイス・デ
ータ転送制御装置として述べられている。一般的
全体的動作機能の多くは、主システムからのＩ／
Ｏデイスクリプタのコマンドや主システムへの結
果デイスクリプタの帰還に従うという点において
同じであるが、今の“データ・リンク処理装置”
（DLP）と名付けられている改良された周辺制御
装置は、米国特許第4162520号に述べられた周辺
制御装置のライン制御装置で用いられる複雑な処
理装置ロジツクや多数のマルチプレクサの代り
に、求められる制御機能の使用のためにマイクロ
コード・ワードを備えたPROMを備えている。 上位主システムと関連して働く周辺制御装置
は、制御データと（キヤラクタのプリントトレイ
ンを有する周辺プリンタ機構を介して）プリント
されるべき“プリントデータ”を受取る。その周
辺制御装置（データ・リンク処理装置）はまた上
位主システムへ制御データを返す。上位主システ
ムと周辺制御装置の間のインターフエイスはデイ
ストリビユーシヨン制御カードである。 デイストリビユーシヨン制御カードから周辺制
御装置へまたはその逆のデータ流れの方向を制御
するために、流れの“方向”を制御するライン変
更ロジツク回路が開発された。このロジツク回路
はPROMとヘツクス・レジスタとトリステート・
バツフアからなつている。PROMへの一連の６つ
の入力信号はヘツクス・レジスタへ接続する４つ
の出力ラインを与える。そのレジスタは、２つの
出力制御ラインを出力するトリステート・バツフ
アへの２つのラインと、２つの直接出力制御ライ
ンを与える。それらの出力制御ラインはデイスト
リビユーシヨン制御カードへのまたはそこからの
流れの方向を決定する。さらに、出力制御ライン
は診断目的のためのメインテナンス・カードへの
またはそこからのデータの流れをも決定すること
ができる。 それで、“メインテナンス・モード”の開始に
おいて、メインテナンス・カードは“両方向”の
母線に接続し、その母線では診断テスト・データ
の方向が前記ライン変更ロジツク回路から制御信
号を受取るレシーバとドライバの第２のセツトに
よつて制御される。 システム全体の説明 トレイン・プリンタ・データ・リンク処理装置
（TP−DLP）のようなデータ・リンク処理装置が
働く全体的な状況またはシステムの構成が第１図
に示されている。上位従属ポート１０pを有する
上位コンピユータ・システム１０は、メツセー
ジ・レベル・インターフエイス母線１５iをデイ
ストリビユーシヨン制御カード２０1dを通してデ
ータ・リンク処理装置（DLP）２０10と２０11の
ような特定化された周辺制御装置へ接続する。同
様に、メツセージ・レベル・インターフエイス１
５iは、第１図のトレイン・プリンタDLPのよう
な複数の他のデータ・リンク処理装置を支えるデ
イストリビユーシヨン制御カード（DC）２０0d
に接続している。 トレイン・プリンタ・データ・リンク処理装置
のための特に好ましいシステムの実施例では、
DLP２０03（第１図）が、（ミシガン州デトロイ
ト48232のバロース・コーポレーシヨンによる
1976年著作のバロース・コーポレーシヨン出版様
式1094802で述べられているような）トレイン・
プリンタ機構（周辺装置）へ母線１０１によつて
接続されている。 第２図はもつと一般化された状態を示してお
り、上位コンピユータ１０はメツセージ・レベ
ル・インターフエイス１５iによつて２つのベー
ス・モジユール２００と２０１に接続されてい
る。これらのベース・モジユールの各々はそれぞ
れ２０0dおよび２０1dと名付けられたデイストリ
ビユーシヨン・カード（DC）をそれぞれ有して
いる。 各ベース・モジユールは複数のデータ・リンク
処理装置（周辺制御装置）を支えている。たとえ
ば、ベース・モジユール２００はコンソール・ユ
ニツト５０cを制御するコンソール・データ・リ
ンク処理装置２０00を有することができる。同様
に、データ・リンク処理装置２０01，２０02はそ
れぞれ、カード・プリンタやカード・パンチある
いは他の周辺装置の間の制御やデータの通信転送
を取扱うことができる。各特定のデータ・リンク
処理装置は、特定的に各タイプの周辺装置の要求
に合わせられている。 同様に、ベース・モジユール２０１はそれ自身
のデイストリビユーシヨン・カード（DC）２０1
ｄを有しており、そのデイストリビユーシヨン・
カードは２０10，２０11のようなデータ・リンク
処理装置に接続することができ、そのデータ・リ
ンク処理装置の各々は、特定のタイプの周辺端末
装置のためのデータ転送や制御動作を取扱うよう
特定的に仕立てられている。各ベース・モジユー
ルはそれ自身のメインテナンス・カード・ユニツ
ト（ベース・モジユール２０0nのための２００と
ベース・モジユール２０１のためのメインテナン
ス・カード２０1n）を有していることがわかるで
あろう。メインテナンス・カードは或る与えられ
たベース・モジユールのデータ・リンク処理装置
のために診断動作やメインテナンス動作を行な
う。 米国特許第4106092号と第4162520号で前に述べ
られているように、各ベース・モジユールは一連
の背面コネクタと滑り溝を有しており、それによ
つて、多数のプリントされた回路要素カードがそ
のベース・モジユールの背面で接続されるように
スライドインして挿入可能である。そして、デイ
ストリビユーシヨン・カード２０0dやメインテナ
ンス・カード２０0nさらに周辺制御装置またはそ
の他の機能のカードを構成する他のプリントされ
た回路カードが挿入されてそのベース・モジユー
ルの共通な背面に接続することができる。 第３図はプリントされたスライドイン回路カー
ドによつて特定のデータ・リンク処理装置（周辺
制御装置）が物理的にどのように構成され得るか
を概略図示したものである。そして、共通フロン
ト・エンド・カード１０cがベース・モジユール
の母板に接続するための一連の背面接続１０b
と、前面または前面コネクタ８０a1，８０b1，８
０c1と、関連するその特定のデータ・リンク処理
装置（DLP）の特定のアドレスをセツトするため
に用いられるDLPアドレス・ジヤンパ・ピン８３
とを有していることがわかる。 前記コネクタによつてCFEカード１０cに接続
されているのは周辺従属ボード（PDB）カード８
０である。このカードは対応する共通フロント・
エンド（CFE）カード１０cに接続する前面コネ
クタ８０ａ，８０ｂ，８０ｃを有している。周辺
従属ボード８０はまたトレイン・プリンタ周辺装
置に接続するための前面コネクタ８０ｄを有して
いる。PDBカード８０は識別（ID）のためにジ
ヤンパ・ピン８２を有しており、それによつてそ
のボードのためにエンコードされる識別信号が働
くことができる。 そして、２０03のような特定化されたデータ・
リンク処理装置（周辺制御装置）が２つのスライ
ドイン・カードからなつていることが分り、その
うちの１つである共通フロント・エンド・カード
１０cはあらゆるタイプの周辺制御装置に共通で
あり、他方、周辺従属ボードであるPDBカード８
０は、制御のために必要な回路機能を備え、また
特定のタイプの周辺装置に特に求められる特定化
されたプロトコルを取扱う特定化されたカードで
ある。 米国特許第4162520号と第4106092号で前に述べ
られているように、上位主コンピユータと１つま
たはそれ以上の周辺装置の間で働く入力／出力サ
ブシステムが利用された。その入力／出力サブシ
ステムは多数のベース・モジユールのキヤビネツ
トを使用し、そのキヤビネツトの各々はベース・
モジユールのグループを支えている。それらのベ
ース・モジユールは、いずれかの特定の周辺装置
と上位主システムとの間のデータ転送を制御する
インテリジエント入力／出力処理装置と名付けら
れた８つまでの“ライン制御処理装置”（周辺制
御装置）からなつていた。これらのライン制御処
理装置（LCP）は上位主システムによつて割当て
られた各仕事のための識別コードまたは“デー
タ・リンク”を与えるので、以後の設計において
これらのライン制御処理装置はデータ・リンク処
理装置（DLP）として知られるようになつた。し
たがつて、これ以後はデータ・リンク処理装置の
用語で表わすことにする。 データ・リンク処理のＩ／Ｏサブシステムは
種々の周辺（Ｉ／Ｏ）装置を１または１つ以上の
上位システムとインターフエイスさせる。この構
成によつて、上位主システムの特性に合わせて特
別に仕立てられることなくそのＩ／Ｏサブシステ
ムの保守が行なえるので、そのＩ／Ｏ装置の保守
性が簡単になる。データ・リンク処理装置のサブ
システムは、米国特許第4162520号と第4106092号
で述べられているMLI（メツセージ・レベル・イ
ンターフエイス）の能力を有するいずれかの上位
コンピユータ・システムへの適合性によつて区別
される。 データ・リンク処理装置のＩ／Ｏサブシステム
は全体的に異なつた内部特性を有する上位システ
ムに利用することができ、たとえば同じＩ／Ｏサ
ブシステムがB2900、B3900、B4900やB6900のシ
ステムのような異なつたバロースB900システム
のどのような組合せにも共用され得る。 メツセージ・レベル・インターフエイスは接続
されたライン統制であり、それによつて１つまた
はそれ以上の上位システムがＩ／Ｏサブシステム
と通信する。好ましい実施例の最近の構成では、
上位システムの各々はメツセージ・レベル通信を
行なうために上位従属ポート（HDP）と呼ばれ
る装置を利用する。 データ・リンク処理装置のＩ／Ｏサブシステム
に取付けられてそれとともに動作する周辺装置は
半自動の状況で動作し、すなわち上位システムが
データ・リンク処理装置へＩ／Ｏデイスクリプタ
を送ることにより周辺装置に動作の実行を開始さ
せなければならない。DLPが開始させられた後、
それ（DLP）は上位システムと独立に動作
（OP）を実行する。その動作の結果、そのDLPは
その動作を開始させた上位システムと接続し直し
て、“結果デイスクリプタ”（Ｒ／Ｄ）と呼ばれる
情報を送り返す。この動作の間、そのDLPはデー
タ・リンク処理装置を介してデータを転送するた
めに上位システムと“再接続”することができ
る。 上位システムから分離してＩ／Ｏ転送動作を続
けるDLPの能力は、そのデータ・リンク処理装置
のサブシステム中でＩ／Ｏ転送動作が進行してい
る間に上位システムが他の動作を実行できるよう
にその上位システムを解放する。 上位システムと再接続するための機能を備える
には、その周辺装置を始動させた上位システムと
その始動させられた周辺装置との間に通信経路を
再開するための“リンキング機構”とそのデー
タ・リンク処理装置が含んでいることが必要であ
る。この再接続を行なう論理回路はそのデータ・
リンク処理装置中に含まれている。この代りに、
この接続や再接続を行なう論理回路は、システム
制御装置（SC）またはIOT（前述の米国特許第
で述べられた入出力翻訳装置）のような装置に含
まれていてもよい。DLPのＩ／Ｏサブシステムに
接続されている各々の周辺装置はこのタイプの
“接続・再接続”制御装置の１つを利用する。 上位システムをDLPのＩ／Ｏサブシステムへ接
続するメツセージ・レベル・インターフエイス
は、上位システムと周辺のサブシステムの間のす
べての通信を指揮することができ、接続や再接続
さらに分離などを行なえる。 上位システムとＩ／Ｏサブシステムの間で２つ
のタイプの通信が利用される。これらは制御レベ
ルによつて行なわれる(a)“制御”通信と(b)“デー
タ転送”通信である。どちらのタイプの通信で
も、情報（制御レベルまたはデータのいずれで
も）は上位システムと周辺サブシステムの間で送
られる。 情報が上位主システムからDLPのＩ／Ｏサブシ
ステムへ送られるとき、その動作は“書込”動作
とされる。情報がＩ／Ｏサブシステムから上位主
システムへ送られるとき、その動作は“読取”動
作とされる。たとえば、或る周辺装置がその上位
主システムにまたは他の適当な上位主システムに
再接続されることが必要なとき、その通信はＩ／
Ｏサブシステムで始まり、情報は上位主システム
へ送られ、したがつてこれは“読取”タイプの動
作である。上位システムが周辺装置を始動させる
ときで、その上位システムから通信が出発して情
報がその上位システムから周辺装置へ送られると
き、これは“書込”タイプの動作と呼ばれる。 “入力”タイプのこれらの周辺装置は上位シス
テムのための“読取”データのみを生成するので
ろう。“出力”タイプのこれらの周辺装置は上位
システムからのデータを受取るだけで、すなわち
“書込データ”動作だけである。したがつて、入
力または出力周辺装置は“読取データ”または
“書込データ”動作のいずれかを必要とする。読
取データと書込データは“読取または書込”動作
と同じことではない。なぜならば“読取または書
込”は単にメツセージ・レベル・インターフエイ
スの情報の流れの方向を示すだけであるからであ
る。入力周辺装置によつて行なわれる読取機能
は、まず最初にその周辺装置を始動させるための
“書込”動作を必要とし、データを上位システム
に送る“読取”動作がそれに続く。 米国特許第4074352号で述べられたように、
LCPベース・モジユールは入出力サブシステムの
ための基礎構造ブロツクである。汎用“共通フロ
ント・エンド”カードが各データ・リンク処理装
置（DLP）で用いられる場合、そのサブシステム
は“共通Ｉ／Ｏサブシステム”として設計するこ
とができる。DLPベース・モジユールはDLPを形
成する２枚のスライドイン型カードを接続する背
面からなつている。ベース・モジユールはシステ
ム間の通信のための１ないし６枚のデイストリビ
ユーシヨン・カード（DC）からなつており、特
定の周辺端末装置へのまたはそこからのデータ通
信を取扱う１つないし８つのデータ・リンク処理
装置（DLP）を収納している。各ベース・モジユ
ールはまた１枚のメインテナンス・カード
（MC）や２枚の端末板さらに通常の動作状態で
は必要でないが特別の目的のための付加的なカー
ドのための空間を有している。 各データ・リンク処理装置（DLP）は共通フロ
ント・エンド・カード（CFE）と、周辺従属ボ
ード（PDB）として知られる独立の回路板に配置
された周辺従属ロジツクからなつている。共通フ
ロント・エンド・カードに配置されてPROMと名
付けられている読出専用メモリは、用いられる周
辺装置のタイプにだけ従属する要素であるマイク
ロコード・ワードを含み、他の要素は標準の独立
要素である。共通フロント・エンド・カードと周
辺従属ボードは第３図に見られる３つの50ピン前
面コネクタを介して互いに通信する。 データ・リンク制御装置（第１図の２０03）は
上位主システム１０の上位従属ポート１０pを複
数の周辺装置５３にインターフエイスするのに必
要なハードウエアや電源を含んでいる。そのサブ
システムのハードウエアは第２図の２００のよう
なベース・モジユールからなり、それは次のもの
を含んでいる。 １ 制御コンソール（第２図の５０c）、 ２ メツセージ・レベル・インターフエイス結線
（MLI）１５、 ３ データ・リンク処理装置のためのベース背面
２０0B（第３図）、 ４ キヤビネツト内に適合してそのベース背面に
接続するベース・モジユール、 ５ ８つのデータ・リンク処理装置が各ベース・
モジユールに支えられているような典型的に組
まれたデータ・リンク処理装置（DLP）（第２
図）。 今まで述べた特許に示されているように、ベー
ス・モジユールは、そのベース・モジユールが接
続される得る上位システムの数に依存する１つま
たはそれ以上のデイストリビユーシヨン・カード
（DC）および末端カードとメインテナンス・カー
ド（MC）が取付けられていた。 前に引用した特許で述べられているように、
“ポール・テスト”はDLPサブシステムと通信を
確立するために上位システムとその上位従属ポー
トによつて用いられる手続として定義されてい
る。上位システムは一連の“ポール・テスト”を
実行してデータ・リンク処理装置と接続を開始す
る。この手順の結果は次のようである。 １ 接続は、上位システムから、アドレスされた
データ・リンク処理装置のステータス条件を含
むデータ・リンク処理装置へなされる。 ２ 特定のデータ・リンク処理装置がその特定の
DLPアドレスで“非活性”であるという信号表
示、すなわちそのDLPが物理的に存在していな
い、またはそれはメインテナンス・カードによ
つてラインから分離されてしまつた、または
PROMパリテイ・エラーのために利用すること
ができない。 ３ もう１つのデイストリビユーシヨン・カード
（DC）が特定のベース・モジユールにつなげら
れて活性であるという信号表示、したがつて求
められるDLPへの経路はこのとき利用すること
ができない。 ４ 求められたアドレスが適当なパリテイを持た
なかつたという信号表示。 “ポール・テスト”を始めるために、上位シス
テム１０は接続されるために選択された特定のベ
ース・モジユールにチヤンネル選択を送る。その
チヤンネル選択信号はデイストリビユーシヨン・
カード（DC）へポール・テストのために選択さ
れたという指示を与える。上位システムはデー
タ・ラインＤ−８（MSB：最も重要なビツト）
上のDLPのアドレスをＤ−１（LSB：重要でない
ビツト）を介して送る。 LEM（ライン拡張モジユール）カードが、単
一のMLI１５に１６のDLPを接続できるようにベ
ース・モジユールに接続され得る。BCC（ベー
ス制御カード）がベース・モジユールのために一
致信号を与えるために用いられ得る。 ライン拡張モジユール（LEM）が用いられて
いる場合、その上位システムはデータ・ラインＣ
−８（MSB）に接続している求められるベー
ス・モジユールのアドレスをＣ−１（LSB）を介
してデイストリビユーシヨン・カードへ送る。も
しベース制御カード（BCC）がアドレスされる
べき場合、そのときはビツトＡ−８が用いられ
る。そして、上位従属ポート（HDP）はアドレ
ス選択をそのすべてのベース・モジユールへ送
る。これはチヤンネル選択を受入れるデイストリ
ビユーシヨン・カードにポール・テストを開始さ
せ、他のすべてのデイストリビユーシヨン・カー
ドに上位システム・インターフエイスが使用中で
あることを知らせる。この使用中の表示は、多重
デイストリビユーシヨン・カード・ベース状況で
の接続のためにDLPリクエストを取扱う場合に、
デイストリビユーシヨン・カードの優先性を決定
するために、接続されていないデイストリビユー
シヨン・カードにとつて必要となる。 チヤンネル選択信号とアドレス選択信号によつ
て選択されるデイストリビユーシヨン・カード
（DC）は、その上位システム１０にDLPストロー
ブ信号を送り返すことにより肯定応答する。もう
１つのデイストリビユーシヨン・カードがベー
ス・モジユールの背面に接続されて活性な場合、
またはより高い優先権のデイストリビユーシヨ
ン・カードがポール・テスト接続をとつている場
合、“ポート使用中”の表示がその肯定応答信号
に伴なう。ベース・モジユールが接続可能でアド
レス・パリテイが正しい場合、その上位システム
はその肯定応答信号だけを受取る。そのデイスト
リビユーシヨン・カードはアドレスして、そのア
ドレスされたDLPに接続する。 デイストリビユーシヨン・カードはDLPのアド
レスをデコードして８つのアドレス・ラインの１
つを駆動してその選択されたDLPに接続する。そ
のアドレスラインによつて特定化されたDLPはそ
の正しいアドレスラインにジヤンパされたアドレ
スレシーバを有している。このアドレスを受入れ
るDLPは、その存在を知らせるために、その上位
システムへDLP接続信号（LCPCON）を送り返
す。 “肯定応答”信号を受け、かつポート使用中ま
たはパリテイ・エラー信号の表示がない場合、そ
の上位システムはそのチヤンネル選択信号を落と
す。こうして、すべてのラインが通信のために利
用可能となる。しかし、例外条件が報告された場
合、その主システムはそのDLPから分離されなけ
ればならない。 デイストリビユーシヨン・カードがチヤンネル
選択のないことを検知したとき、それはもう１つ
の肯定応答（ストローブ信号）を送る。アドレス
されたDLPがLCPCONで応答したとき、そのデ
イストリビユーシヨン・カードはこの第２の“肯
定応答”によつてその上位システムへのDLPステ
ータス信号を“能動化”する。その第２の肯定応
答で、DLPと上位システムはデイストリビユーシ
ヨン・カードを介して接続される。選択された
DLPが（オフラインかまたは装着されていないた
めに）応答しなかつた場合、その上位システムは
（肯定応答信号とともに）そのDLPが利用できな
いことを示す“ゼロ”のDLPステータス信号を受
取る。 このときDLPがポール・テストを取扱うことが
できない場合（それが使用中であるため）、その
DLPステータスはこの条件を表示する。この条件
を検知して、“分離する”かまたはポール・リク
エスト変換することによりこの条件に応答するの
が上位システムの機能である。この“ポール・テ
スト”によつて確立された接続は“アドレス選
択”が正しい限り保持される。 ポール・テストと上位システムの接続ルーチン
におけるDLPの参加は最小限である。そのDLPは
その唯一のアドレス・ラインを受取るだけで、肯
定応答においてLCPCONを送り返しステータ
ス・ラインを能動化する。ベース・モジユール中
に装着された多重デイストリビユーシヨン・カー
ドがあるとき、そのベース・モジユールの背面へ
のアクセスは経路選択モジユール（PSM）中の
リクエスト認可された機構によつて達成される。
そのPSMはデイストリビユーシヨン・カードの
優先権決定のためにも備えられている。 ポール・テストからポール・リクエストへの変
換： 上位システム１０がポール・テストを実行して
おり、DLPが前のＩ／Ｏデイスクリプタの理由で
情報交換のために上位システムにアクセスするの
を要求しているという初期DLPステータスを示し
ている場合、その上位システムは次の３つの選択
を有している。 (a) 分離せよ (b) 選択的に１つのDLPをクリアせよ (c) そのDLPを取扱いサービスせよ 選択(c)が選ばれた場合、上位システムは“ポー
ル・リクエスト”に変換する。“ポール・リクエ
スト”は上位システムと通信を確立するためにデ
ータ・リンク処理装置によつて用いられる手続と
して定義される。“ポール・リクエスト”は“ポ
ール・テスト”の逆である。なぜならば、通信の
開始が逆転され、すなわちDLPが送信側で上位シ
ステムがレシーバであり応答者である。 “読取”方向（上位システムの方への情報流
れ）におけるいかなる初期状態でも、デイストリ
ビユーシヨン・カードはDLPデータを上位システ
ムの方へ送る。初期ステータスが“デイスクリプ
タ・リンクを送れ”である場合、このデータはそ
のデイスクリプタ・リンクの最初のワードであり
上位リターン・フイールドを含んでいる。上位シ
ステムはこのフイールドがDLP情報転送を取扱え
ることを確めるためにチエツクしなければならな
い。上位システムがそれを取扱うことができない
場合、DLPはストローブをいずれかの上位システ
ムへ送る前に“分離”しなければならない。 DLP始動接続（ポール・リクエスト）： 上位システムにアクセスが求められて分離が起
こつたとき、DLPは一連の“ポール・リクエス
ト”を始めることによつて接続を再確立する。す
べてのDLPが同時に接続を求めるかもしれないの
で、決定は優先権に基づいてなされる。優先権は
(a)グローバル優先権と(b)ベース・モジユール優先
権の２つのタイプに分けられる。DLPのグローバ
ル優先権はそれがサービスする周辺装置のタイプ
に基づいている。DLPのために６つの標準レベル
のグローバル優先権がある。或る特定のDLPのグ
ローバル優先権は、その周辺装置の上位システム
のアクセス要件たとえば速度や流れモードその他
などに関連して決められる。 付加的で高いレベルのグローバル優先権は緊急
のリクエストを指名するために用いられる。これ
は７に等しいグローバル優先権として指名され
る。緊急リクエストは、エラー解読や作動状態に
おける困難を除くために上位システムへの即時の
アクセスが必要である状態として定義される。グ
ローバル優先権は、各要求しているデイストリビ
ユーシヨン・カードの優先権を決定するために、
上位主システムによつて用いられる。ベース・モ
ジユール優先権はそのベース中の各DLPの優先権
である。ベース・モジユール優先権は、各要求し
ているDLPの優先権を決定するために、デイスト
リビユーシヨン・カードによつて用いられる。 ベース・モジユール優先権はベース・モジユー
ル中で各DLPのDLP番号で決定される。この番号
は各DLPにジヤンパされたDLPアドレスに対応
し、たとえばDLPアドレス７はDLP番号７に等し
く、それは７に等しいベース・モジユール優先権
に等しい。確立された優先権レベルは最も高いベ
ース・モジユール優先権が７で最も低いのが０に
決められている。各優先権番号には各ベース・モ
ジユール中で１つのDLPだけが指定される。した
がつて、ベース・モジユールは最大８つまでの
DLPを含むよう組まれている。 ポール・リクエストを開始するために、DLPは
そのDLPのアドレスに依存してまた対応してその
DLP中の８つのDLPリクエスト・ラインの１つに
ジヤンパされている“リクエスト”レベルを引上
げる。DLPリクエストを検知したときに上位シス
テムがアイドルである場合、デイストリビユーシ
ヨン・カードは割込リクエストを上位システムに
送る。上位システムが“割込リクエスト”を検知
したとき、それは“アクセス認可”をすべてのベ
ース・モジユールへ送り、一連のポール・リクエ
ストを開始する。アクセス認可は、接続されてい
るリクエストを有しているすべてのデイストリビ
ユーシヨン・カードにポール・リクエストを始め
ることを認める。アクセス認可はまた、メツセー
ジ・レベル・インターフエイス（MLI）が使用中
であることをリクエストしていないすべてのデイ
ストリビユーシヨン・カードに知らせる。 接続状態： 接続された状態で、デイストリビユーシヨン・
カード（DC）は上位システムと選択されたデー
タ・リンク処理装置の間の通信経路を提供する。
上位システムとベース・モジユールの間のすべて
の通信は非同期である。これはメツセージ・レベ
ル・インターフエイス上の送出／肯定応答がレベ
ルでなくてむしろパルスであることを必要とす
る。上位システムの送出／肯定応答（AG＋
SIO）とDLPの送出／肯定応答（LCPST／）は
メツセージ・レベル・インターフエイス（MLI）
上のパルスである。 Ｉ／Ｏサブシステムのベース・モジユールは、
ベース・モジユールの背面に接続するスライドイ
ン・カードに装着されているデータ・リンク処理
装置を８つまで支えることができる。各ベース・
モジユールにおいて、装着可能で、データ・リン
ク処理装置と上位主システムとともに働くスライ
ドイン・カードのために設備が備えられている。
これらのカードは以下のように要約することがで
きる。 デイストリビユーシヨン・カード（DC）： デイストリビユーシヨン・カードは或る与えら
れたDLPベース・モジユールと上位システムの間
に電気的機能的インターフエイスを提供する。こ
のカードの回路は１−８のデータ・リンク処理装
置（DLP）のために上位システムとの接続を与え
る。或る与えられたDLPと上位システムの間の接
続を確立するためのルーチンがデイストリビユー
シヨン・カード上に含まれているロジツク回路に
よつて実行される。接続は上位システムまたはデ
ータ・リンク処理装置のいずれからでも始めるこ
とができる。上位システムが接続を始めるとき、
これは“ポール・テスト”と命名され、データ・
リンク処理装置が接続を開始するとき、これは
“ポール・リクエスト”と命名される。 上位システムとベース・モジユールの間のすべ
ての通信は非同期である。デイストリビユーシヨ
ン・カードはこの通信を同期させる。デイストリ
ビユーシヨン・カードは１つまたはそれ以上の上
位システムから１つのベース・モジユールへの転
送経路を６つまで備えている。多重配列が用いら
れている場合、１つのベース・モジユールへの各
独立の経路は独立のデイストリビユーシヨン・カ
ードを必要とし、そしてPSMまたは経路選択モ
ジユールとして知られるカードが必要である。一
度デイストリビユーシヨン・カードが上位システ
ムと選択されたデータ・リンク処理装置の間を接
続したならば、そのデイストリビユーシヨン・カ
ードは“接続”状態をとり、そしてその上位シス
テムとその選択されたデータ・リンク処理装置の
間の通信転送に対して特定的に通過可能となる。 経路選択モジユール（PSM）： 経路選択モジユールはベース・モジユールに挿
入されたカードでそのベース・モジユールが２つ
またはそれ以上のデイストリビユーシヨン・カー
ドを含むとき必要となる。経路選択モジユールは
そのベースの背面へのアクセスを管理し、また
DLPリクエストを選択して経路を定め、さらにす
べてのベース・モジユールのマスタ・クリアを取
扱うとともに選択されたベース・モジユールの選
択的クリアも取扱う。 DCML／TTLコンバータ（バロースの現在のロ
ジツク／トランジスタ型のロジツク・コンバー
タ）： この随意のコンバータ・カードは、データ・リ
ンク処理装置のサブシステムの標準トランジスタ
型ロジツク・フオーマツトとともにバロースの現
在のロジツク・アーキテクチヤを用いている主シ
ステムの上位従属ポート（HDP）をインターフ
エイスするために用いられる。 末端カード： 各DLPベースは標準的に２枚の末端カード
（TC）を必要とする。これらのカードは番号１番
号２と命名され、適当にベース・モジユール背面
のラインををバランスさせてロードするために必
要なトランジスタとキヤパシタを含んでいる。 メインテナンス・カード： 単一の背面が或る与えられたベース・モジユー
ルのデータ・リンク処理装置のすべてに共通に与
えられているので、これによつてDLPメインテナ
ンスの大部分が中心化されることが可能である。
この中心化されたメインテナンス・カードはDLP
ベース・モジユールの一端（デイストリビユーシ
ヨン・カードの位置と反対側）に設置されている
メインテナンス・カード上にある。メインテナン
ス・カードは全ベース・モジユールのためのクロ
ツク発生回路を含み、さらに診断手続のための回
路のような他のメインテナンス回路をも含んでい
る。これらの診断手続は、データ・リンク処理装
置へのクロツクの制御および標準的に期待される
結果と比較するためのデータ・リンク処理装置の
ストレージ・エレメントをアクセスするために周
辺インターフエイスをシミユレートする能力を含
んでいる。 述べたように、全ベース・モジユールのクロツ
ク発生ロジツク回路はメインテナンス・カード上
にある。或る与えられたベース・モジユール中の
各カードはこの信号を受取るので、その自際の信
号分布はそのドライバの要求を二分するために２
つのラインに分割された。実際のクロツクは８メ
ガヘルツで、DLP背面上で50％デユーテイ・サイ
クルの正のパルスである。 データ・リンク処理装置（DLP）： データ・リンク処理装置はそれがサービスする
関連した周辺装置のために制御ロジツクと上位シ
ステムのインターフエイス機能を提供する。周辺
装置を制御するDLPロジツクは装置依存であり、
したがつていくつかのDLPは異なつたハードウエ
アと異なつたマイクロコードまたはそのいずれか
を含んでいる。上位主システムとの通信はデイス
トリビユーシヨン・カードとメツセージ・レベ
ル・インターフエイスを介して行なわれる。上位
システムのアクセスのためのリクエストはデー
タ・リンク処理装置から発生する。DLPは、それ
がサービスしている周辺装置へまたはそこから情
報を転送している間、その上位システムから分離
されている。DLPは（通常10×13インチの）２枚
またはそれ以上のカードからなつている。各カー
ドは、最大で６×16の配列に配置された96個の
TTLチツプを含むことができる。そのカードは
ベース・モジユールの背面中にプラグに差込まれ
る。１つのデータ・リンク処理装置は１つの共通
フロント・エンド・カード（CFE）と１つまた
はそれ以上の周辺従属ボード（PDB）からなつて
いる。そのCFEと第１のPDBはそれぞれ50ピン
を含む３つの前面コネクタによつて互いに接続さ
れている（第３図）。１つのCFEに関して１つ以
上のPDBが求められる場合、その複数のPDBは第
４の50ピンの前面コネクタによつて接続される。
そのCFEは、用いられている特定の周辺従属ボ
ードによつて書取られるマイクロコードをストア
して実行するために必要なロジツクを含んでい
る。ランダム・アクセス・メモリ（RAM）のチ
ツプとプログラム可能の読出専用メモリ
（PROM）のチツプは共通フロント・エンド・カ
ード上にある。或る特定の周辺装置に求められる
ユニークなロジツクはPDB８０上にあり、サービ
スされるその特定のタイプの周辺装置に応じて変
化することができる。一方、CFE１０cはサービ
スされるすべてのタイプの周辺従属ボードと周辺
装置に共通な機能を備えた標準化されたカードで
ある。 DLPの機能は、或る特定の周辺装置をその上位
主システムへインターフエイスすることである。
上位主システムとDLP間に必要な通信は、方法と
内容において標準化される。各DLPは、この標準
の規律を用いてその上位主システムと通信する。
そのDLPは上位システムからその周辺装置の特異
性を覆い隠す。したがつて、これによつてDLPは
上位システムと独立である。データ・リンク処理
装置はその上位システムへのインターフエイスで
受取つた情報に応答してその周辺制御機能を実行
する。 上位システムとのデータ・リンク処理装置の通
信は標準DLP“ステータス”・ステートの利用に
よつて達成される。これらのステータス・ステー
トは（或る与えられた時間単位で）DLPの要求を
その上位システムに示す。一度データ・リンク処
理装置と上位システム間の接続が確立されると、
すべての情報転送はそのDLPの“ステータス”信
号によつて示されるように実行される。したがつ
て、全通信プロセスはそのDLPに合せられて、
“DLPステータス駆動”される。その“ステータ
ス・ステート信号”はすべてのタイプのデータ・
リンク処理装置に共通である。これは米国特許第
4162520号に詳しく述べられている。 すべてのデータ・リンク処理装置はその関連す
るタイプの周辺装置に充分適用可能なサイズのメ
ツセージ・バツフアを含んでいる。DLPと上位シ
ステム間のデータ伝送はこのメツセージ・バツフ
アへまたはそこから行なわれる。これはカード読
取装置やプリンタまたはカードパンチのような固
定された記録長さを有する周辺装置のためにアク
セス・エラーを除去する。テープやデイスクのよ
うな流れモード装置は、可変長さのメツセージ・
バツフアを達成するために、２つまたはそれ以上
のバツフアを含みそれらを利用する。 DLPステータス流れ信号： DLPステータス流れは順序正しいメツセージの
転送が可能なように設計されている。上位システ
ムが“DLPステータス駆動”されているというこ
とが述べられているとき、これはそのDLPがその
ステータス・ステート信号を送ることによつて上
位システムにそのDLPの要素を示すことを意味す
る。一度上位システムが接続されたとき、これら
のステータス・ステートはそのDLPによつて連続
的に伝送される。上位システムは、DLPの“送
出／肯定応答”時に、これらのステータス・ライ
ンを調べる。すべてのDLPは、各DLPが標準化さ
れたルーチンを持つように可能な限り共通性を与
えるよう設計された方法で、この共通信号流れを
実行する。ステータス・ステートは上位システム
専用のために発生させられ、それらは理論上DLP
に用いられることはない。それらはDLPの内部動
作ルーチンを始動させるためにその上位システム
によつて用いられる。したがつて、これによつて
上位システムはDLPの要求をある程度予測するこ
とが可能となる。 データ・リンク処理装置のためのステータス・ス
テート信号： 以前に米国特許第4162520号中で第６Ａ図と表
に関連してコラム７０で述べられたように、
DLPのルーチンを動作させる各条件または状況は
１つのニユーモニツクと１つの“ステータス・ス
テート・カウント数”を有するであろう。上記の
特許の入出力翻訳機（IOT）でなくて、データ・
リンク処理装置と上位従属ポート（HDP）を用
いる本システムにおいて、データ・リンク処理装
置の各ステータス・ステートの説明が一般化され
た意味で次の表Ｏ−SSに概略示されている。ス
テート流れの各々は以前のライン制御処理装置に
示されたステート流れと同じルーチン・パターン
であることがわかるであろう。各タイプのDLPで
は、それがサービスする周辺機器のタイプに応じ
てわずかに意味が変化する。トレイン・プリンタ
DLPに関する特定の表を以下に示す。
【表】
ク
【表】
それに続くことを示す。
情報転送： DLPのＩ／Ｏサブシステムと上位システムとの
間のすべての情報転送は非同期であり、制御スト
ローブによつて達成される。一方、デイストリビ
ユーシヨン・カードとDLPの間の転送は同期して
いる。種々のタイプの情報転送を以下に簡単に述
べる。 システム伝送： 情報がＩ／Ｏサブシステムへ送られる用意がで
きているとき、上位システムはそのDLPのＩ／Ｏ
サブシステムへパルス（SIO）を発する。サブシ
ステムがデータを受取つたとき、次にそれは上位
システムへパルス（LCPST）を発する。この時
点で、次の転送がSIO信号で開始する。非同期信
号の再同期化がデイストリビユーシヨン・カード
（DC）中で起こる。上位システムのストローブを
受入れて、そのデイストリビユーシヨン・カード
はSTIOLレベルをDLPに同期させる。STIOLは
LCPSTLがDLPからの“正しい”であるとき同
期的にリセツトされる。上位システムへの回答は
LCPSTLがDLPからの“正しい”である場合す
ぐに起こる。この場合、STIOLは１つのクロツ
ク周期の間だけ“正しい”であり、上位システム
のストローブは即座に応答される。このシステム
からのデータは上位システムのストローブの立下
がりエツジでデイストリビユーシヨン・カード中
にラツチされる。 システム受取り： 上位システムがDLPのＩ／Ｏサブシステムから
データのもう１つのロードを受入れることができ
るとき、それはそのサブシステムへパルス
（SIO）を発する。次に、そのサブシステムが新
しいワードを送出することができるとき、それは
その上位システムへパルス（LCPSTL）を発す
る。上位システムのストローブを受取つて、その
デイストリビユーシヨン・カードは新しいサイク
ルを始めることが可能であることを示すために
STIOL“レベル”を同期的にセツトする。その
新しいサイクルが完成されて、LCPSTLが“正
しい”でありSTIOLが同期的にリセツトされて
いるときその上位システムはストローブされる。
LCPSTLはそのSIOが受取られる前に“正しい”
であり得る。この場合、STIOLは１つのクロツ
ク周期の間だけ“正しい”であり、その上位シス
テムのストローブ・パルスには即座に新しいデー
タとともにサブシステムのストローブ・パルスが
続く。上位システムへのデータは、その上位シス
テムへのサブシステムのストローブ・パルス上の
立上りエツジでデイストリビユーシヨン・カード
中にラツチされる。 ライン変更： メツセージ転送の間に、しばしば情報の方向を
変える必要がある。上位システムとDLPはこの両
方向のラインの反転において協力する。DLPは
Ｉ／Ｏ送出（IOSND／）と呼ばれる背面ライン
によりベース・モジユール中でデータの向きを制
御する。Ｉ／Ｏ送出は、低いとき、データライン
を上位システムに流れ入ませる。DLPは情報の方
向における変化を求めるステータス変換によつて
“ライン変更”を起こす。ここで２つの状況が起
こる。 １ 上位システム伝送から上位システム受取り
へ：上位システムが肯定応答を受取つたときに
ステータス変換を検知した場合（情報を受取る
ことを要求する情報伝送において）、その上位
システムはその“ステータス変化”に肯定応答
するためにもう１つのストローブを送出する。
上位システムの“肯定応答”を検知するDLPは
そのＩ／Ｏ送出を高めて、上位システムへの伝
送を開始する。 ２ 上位システムの受取りから上位システムの伝
送へ：上位システムが、ラインの反転を要求す
るステータス変化に関連して情報転送に肯定応
答する場合、DLPはそのＩ／Ｏ送出を不活性化
してもう１つのDLPストローブを上位システム
へ送出する。上位システムが（ベース・ライン
が反転されたという）“肯定応答”を受取つた
とき、その上位システムはDLPへ伝送を始め
る。 DLPベース・アドレス： DLPのベース背面はそのベースの長さにわたつ
て走つている共通ラインからなつているので、
DLPを形成するプリントされた回路のカードは、
スライドイン・カードのほとんどいずれの組合せ
の配置においても働くことができる。１つのDLP
のために選ばれたベース・アドレスはそのDLPカ
ード上で“ジヤンパ”される（第３図）。そのベ
ース・アドレスはそのベース中でそのDLPを特定
化するためにだけ働く。そのDLPのグローバル優
先権はそのベース・アドレスによつて影響されな
い。この優先権はデイストリビユーシヨン・カー
ド（DC）上で選択される。 リニアな２つの背面ラインの機能、すなわち
DLPリクエストとDLPアドレスが存在する。それ
らにはそれぞれ８本のライン０−７が割当てられ
る。リクエストとアドレスのジヤンパは対応しな
ければならない。 DLPのID（識別）： TEST／ID OPコードを受取つて、そのDLPは
２ワードの結果デイスクリプタ（Ｒ／Ｄ）を返
す。その第２のワードはDLPのID情報を含んで
いる。そのIDワードのデイジツトＡとＢはDLP
のタイプを特定する予め決められたビツト・パタ
ーンである。そのIDワードのデイジツトＣとＤ
はフイールド装着されたジヤンパによつて特定さ
れたビツト・パターンであり、そのDLPを個々に
識別するために用いられる。DLPのためのIDワ
ードは次のようにフオーマツトされている。
情報転送： DLPのＩ／Ｏサブシステムと上位システムとの
間のすべての情報転送は非同期であり、制御スト
ローブによつて達成される。一方、デイストリビ
ユーシヨン・カードとDLPの間の転送は同期して
いる。種々のタイプの情報転送を以下に簡単に述
べる。 システム伝送： 情報がＩ／Ｏサブシステムへ送られる用意がで
きているとき、上位システムはそのDLPのＩ／Ｏ
サブシステムへパルス（SIO）を発する。サブシ
ステムがデータを受取つたとき、次にそれは上位
システムへパルス（LCPST）を発する。この時
点で、次の転送がSIO信号で開始する。非同期信
号の再同期化がデイストリビユーシヨン・カード
（DC）中で起こる。上位システムのストローブを
受入れて、そのデイストリビユーシヨン・カード
はSTIOLレベルをDLPに同期させる。STIOLは
LCPSTLがDLPからの“正しい”であるとき同
期的にリセツトされる。上位システムへの回答は
LCPSTLがDLPからの“正しい”である場合す
ぐに起こる。この場合、STIOLは１つのクロツ
ク周期の間だけ“正しい”であり、上位システム
のストローブは即座に応答される。このシステム
からのデータは上位システムのストローブの立下
がりエツジでデイストリビユーシヨン・カード中
にラツチされる。 システム受取り： 上位システムがDLPのＩ／Ｏサブシステムから
データのもう１つのロードを受入れることができ
るとき、それはそのサブシステムへパルス
（SIO）を発する。次に、そのサブシステムが新
しいワードを送出することができるとき、それは
その上位システムへパルス（LCPSTL）を発す
る。上位システムのストローブを受取つて、その
デイストリビユーシヨン・カードは新しいサイク
ルを始めることが可能であることを示すために
STIOL“レベル”を同期的にセツトする。その
新しいサイクルが完成されて、LCPSTLが“正
しい”でありSTIOLが同期的にリセツトされて
いるときその上位システムはストローブされる。
LCPSTLはそのSIOが受取られる前に“正しい”
であり得る。この場合、STIOLは１つのクロツ
ク周期の間だけ“正しい”であり、その上位シス
テムのストローブ・パルスには即座に新しいデー
タとともにサブシステムのストローブ・パルスが
続く。上位システムへのデータは、その上位シス
テムへのサブシステムのストローブ・パルス上の
立上りエツジでデイストリビユーシヨン・カード
中にラツチされる。 ライン変更： メツセージ転送の間に、しばしば情報の方向を
変える必要がある。上位システムとDLPはこの両
方向のラインの反転において協力する。DLPは
Ｉ／Ｏ送出（IOSND／）と呼ばれる背面ライン
によりベース・モジユール中でデータの向きを制
御する。Ｉ／Ｏ送出は、低いとき、データライン
を上位システムに流れ入ませる。DLPは情報の方
向における変化を求めるステータス変換によつて
“ライン変更”を起こす。ここで２つの状況が起
こる。 １ 上位システム伝送から上位システム受取り
へ：上位システムが肯定応答を受取つたときに
ステータス変換を検知した場合（情報を受取る
ことを要求する情報伝送において）、その上位
システムはその“ステータス変化”に肯定応答
するためにもう１つのストローブを送出する。
上位システムの“肯定応答”を検知するDLPは
そのＩ／Ｏ送出を高めて、上位システムへの伝
送を開始する。 ２ 上位システムの受取りから上位システムの伝
送へ：上位システムが、ラインの反転を要求す
るステータス変化に関連して情報転送に肯定応
答する場合、DLPはそのＩ／Ｏ送出を不活性化
してもう１つのDLPストローブを上位システム
へ送出する。上位システムが（ベース・ライン
が反転されたという）“肯定応答”を受取つた
とき、その上位システムはDLPへ伝送を始め
る。 DLPベース・アドレス： DLPのベース背面はそのベースの長さにわたつ
て走つている共通ラインからなつているので、
DLPを形成するプリントされた回路のカードは、
スライドイン・カードのほとんどいずれの組合せ
の配置においても働くことができる。１つのDLP
のために選ばれたベース・アドレスはそのDLPカ
ード上で“ジヤンパ”される（第３図）。そのベ
ース・アドレスはそのベース中でそのDLPを特定
化するためにだけ働く。そのDLPのグローバル優
先権はそのベース・アドレスによつて影響されな
い。この優先権はデイストリビユーシヨン・カー
ド（DC）上で選択される。 リニアな２つの背面ラインの機能、すなわち
DLPリクエストとDLPアドレスが存在する。それ
らにはそれぞれ８本のライン０−７が割当てられ
る。リクエストとアドレスのジヤンパは対応しな
ければならない。 DLPのID（識別）： TEST／ID OPコードを受取つて、そのDLPは
２ワードの結果デイスクリプタ（Ｒ／Ｄ）を返
す。その第２のワードはDLPのID情報を含んで
いる。そのIDワードのデイジツトＡとＢはDLP
のタイプを特定する予め決められたビツト・パタ
ーンである。そのIDワードのデイジツトＣとＤ
はフイールド装着されたジヤンパによつて特定さ
れたビツト・パターンであり、そのDLPを個々に
識別するために用いられる。DLPのためのIDワ
ードは次のようにフオーマツトされている。
【表】
Ｉ／Ｏデイスクリプタ：
Ｉ／Ｏデイスクリプタは奇数パリテイを含む17
の並列ビツトで伝送される。DLPのOPコードは
次の４つのタイプに限定される。 １ 読出 ２ 書込 ３ テスト ４ エコー データを転送しない動作は“テスト”と考えら
れる。そして、テストは上位システムが結果デイ
スクリプタだけを受取ることになる動作として定
義される。エコーは上位システムからのデータの
バツフア・ロードをDLPに受入れさせて、次にそ
れを上位システムに送り返すメインテナンス動作
である。これによつて、そのDLPバツフアに関す
る限りＩ／Ｏデータ経路の素早い信任チエツクが
可能となる。また、種々の翻訳ロジツクがエコー
動作によつてチエツクされ得る。 基本的動作に関係する情報をさらに必要とする
DLPは、バリアントの形でその情報を得る。第１
のＩ／Ｏデイスクリプタの転送は４つのOPコー
ドのビツトを含んでおり、12までのバリアント・
コードのビツトを含んでいる。それ以上のバリア
ントは16の並列ビツトのインクリメントで転送さ
れ、いかなるサイズにも制限されていない。 結果デイスクリプタ： 結果デイスクリプタは、奇数パリテイを含む17
の並列ビツトに沿つて上位システムへ伝送され
る。DLP結果デイスクリプタの最初のワードの最
初の４ビツト（１デイジツト）はすべてのDLPに
共通である。これらの最初の４つのビツトは次の
ようである。ビツト 意 義 Ａ８ 周辺装置準備未了。 Ａ４ Ｉ／Ｏデイスクリプタ・エラー。 Ａ２ MLI垂直パリテイ・エラー。 Ａ１ MLI水平パリテイ・エラー。 “DLP結果デイスクリプタ”のＢとＣおよびＤ
のデイジツトはデータ・リンク処理装置のタイプ
に応じて変化するであろう。 第４Ａ図は共通フロントエンド１０c（それは
しばしば“共通Ｉ／Ｏ”装置と名付けられてい
る）のブロツク図を示す。メインテナンス・カー
ド２０0nから来るメインテナンス制御母線３０
は、アドレス・マルチプレクサ１２への１つの出
力と周辺従属ボード（PDB）８０への母線３７上
のもう１つの出力を有するレシーバ１５への入力
を提供する。 デイストリビユーシヨン・カードのデータ母線
３２はレシーバ１６への入力を提供し、一方、ラ
イン３１は周辺従属ボード８０からレシーバ１６
へのもう１つの入力（RCV／）を提供する。レ
シーバ１６の１つの出力はアドレス・マルチプレ
クサ１２へ供給され、一方、もう１つの出力は
PDB８０へのデータ母線として母線３６を形成す
る。 レシーバ１７はメインテナンス・カードのデー
タ母線３４からの１つの入力と、周辺従属ボード
PDB８０からのもう１つの制御であるSIMRCV／
（シミユレート受取り）の入力線３３を有してい
る。レシーバ１７はアドレス・マルチプレクサ１
２への出力とデータ母線３８への出力を提供す
る。 PDB８０からの母線３５はアドレス・マルチプ
レクサ１２へのもう１つの入力を提供し、一方、
PDB８０からのライン３６上の低次のアドレス・
ビツト（AO）はPROM１３への入力を提供す
る。PROM１３はPROMレジスタ１４への母線を
提供し、そのレジスタは２つの入力を有する
ANDゲート２４からの入力を有する。その２つ
の入力の１つはPROMCLK／ラインを構成し、
もう１つの入力はパリテイ・エラーが検知された
かどうかを知らせるパリテイ・チエツク回路１８
からの信号である。 PROMレジスタ１４はメインテナンス・デイス
プレイ信号のために母線４０上の出力を有し、ベ
ース・モジユールの共通背面に接続している。
PROMレジスタ１４のもう１つの出力はリクエス
ト・ステータス・ラツチ回路１９に接続してお
り、その回路１９はその出力をドライバ２０に供
給し、そのドライバは上位システムへの割込み信
号であるIOSF（Ｉ／Ｏ送出フリツプフロツプ）
ステータスとREQ（リクエスト）およびEMREQ
（緊急リクエスト）などに命名された信号を提供
する。この母線もまた共通背面に接続している。 PROMレジスタ１４の出力は母線４３の制御ラ
インとPDB利用母線４４およびマルチプレクサ可
能化母線４５を含んでおり、これらのすべては周
辺従属ボードPDB８０に接続している。 ランダム・アクセス・メモリまたはRAMバツ
フア・ストレージ２２は周辺従属ボード８０から
の４組の入力を有していることがわかるであろ
う。これらの入力は、チツプ選択ライン５０、書
込可能化ライン５１、母線５２中のRAMデータ
およびRAMアドレス母線５３である。RAM２２
の出力母線はRAMデータ出力母線と名付けられ
ており、それは周辺従属ボード８０に接続してい
る。 共通フロントエンド・カード（CFE）： 共通フロントエンド（CFE）１０cのブロツク
図を示す第４Ａ図を参照して、その共通フロント
エンドの中央動作素子はPROM制御装置とストレ
ージ装置１３である。PROMストレージ１３は13
個の独立したPROMチツプからなり、それらは１
０２４の52ビツトワードの全ストレージ容量を有
することができる。これは奇数パリテイを含む。 第４Ａ図に見られるように、共通フロント・エ
ンドはまた、データ母線３２上のデイストリビユ
ーシヨン・カードおよび制御母線３０上のメイン
テナンス・カードとのデータ・リンク処理装置
（DLP）のインターフエイスのためにレシーバ１
５，１６および１７を含んでいる。これらの母線
のための“能動化”信号は周辺従属ボード
（PDB）８０によつて駆動される。 データ・リンク処理装置のRAMストレージ・
バツフア２２は奇数パリテイを含む１０２４の17
ビツト・ワードの容量を有している。RAMスト
レージ装置２２は周辺従属ボード８０によつて完
全に制御される（第５Ａ図）。次の表Ａは共通
フロント・エンドで用いられる種々の信号や用語
の注解の一覧表である。表Ｂはトレイン・プリ
ンタ・データ・リンク処理装置の周辺従属ボード
PDB８０で用いられる用語の注解である。 表 Ａ 共通フロント・エンド・カードの用語の注解 A0：PROMアドレス・ビツト０。 A1：PROMアドレス・ビツト１。 A2：PROMアドレス・ビツト２。 A3：PROMアドレス・ビツト３。 A4：PROMアドレス・ビツト４。 A5：PROMアドレス・ビツト５。 A6：PROMアドレス・ビツト６。 A7：PROMアドレス・ビツト７。 A8：PROMアドレス・ビツト８。 A9：PROMアドレス・ビツト９。 ADLOC／：高いとき、DLPがアドレスされた
MCであるか、またはDLPアドレスが有効でな
い。 ADRVLD／０：低いとき、LOCnn／０が有効。 AF：高いとき、ストローブＩ／Ｏが受取られ
た。 AF／：低いとき、ストローブＩ／ＯがPDBに送
られる。 BASLCL／０：低いとき、ベースがローカルで
ある。 BR6：PROMアドレス選択のためのPDBからのブ
ランチ・ライン。 BROP：高いとき、16通りのPROMアドレス・ブ
ランチが選択される。 BRST：高いとき、PROMアドレスのためのスタ
ツク・レジスタを用いる。 BUFFEND／：活性が低い。PDBから。バース
ト・モードを停止するのに用いられる。 CLK8：８メガヘルツのクロツク。 CLK8／：８メガヘルツのクロツクでない。 CLKEN：高活性、クロツク調整レベル。 CLKEN／：低活性、PDBとCFE上のクロツクを
能動化するために用いられる。 CLKST：高いとき、PROMクロツクが不能化さ
れる。 CLOCK..0：MCからの８メガヘルツの背面クロ
ツク。 CLOCK／：CFE制御ロジツク・クロツク。 CLR／：活性が低い。ロジツク・クリア用語。 CLRD：活性が高い。ロジツク制御用語。 CLRLAT：活性が高い。SCLR制御に用いられる
ロジツク用語。 CONECT／：活性が低い。DCがDLPに接続され
ている。 CS／：活性が低い。RAMチツプ選択レベル。 DATAA8／０−DATAPR／０：DCからの17ビ
ツトのデータ母線。 DBUSA8−PARITY／０：17ビツトのデータ母
線。 DBUSn：PROMアドレスMPXsへの入力として用
いられる９ビツト母線。 DIOSND／０：活性が低い。MCへのＩ／OSEND
レベル。 DLCPST／０：活性が低い。MCへのDLPストロ
ーブ。 DPLY01−DPLY10／０：MCへの10本のデイス
プレイ・ライン。 DSEL1／−DSEL4／：デイスプレイ・ラインへ
のデータ選択のためのマルチプレクサ・アドレ
ス・ライン。 DSEL8／：活性が低い。デイスプレイ・ライン
への入力のためのマルチプレクサ・チツプ選択
ライン。 DSIMA8／０−PARSIM／０：MCからの17ビツ
トのデータ母線。 DSIMn：DSIMラインの９ビツト。DBUSnなるた
めに用いられる。 DSTAT1／０−DSTAT8／０：MCへの４つの
DLPステータス・ライン。 EMREQ：活性が高い。DLP緊急リクエスト。 EMRREQ／０：活性が低い。DCへのDLP緊急リ
クエスト。 GPRIF／：PDBへの周辺母線制御用語。 GPRIF／．０：活性が低い。MCから。PDB周辺
ケーブルを分離する。 GRP0／：活性が低い。MCへの16ラインのデイ
スプレイを制御する。 INRAMA8−INRAMPR：17のRAM入力データ・
ライン。 IOSF：PDBへのＩ／Ｏ SENDフリツプフロツ
プ。 IOSND／．０：DCへのＩ／Ｏ SEND。 LCLCLR／０：活性が低い。MCからのクリア・
レベル。 LCPAD：活性が高い。DLPがDCまたはMCによ
つてアドレスされる。 LCPAD／：活性が低い。DLPがDCまたはMCに
よつてアドレスされる。 LCPADF：活性が低い。DLPがDCまたはMCに
よつてアドレスされる。 LCPCON／０：活性が低い。DLPがDCに接続さ
れる。 LCPRQn／０：活性が低い。DCへのDLPリクエ
スト・レベル。 LCPSTL：活性が高い。DLPストローブ・レベ
ル。 LCPSTL／０：活性が低い。DCへのDLPストロ
ーブ・レベル。 LCSTU1／０−LCSTU8／０：DCへの４つの
DLPステータス・ライン。 LOCAL／：活性が高い。DLPがアドレスされた
MCでなく、またはアドレスが有効でない。 LOCAL／．１：活性が低い。DLPがアドレスさ
れたMCである。 LOCnn／．０：MCからのローカル・アドレス・
ライン。 MLCPAD／０：活性が低い。DLPはMCによつて
アドレスされる。 MSTCLR／０：活性が低い。MCからのベース・
パワーアツプ・クリア。 MSTIOL／０：活性が低い。MCからのメインテ
ナンス・ストローブＩ／Ｏ。 MTERM／．０：活性が低い。MCからのメイン
テナンス終了。 OFFLN：活性が高い。MCがCFEをローカル化
した。 OFFLN／：活性が低い。DLPがローカルであ
る。 OFFLIN／０：活性が低い。MCからのオフライ
ン制御レベル。 OPDEC1：16通りブランチングのときのPDBか
らのPROMアドレスのA0ビツト。 OPDECX：16通りブランチングのときのPDBか
らのPROMアドレスのビツトA1−A3。 PARSIM／０：MCからのデータ・シミユレー
ト・パリテイ・ライン。 PER：活性が高い。PROMの出力パリテイが偶
数である（エラー）。 PERF：活性が高い。PROMパリテイ・エラーが
存在する。 PERF／：活性が低い。PROMパリテイ・エラー
（クロツクを不能化する）。 PROMCLK／：PROMクロツク。 RAM：RAMAD0−RAMAD9によつてアドレス
されたRAMの17ビツト。 RAMA8−RAMPR：RAM出力情報の17ビツト。 RCV／：活性が低い。DCからのデータ母線を能
動化する。 REQ：活性が高い。DCアテンシヨンのための
DLPリクエスト。 SCLR：活性が高い。同期化されたクリア。
PROMアドレス＝０をセツトする。 SEL2／−SEL6／：活性が低い。MPXの能動化
のためにPDBへ。 SELCLR／０：活性が低い。DCからのクリア・
ライン。 SEMREQ／：活性が低い。緊急リクエストがベ
ース中に存在している。 SIMRCV／：活性が低い。MCのDSIMラインを
能動化する。PDBから。 SP／．．．．０：活性が低い。MCからの単一パル
ス・モード。 ST1−ST8：CFE内のDLPのステータス・ライ
ン。 START／．０：活性が低い。MCから。単一パ
ルス・モード中のクロツクを許す。 STCKA8−STCKA0：スタツク・ブランチング
中に用いられるPROMアドレス・ライン。 STCLKEN：高くなるとき活性。スタツク・レジ
スタ＋１までカウントする。 STIOL／．０：活性が低い。DCからのストロー
ブＩ／Ｏ。 STOPB：活性が高い。バースト・モードを停止
するために用いられる。 STOPB／：活性が低い。PDBへのバースト・モ
ードを停止させる。 STOPF：２通りPROMブランチング・ビツト。 SW1／：活性が低い。PROMメインテナンス読
出を行なうために用いられる。 SWH.1／．０：活性が低い。MCからのSW1／。 TERMF：２通りPROMブランチング・ビツト。 TERMF／：活性が低い。バースト・モードを終
了させるために用いられる。 TERM／．．０：活性が低い。DCからの終了レベ
ル。 TEST5とTEST6：PDBからの２通りPROMブラ
ンチング・ビツト。 TEST8−TEST14：PDBからの２通りPROMブ
ランチング・ビツト。 WE／：活性が低い。RAM書込能動化レベル。 ＃BRANCH1−＃BRANCH5：PROMブランチン
グ制御ライン。 ＃CONST0−＃CONST7：多目的PROM出力。
PDB従属。 ＃G3−＃L4：PDB従属PROM出力（PDB用語の
注釈を見よ）。 ＃LCPSTL／：活性が低い。DLPストローブ・
レベル。PROM制御装置からDCへ。 ＃LDINT／：活性が低い。PROMのMLI母線制
御レベル（ロード・インターフエイス） ＃LDSTK／：活性が低い。現在のPROMアドレ
スのスタツク・レジスタ・ロードを許す。この
レベルはすべてのマイクロコード・サブルーチ
ンの間高く維持される。 ＃NEXT0−＃NEXT8：PROMアドレス・ビツ
ト。 ＃PARITY：PROMパリテイ・ビツト（奇数）。 ＋5V：電源からのVCC。 表 Ｂ トレイン・プリンタとデータ・ リンク処理装置PDBの語彙 ＃BRANCH1−＃BRANCH3：A0を発生させるた
めにどの信号が選択されるかを決めるマイクロ
コードからのブランチ・ライン。 ＃CONST7−＃CONST0：PDB上の制御レジス
タへの制御ステータス・ラインでマイクロコー
ドの出力。アキユムレータのためのリテラル入
力をも含んでいる。 ＃J4：マイクロコードからの書込能動化信号。
CFEカードWE／（書込能動化）を発生させる
ための８メガヘルツでゲートされる。 ACC1：マイクロコードからのアキユムレータの
アドレス・ビツト１。 ACC2：マイクロコードからのアキユムレータの
アドレス・ビツト２。 ACC4：マイクロコードからのアキユムレータの
アドレス・ビツト４。 ACC8：マイクロコードからのアキユムレータの
アドレス・ビツト８。 AD0−AD7：アキユムレータのデータ。アキユム
レータの８ビツト出力。 A0：PROMのアドレス・ビツト０。テストされ
る信号のステートに依存して２通りブランチン
グを行なうマイクロコードによつて取り扱われ
る。 BOTCF／：DBUSの最後のキヤラクタがHEXの
CF（区切りキヤラクタ・コード）に等しい。
低い活性。 BR6：ブランチ６の信号でマイクロコードの出力
＃14。どの信号がA0（CFEのマイクロコー
ド・アドレスのLSB）を発生させるかを選択す
る他の＃BRANCH信号とともに用いられる。 CDPARGEN：DBUSデイジツトＣとＤが奇数パ
リテイを有している。高い活性。 CFE：共通フロント・エンド。 CIDL／：プリンタからのチエイン識別レベルト
レイン・モジユールのノツチを入れられたギヤ
の歯から発生させられる負のパルスの６ビツト
IDコード。 CIDLFLAG：CIDL／の同期した結果。 CID8−DID1：識別ジヤンパ。 CLEAR／：CFEカードからのクリア信号。 CLKEN／：CFEカードからのクロツク能動化。
高いときPDBクロツクを不能化する。 CLKLPWRG：クロツクの水平パリテイ・ワード
（LPW）で、マイクロコード出力。通常は高
い。LPW発生器はこの信号の正のエツジでク
ロツクされる。 CLOCK..0：背面からの８メガヘルツのクロツ
ク。 COLDONE：コラムが実行された。実行された
コラムRAMの出力。コラムがサービスされた
とき高いレベル。前面上でTEST14になり、２
通りブランチングのためにCFEカードへ送ら
れる。 CONECT／：低いとき、この信号は上位システ
ムとの接続状態を示す。 CONTRAD1−CONTRAD6：制御レジスタへの
制御アドレス入力。マイクロコードから。 CS／：チツプ選択。低いとき、CFEカード上の
RAMバツフアを能動化する。この信号はPDB
上でアースされている。 CSL／：プリンタからのチエイン同期レベル。負
のパルスで、トレイン・モジユールの各回転に
関して１回起こる。それはトレイン・モジユー
ルと同期を保つためにTP−DLPによつて用い
られる。それはトレイン上の最初のチエイン同
期パルスから進展させられる。次の６つのチエ
イン同期パルスはCIDLラインへゲートされ
る。 CSLF：チエイン同期レベル・フリツプフロツ
プ。 CSLFLAG：CSL／．の同期した結果。 DATAA8／０−PARITY／０：背面共通データ
母線。トリステート・インバータを介して
DBUSから。XMITによつて能動化される。 DBUS：17ビツトのデータ母線。 DBUSA8−DBUSPR：17ビツトのデータ母線。 DBUSA8：データ母線Ａで、デイジツトは８ビ
ツト。DBUSのMSBで、DBUSA8−DBUSPRを
見よ。これも、デイスクリプタ中の紙前進情報
のテストのためにTEST11としてCFEカードへ
送られる。 DBUSC4：データ母線Ｃで、デイジツトは４ビツ
ト。DBUSの１つのビツトで、DBUSA8−
DBUSPRを見よ。これも、デイスクリプタ中
の1100LPMビツトのテストのためにTEST13
としてCFEカードへ送られる。 DBUSC8：データ母線Ｃで、デイジツトは８ビツ
ト。DBUSの１つのビツトで、DBUSA8−
DBUSPRを見よ。これも、デイスクリプタ中
の区切りマスクのテストのためのTEST12とし
てCFEカードへ送られる。 DC：デイストリビユーシヨン・カード。 DC1L／：プリンタへのデータ制御１のレベル。
DC2L／と関連して用いられる。プリンタの動
作（アイドル／スキヤンプリントまたは紙の前
進）を制御する２ビツト・コードの部分であ
る。 DC1LCTR：データ制御１のレベル制御レジスタ
出力。DC1Lを発生し、DTnL選択のために用
いられる。 DC2L／：プリンタへのデータ制御２のレベル。
DC1L／を参照せよ。 DC2LCTR：データ制御２のレベル制御レジスタ
出力。DC2Lを発生させ、DTnL選択のために
用いられる。 DCnL：データ制御レベル。 DCnL／：データ制御レベル。 DFLFOUND：区切り信号が検知された。２通り
ブランチングのために用いられるTEST8とし
てCFEカードへ送られる。そのステートは、
PROMsをデコードするDBUSの出力に依存す
る。それは、区切りキヤラクタがDBUSxnライ
ン上に存在するときだけ高い。 DIRAMCOL：実行されたRAMコラム中のデー
タ。実行されたコラムRAMへのデータ入力。
高い活性。 DIRAMINV：RAM中のデータが無効。無効RAM
へのデータ入力。高い活性。 DPLY11／０−DPLY13／０：デイスプレイ・ラ
イン11、12、13。背面からメインテナンス・カ
ードへ送られて、周辺従属ボード上の内部回路
をテストするために用いられる。 DSEL4／−DSEL1／：メインテナンス・カード
からのデイスプレイ選択ライン。８対１マルチ
プレクサ・チツプへの入力を選択する。 DSEL8：メインテナンス・カードからのデイス
プレイ選択８／。８対１マルチプレクサ・チツ
プをデイスプレイ回路ネツトへ能動化する。 DSELn：デイスプレイ選択ライン。 DSIM：データ・シミユレート・ライン。メイン
テナンス・データ母線。 DSIMA8／０−PARSIM／０：背面データ・シミ
ユレート母線。メインテナンス目的のためだけ
に用いられる以外はDATAxn／０ラインと同
じである。 DT1L／：プリンタへのデータ転送１のレベル。
４ビツトのフオーマツト・コードの最も重要で
ないビツト。また、イコール比較ビツトをプリ
ンタ中のコラム・ストレージ・ラツチへ転送す
るためのスキヤンプリンタ動作中に用いられ
る。 DT1LCTRL：データ転送１のレベル制御レジス
タの出力。１つのプリント・サイクル中の
DT1Lのためのソース。 DT2L／：プリンタへのデータ転送２のレベル。
DT8L／を参照せよ。 DT4L／：プリンタへのデータ転送４のレベル。
DT8L／を参照せよ。 DT8L／：プリンタへのデータ転送８のレベル。
DT2L／を通るDT8L／は、プリンタへ紙のス
ペーシングのタイム（フオーマツト制御）を転
送する４ビツト・コードを形成するために
DT1Lと関連して用いられる。これは、
DC1L／が高いときDC2L／が低いときにのみ
起こる。 DTnL：データ転送レベル。 DTnL／：データ転送レベル。低い活性。 EDPL／：プリンタからのページ・レベルの終わ
り。フオーマツト・テープ・チヤンネル12パン
チが感知されるとき、シングルまたはダブル・
スペースの紙の進みの間に低くなる。それは、
次の紙の進行のサイクルのとき、高いレベルに
リセツトされる。 ENDATMPX：データ・マルチプレクサの能動
化。マイクロコードの出力。トリステート・バ
ツフアを介してDBUSへ乗るデータ・マルチプ
レクサの出力を能動化する。 ENDLFLAG：ENDPL／の同期した結果。 ENDTX1／：DTX1の能動化。低いとき、トリス
テート・インバータを介してプリンタの
DT1L／ラインへのDT1LCTRLを能動化す
る。 ENFOR／：低いとき、プリンタへのフオーマツ
ト情報の能動化。 ENMDTX1／：メインテナンスDTX1の能動化。
低いとき、トリステート・インバータを介して
PR1F07／０へ送られるDT1LCTRLを能動化
する。 ENMFOR／：メインテナンス・フオーマツトの
能動化。PR1F04／０−PR1F07／０（メイン
テナンス周辺ライン）へのフオーマツト情報を
能動化する。 ENMPX／：DBUSへのマルチプレクサ出力の能
動化。 FORERROR：フオーマツト・エラー。２通りブ
ランチングのために用いられるTEST10として
CFEカードへ送られる。そのステートは、
PROMsをデコードするDBUSの出力に依存す
る（高い＝エラー）。 FREECLK／：CLOCK／．。常に動作してい
る。 GPRIF／：ゲート・メインテナンスPRIF（周辺
の）ラインのゲート。低いとき、トレイン・プ
リンタ・インターフエイス・ケーブルの代わり
に背面PRIFラインが選択される。 INRAMAD7−INRAMAD0：ADレジスタ出力
（レジスタのＡとＤのデイジツト）。実行された
コラムのRAMへ８ビツト入力を供給し、デー
タ・マルチプレクサへ16ビツト・レジスタ出力
を供給するためにRAMAD7−RAMAD0（BC
レジスタ）とともに用いられる。 INRAMA8−INRAMPR：CFEカード上のRAMバ
ツフアへ送られるパリテイを加えた16ビツトの
データ。DBUSA8−DBUSPRと同じ。 INTERFLG：内部フラグ。マイクロコードのリ
ステイングにおいてSTOPと呼ばれる。上位シ
ステムからのバツフア・データを受取るのを停
止するときを決定するためにマイクロコードに
よつて用いられる。 INVALID：有効でないRAMのデータ出力。高い
活性。 IOSF／：Ｉ／Ｏ SENDフリツプフロツプ。低
いとき、TP−DLPはMLIを駆動している。高
いとき、DLPはMLI情報を受取ることができ
る。 LATPRDAT：比較レジスタ中へのプリント・デ
ータのラツチ。比較レジスタへのロード入力。
低い活性。 LAT0−LAT7：比較レジスタのラツチされた出
力。 DLP：データ・リンク処理装置DL−２。 LDREGCAD：レジスタ・コラム・アドレスのロ
ード。ロードADレジスタをコラム・アドレス
でロード。一般目的レジスタのＡとＤのデイジ
ツトへのロード信号。低いとき活性。コラム・
アドレスはこのレジスタの１つの利用にすぎな
い。 LDREGAD：ロード・レジスタRAMアドレスの
ロード。BCレジスタへのRAMアドレスのロー
ド。一般目的レジスタのＢとＣのデイジツトの
ロード。マイクロコードからで、低い活性。
RAMアドレスはこのレジスタの１つの利用に
すぎない。 LOADCONT：制御レジスタのロードで、マイク
ロコードの出力。低いとき、制御レジスタをロ
ードする。 LOCAL／：低いとき、この信号はメインテナン
ス・カードがTP−DLPへのアクセスを有して
いることを示す。 LOCDIS／：ローカル・デイスプレイ。メインテ
ナンス・カードへのDSIMxn（データ・シミユ
レート）ラインを活性化させる。 LPWA8−LPWD1：水平パリテイ・ワード発生器
の出力。 LPWCD：DBUSのデイジツトＣとＤ中の水平パ
リテイ・ワードがOK。高い活性。 LPWERROR：水平パリテイ・ワード・エラー。
２通りブランチングのために用いられる
TEST6としてCFEカードへ送られる。そのス
テートは、PROMsをデコードするDBUSの出
力に依存する（高い＝エラー） MAXCOUNT：最大カウント。BCレジスタが
HEXのFFと等しいとき高い。 MC：メインテナンス・カード。 MCIDL：メインテナンス・カードの発生させら
れたCIDL／。 MCSL／：メインテナンス・カードの発生させら
れたCSL／。 MEDPL／：メインテナンス・カードの発生させ
られたEDPL／。 MICROCODE：CFEカード上の1K×52ビツトの
PROMs中に含まれるプログラム情報に与えら
れた名前。 MLI：メツセージ・レベル・インターフエイス。 MOST／：プリンタへのモータ始動コマンド。
低いパルスがプリンタ中のトレイン・モジユー
ル・モータ回路にモータを能動化させる。 MOSTCTR：モータ始動制御レジスタの出力。 MPAML／：メインテナンス・カードの発生させ
られたPAML／。 MPCSL／：メインテナンス・カードの発生させ
られたPCSL／。 MPFCL／：メインテナンス・カードの発生させ
られたPFCL／。 MPRSL／：メインテナンス・カードの発生させ
られたPRSL／。 MPR1L／：メインテナンス・カードの発生させ
られたPR1L／。 MPR1L／：メインテナンス・カードの発生させ
られたPR2L／。 MPXA8−MPXD1：データ・マルチプレクサの出
力。 MPXDATAA：データ・マルチプレクサのＡ選
択。MPXDATABを参照せよ。 MPXDATAB：データ・マルチプレクサのＢ選
択。データ・マルチプレクサへの４つの入力の
１つを選択するためにMPXDATAAに関連して
用いられる。マイクロコードの出力。 MPXPAR：データ・マルチプレクサのパリテ
イ・ビツト出力。 MPXSELAD：マルチプレクサ選択アダー。低い
ときは＃CONSTラインから、高いときはアダ
ーからアキユムレータへの入力を選択する。 OFFLINE／：メインテナンス・カードからのオ
フライン信号。また、TP−DLPがメインテナ
ンス・カード選択された後にトレイン・イメー
ジ・バツフアが再ロードされたことを確めるた
めにPDB上の信号TIBLOAD／を発生させる。 OPDECSEL：動作デコード選択。高いとき、デ
コードするPROMsがOPコードをデコードし、
低いとき、デコードするPROMsがLPW、垂直
パリテイ、区切りキヤラクタおよびフオーマツ
ト・エラーをデコードするために用いられる。 OPDEC1：PDB上の動作デコードPROMからの
OPデコード・ライン１。OPDECSELが高いと
き、16通りのブランチを実行するためにCFE
カードによつて用いられる。OPDECSELが低
いとき、この信号はフオーマツト・エラーを検
知するために用いられる。この間、デイジツ
ト・ビツト４、２および１が０に等しい場合、
OPDEC1は高い。 OPDEC2：PDB上の動作デコードPROMからの
OPデコード・ライン２。OPDECSELが高いと
き、16通りのブランチを実行するためにCFE
カードによつて用いられる。OPDECSELが低
いとき、この信号は区切り記号を検知するため
に用いられる。この間、この信号は、DBUSの
ＡとＢのデイジツトが区切りキヤラクタ
（HEX CF）を含んでいる場合のみ低い。ま
た、この信号は２通りブランチングのために用
いられるTEST9としてCFEカードへ送られ
る。 OPDEC4：PDB上の動作デココードPROMから
のOPデコード・ライン４。OPDECSELが高い
とき、16通りのブランチを実行するために
CFEカードによつて用いられる。OPDECSEL
が低いとき、この信号はLPWのチエツクのた
めに用いられる。この間、この信号は、DBUS
のＡとＢのデイジツトが良いLPW（ＡとＢの
デイジツトがＯに等しい）を示しているときの
み高い。 OPDEC8：PDB上の動作デコードPROMからの
OPデコード・ライン８。OPDECSELが高いと
き、16通りのブランチを実行するためにCFE
カードによつて用いられる。OPDECSELが低
いとき、この信号は垂直パリテイのチエツクの
ために用いられる。この間、この信号は、
DBUSのＡとＢのデイジツトが奇数の垂直パリ
テイを有するときのみ高い。 PAML／：プリンタからの紙移動レベル。紙が進
んでいる間、高い。 PAMLFLAG：PAML／の同期した結果。 PARERROR：パリテイ・エラー。２通りブラン
チングのために用いられるTESTSとしてCFE
カードへ送られる。そのステートはPROMsと
DBUSPRをデコードするDBUSの出力に依存す
る（高い＝エラー）。 PARGEN：パリテイ発生。DBUS上のデータのた
めの発生させられたパリテイ・ビツト。高い活
性（奇数パリテイ）。 PCSL／：プリンタからのプリンタ・コラム・ス
キヤン・レベル。トレイン・モジユールの回転
を複製するためと、トレイン・モジユールの近
付いてくるプリント位置のために許されるスキ
ヤン時間を識別するためとに用いられる負のパ
ルス。 PCSLFLAG：プリンタ・コラム・スキヤン・レ
ベル・フラグ。PCSLの立上がりエツジをテス
トするためにマイクロコードによつて用いられ
る。 PCSLT：PCSL／の同期した結果。 PCTP／：プリンタへのプリンタ・コラム・タイ
ミング・パルス。矩形波クロツク。 PCTPFLAG：プリンタ・コラム・タイミング・
パルス・フラグ。各PCTPパルスの立下がりエ
ツジで起こる正のパルス。 PCTP1−PCTP8：プリンタ・コラム・タイミン
グ・パルス・ジヤンパ。 PDB：周辺従属ボード。 PERF／：パリテイ・エラー・フリツプフロツ
プ。CFEカードから。プリンタへの信号を殺
す。 PFCL／：プリンタからのプリンタ最終コラム・
レベル。スキヤン動作中にプリンタ・ロジツク
が最後のコラムに到達したとき低くなる。TP
−DLPによつて用いられない。 PFCLFLAG：PFCL／の同期した結果。 PRIFnn／Ｏ：シミユレートされた周辺インター
フエイス・ライン。 PRSL／：プリンタからのプリンタ速度レベル。
TP−DLPによつて用いられない。 PRSLFLAG：プリンタ速度レベル。PRSL／を
見よ。 PR1L／：プリンタからのプリンタ準備完了１の
レベル。プリンタが用意できているとき（オン
ライン）高い。プリンタがコマンドを受取る用
意のできていることを示す。 PR1LFLAG：PR1L／の同期した結果。 PR2L／：プリンタからのプリンタ準備完了２の
レベル。トレイン・モジユール・モータ回路が
能動化されたとき（モータが動いているとき）
低い。 PR2LFLAG：PR2L／の同期した結果。 RAMAD8：RAMバツフア・アドレス・ビツト
８。制御レジスタによつて発生させられる。 RAMAD9−RAMAD0：BCレジスタからのRAM
バツフア・アドレス・ライン。RAMAD7−
RAMAD0はまた、INRAMAD7−INRAMAD0
ラインとともに、レジスタのＢとＣのデイジツ
トをデータ・マルチプレクサへ供給するために
用いられる。RAMAD9はアースされて、用い
られない。RAMAD8は制御レジスタによつて
発生させられる。 RAMA8−RAMD1：CFEカードからの16ビツト
のRAMバツフア出力。 RAMPAR：RAMパリテイ。CFEカード上の
RAMバツフアからのパリテイ・ビツト。 RCV／：受取り／。低いとき、この信号は、デ
イストリビユーシヨン・カード（DC）からデ
ータを受取るためにDATAxnレシーバをター
ン・オンする。PDB上のライン変更ロジツクに
よつて発生させられる。 REGISTER FILES：レジスタ・フアイル・チツ
プで、R44Os。12個の８ビツト・アキユムレー
タとして用いられる６つのチツプ。 RESTLPW：LPWのリセツト。マイクロコード
出力。LPW発生器にすべて１を与える。 RSETPCSL：PCSLフラグのリセツト。 RSETTIB／：TIBロード・フリツプフロツプの
リセツト。 SELTHBH：上半分／下半分の選択。マイクロコ
ード出力。低いとき、RAMバツフア出力デイ
ジツトＡとＢを選択し、高いときデイジツトＣ
とＤを選択する（RAM出力マルチプレクサ・
チツプのために）。 SEL0−SEL7：比較マルチプレクサからの選択さ
れた８ビツトのデータ。 SEL2／−SEL4／：２、３および４の選択。
CFEカード上のBRANCH6と＃BRANCHライ
ンから発生させられる。A0発生のためにどの
８対１のマルチプレクサ・チツプが用いられる
かを選択するために用いられる。 SEL5／：５／の選択。低いとき、PROMのアド
レスビツト０がRAMアドレス・ラインから引
出されることを示す。 SELn：ラインの選択。 SETCSLF：チエイン同期レベル・フロツプのセ
ツト。同期フリツプフロツプへの入力を与え
る。低い活性。 SIMRCV／：受取り／のシミユレート。PDB上の
ライン変更ロジツクによつて発生させられる。
DATAxnラインをシミユレートするためにメ
インテナンス・テストの間、用いられる。 SPARE：予備のジヤンパ。用いられない。 SW1／：１／をスイツチする。メインテナン
ス・カードから。 SYNCFLAG：同期フラグ。チエイン同期フリツ
プフロツプの出力。 TERMF／：CFEカードからの終了信号。信号
INTERFLG（マイクロコード・リステイング
中のSTOP）を発生させるためにPDB上で用い
られる。 THRAMCLD：RAMの実行されたコラム選択の
上半分。高いとき、PIBの上半分を示す。 TIB＝PIB：トレイン・イメージ・バツフアがプ
リント・イメージ・バツフアに等しい。比較レ
ジスタ中のデータが比較マルチプレクサによつ
て選択されたデータに等しい。高い活性。 TIBLOAD／：トレイン・イメージ・バツフア・
ロード。低いとき、トレイン・イメージ・バツ
フアがロードされることを必要としていること
を示す。 TP−DLP：トレイン・プリンタ・データ・リン
ク処理装置DL−２。 TRAIN ID：トレイン識別。プリンタに装着され
たトレインの６ビツト識別番号である。 WECOLDN：実行されたコラムの書込能動化。
コラムが実行されたRAMへの書込能動化信
号。低い活性。 WERAMBUF：RAMバツフアの書込能動化。
CFEカード上のRAMバツフアへの書込能動化
信号。マイクロコード出力＃J4と8CLK1によ
つて発生させられる。低い活性。 WERAMINV：無効RAMの書込能動化。無効
RAMへの書込能動化入力。低い活性。 WEREGFIL：マイクロコードからのレジスタ・
フアイル書込能動化信号で、アドレスされた４
×４のレジスタ・フアイル・チツプ（アキユム
レータ）へ書込能動化信号を供給する。 XMIT／：伝送／。低いとき、DATAxnドライバ
が能動化される。 1100LPMJ：分あたり1100ラインのプリンタ・ジ
ヤンパ。フイールド装着されている。低い活
性。 120COLIP：120コラム・ジヤンパ。低い活性。
フイールド装着されたジヤンパ。 132COLIP：132コラム・ジヤンパ。低い活性。
フイールド装着されたジヤンパ。 デイストリビユーシヨン・カード・インターフエ
イス： 前に第２図で示されるように、データ・リンク
処理装置はベース・モジユール装置中に収納され
ている。２枚のカードからなる各データ・リンク
処理装置は、データ・リンク処理装置のプリント
された回路ボートが接続される共通背面を有する
ベース・モジユール容器に滑り込む。 ２０0d，２０1dのようなデイストリビユーシヨ
ン・カードと共通のフロント・エンド１０c間の
すべての通信は第３図の２０0Bのようなデータ・
リンク処理装置のベース・モジユール背面を介し
て行なわれる。その背面はベース・モジユール中
に装着されるすべてのカードに共通である。 表は共通フロント・エンドへのデイストリビ
ユーシヨン・カード・インターフエイス上で起こ
るすべての背面信号のリストを示す。第４Ａ図の
母線３２の17ビツトの広いデータ部分は、共通フ
ロント・エンド（CFE）上のデイストリビユー
シヨン・カード（DC）から受取られる。この同
じ17ビツト母線は、データ・リンク処理装置がデ
ータをデイストリビユーシヨン・カードへ送り返
しているとき、（PDB上のドライバによつて）反
対方向に駆動されている。この母線の方向を制御
する能動化レベルは、周辺従属ボード上で発生さ
せられる。しかし、出力専用形の周辺装置ととも
に働くトレイン・プリンタ・データ・リンク処理
装置（トレイン・プリンタ）はデータを送り返さ
ないで、もつぱらプリントするためにデータを受
取る。
の並列ビツトで伝送される。DLPのOPコードは
次の４つのタイプに限定される。 １ 読出 ２ 書込 ３ テスト ４ エコー データを転送しない動作は“テスト”と考えら
れる。そして、テストは上位システムが結果デイ
スクリプタだけを受取ることになる動作として定
義される。エコーは上位システムからのデータの
バツフア・ロードをDLPに受入れさせて、次にそ
れを上位システムに送り返すメインテナンス動作
である。これによつて、そのDLPバツフアに関す
る限りＩ／Ｏデータ経路の素早い信任チエツクが
可能となる。また、種々の翻訳ロジツクがエコー
動作によつてチエツクされ得る。 基本的動作に関係する情報をさらに必要とする
DLPは、バリアントの形でその情報を得る。第１
のＩ／Ｏデイスクリプタの転送は４つのOPコー
ドのビツトを含んでおり、12までのバリアント・
コードのビツトを含んでいる。それ以上のバリア
ントは16の並列ビツトのインクリメントで転送さ
れ、いかなるサイズにも制限されていない。 結果デイスクリプタ： 結果デイスクリプタは、奇数パリテイを含む17
の並列ビツトに沿つて上位システムへ伝送され
る。DLP結果デイスクリプタの最初のワードの最
初の４ビツト（１デイジツト）はすべてのDLPに
共通である。これらの最初の４つのビツトは次の
ようである。ビツト 意 義 Ａ８ 周辺装置準備未了。 Ａ４ Ｉ／Ｏデイスクリプタ・エラー。 Ａ２ MLI垂直パリテイ・エラー。 Ａ１ MLI水平パリテイ・エラー。 “DLP結果デイスクリプタ”のＢとＣおよびＤ
のデイジツトはデータ・リンク処理装置のタイプ
に応じて変化するであろう。 第４Ａ図は共通フロントエンド１０c（それは
しばしば“共通Ｉ／Ｏ”装置と名付けられてい
る）のブロツク図を示す。メインテナンス・カー
ド２０0nから来るメインテナンス制御母線３０
は、アドレス・マルチプレクサ１２への１つの出
力と周辺従属ボード（PDB）８０への母線３７上
のもう１つの出力を有するレシーバ１５への入力
を提供する。 デイストリビユーシヨン・カードのデータ母線
３２はレシーバ１６への入力を提供し、一方、ラ
イン３１は周辺従属ボード８０からレシーバ１６
へのもう１つの入力（RCV／）を提供する。レ
シーバ１６の１つの出力はアドレス・マルチプレ
クサ１２へ供給され、一方、もう１つの出力は
PDB８０へのデータ母線として母線３６を形成す
る。 レシーバ１７はメインテナンス・カードのデー
タ母線３４からの１つの入力と、周辺従属ボード
PDB８０からのもう１つの制御であるSIMRCV／
（シミユレート受取り）の入力線３３を有してい
る。レシーバ１７はアドレス・マルチプレクサ１
２への出力とデータ母線３８への出力を提供す
る。 PDB８０からの母線３５はアドレス・マルチプ
レクサ１２へのもう１つの入力を提供し、一方、
PDB８０からのライン３６上の低次のアドレス・
ビツト（AO）はPROM１３への入力を提供す
る。PROM１３はPROMレジスタ１４への母線を
提供し、そのレジスタは２つの入力を有する
ANDゲート２４からの入力を有する。その２つ
の入力の１つはPROMCLK／ラインを構成し、
もう１つの入力はパリテイ・エラーが検知された
かどうかを知らせるパリテイ・チエツク回路１８
からの信号である。 PROMレジスタ１４はメインテナンス・デイス
プレイ信号のために母線４０上の出力を有し、ベ
ース・モジユールの共通背面に接続している。
PROMレジスタ１４のもう１つの出力はリクエス
ト・ステータス・ラツチ回路１９に接続してお
り、その回路１９はその出力をドライバ２０に供
給し、そのドライバは上位システムへの割込み信
号であるIOSF（Ｉ／Ｏ送出フリツプフロツプ）
ステータスとREQ（リクエスト）およびEMREQ
（緊急リクエスト）などに命名された信号を提供
する。この母線もまた共通背面に接続している。 PROMレジスタ１４の出力は母線４３の制御ラ
インとPDB利用母線４４およびマルチプレクサ可
能化母線４５を含んでおり、これらのすべては周
辺従属ボードPDB８０に接続している。 ランダム・アクセス・メモリまたはRAMバツ
フア・ストレージ２２は周辺従属ボード８０から
の４組の入力を有していることがわかるであろ
う。これらの入力は、チツプ選択ライン５０、書
込可能化ライン５１、母線５２中のRAMデータ
およびRAMアドレス母線５３である。RAM２２
の出力母線はRAMデータ出力母線と名付けられ
ており、それは周辺従属ボード８０に接続してい
る。 共通フロントエンド・カード（CFE）： 共通フロントエンド（CFE）１０cのブロツク
図を示す第４Ａ図を参照して、その共通フロント
エンドの中央動作素子はPROM制御装置とストレ
ージ装置１３である。PROMストレージ１３は13
個の独立したPROMチツプからなり、それらは１
０２４の52ビツトワードの全ストレージ容量を有
することができる。これは奇数パリテイを含む。 第４Ａ図に見られるように、共通フロント・エ
ンドはまた、データ母線３２上のデイストリビユ
ーシヨン・カードおよび制御母線３０上のメイン
テナンス・カードとのデータ・リンク処理装置
（DLP）のインターフエイスのためにレシーバ１
５，１６および１７を含んでいる。これらの母線
のための“能動化”信号は周辺従属ボード
（PDB）８０によつて駆動される。 データ・リンク処理装置のRAMストレージ・
バツフア２２は奇数パリテイを含む１０２４の17
ビツト・ワードの容量を有している。RAMスト
レージ装置２２は周辺従属ボード８０によつて完
全に制御される（第５Ａ図）。次の表Ａは共通
フロント・エンドで用いられる種々の信号や用語
の注解の一覧表である。表Ｂはトレイン・プリ
ンタ・データ・リンク処理装置の周辺従属ボード
PDB８０で用いられる用語の注解である。 表 Ａ 共通フロント・エンド・カードの用語の注解 A0：PROMアドレス・ビツト０。 A1：PROMアドレス・ビツト１。 A2：PROMアドレス・ビツト２。 A3：PROMアドレス・ビツト３。 A4：PROMアドレス・ビツト４。 A5：PROMアドレス・ビツト５。 A6：PROMアドレス・ビツト６。 A7：PROMアドレス・ビツト７。 A8：PROMアドレス・ビツト８。 A9：PROMアドレス・ビツト９。 ADLOC／：高いとき、DLPがアドレスされた
MCであるか、またはDLPアドレスが有効でな
い。 ADRVLD／０：低いとき、LOCnn／０が有効。 AF：高いとき、ストローブＩ／Ｏが受取られ
た。 AF／：低いとき、ストローブＩ／ＯがPDBに送
られる。 BASLCL／０：低いとき、ベースがローカルで
ある。 BR6：PROMアドレス選択のためのPDBからのブ
ランチ・ライン。 BROP：高いとき、16通りのPROMアドレス・ブ
ランチが選択される。 BRST：高いとき、PROMアドレスのためのスタ
ツク・レジスタを用いる。 BUFFEND／：活性が低い。PDBから。バース
ト・モードを停止するのに用いられる。 CLK8：８メガヘルツのクロツク。 CLK8／：８メガヘルツのクロツクでない。 CLKEN：高活性、クロツク調整レベル。 CLKEN／：低活性、PDBとCFE上のクロツクを
能動化するために用いられる。 CLKST：高いとき、PROMクロツクが不能化さ
れる。 CLOCK..0：MCからの８メガヘルツの背面クロ
ツク。 CLOCK／：CFE制御ロジツク・クロツク。 CLR／：活性が低い。ロジツク・クリア用語。 CLRD：活性が高い。ロジツク制御用語。 CLRLAT：活性が高い。SCLR制御に用いられる
ロジツク用語。 CONECT／：活性が低い。DCがDLPに接続され
ている。 CS／：活性が低い。RAMチツプ選択レベル。 DATAA8／０−DATAPR／０：DCからの17ビ
ツトのデータ母線。 DBUSA8−PARITY／０：17ビツトのデータ母
線。 DBUSn：PROMアドレスMPXsへの入力として用
いられる９ビツト母線。 DIOSND／０：活性が低い。MCへのＩ／OSEND
レベル。 DLCPST／０：活性が低い。MCへのDLPストロ
ーブ。 DPLY01−DPLY10／０：MCへの10本のデイス
プレイ・ライン。 DSEL1／−DSEL4／：デイスプレイ・ラインへ
のデータ選択のためのマルチプレクサ・アドレ
ス・ライン。 DSEL8／：活性が低い。デイスプレイ・ライン
への入力のためのマルチプレクサ・チツプ選択
ライン。 DSIMA8／０−PARSIM／０：MCからの17ビツ
トのデータ母線。 DSIMn：DSIMラインの９ビツト。DBUSnなるた
めに用いられる。 DSTAT1／０−DSTAT8／０：MCへの４つの
DLPステータス・ライン。 EMREQ：活性が高い。DLP緊急リクエスト。 EMRREQ／０：活性が低い。DCへのDLP緊急リ
クエスト。 GPRIF／：PDBへの周辺母線制御用語。 GPRIF／．０：活性が低い。MCから。PDB周辺
ケーブルを分離する。 GRP0／：活性が低い。MCへの16ラインのデイ
スプレイを制御する。 INRAMA8−INRAMPR：17のRAM入力データ・
ライン。 IOSF：PDBへのＩ／Ｏ SENDフリツプフロツ
プ。 IOSND／．０：DCへのＩ／Ｏ SEND。 LCLCLR／０：活性が低い。MCからのクリア・
レベル。 LCPAD：活性が高い。DLPがDCまたはMCによ
つてアドレスされる。 LCPAD／：活性が低い。DLPがDCまたはMCに
よつてアドレスされる。 LCPADF：活性が低い。DLPがDCまたはMCに
よつてアドレスされる。 LCPCON／０：活性が低い。DLPがDCに接続さ
れる。 LCPRQn／０：活性が低い。DCへのDLPリクエ
スト・レベル。 LCPSTL：活性が高い。DLPストローブ・レベ
ル。 LCPSTL／０：活性が低い。DCへのDLPストロ
ーブ・レベル。 LCSTU1／０−LCSTU8／０：DCへの４つの
DLPステータス・ライン。 LOCAL／：活性が高い。DLPがアドレスされた
MCでなく、またはアドレスが有効でない。 LOCAL／．１：活性が低い。DLPがアドレスさ
れたMCである。 LOCnn／．０：MCからのローカル・アドレス・
ライン。 MLCPAD／０：活性が低い。DLPはMCによつて
アドレスされる。 MSTCLR／０：活性が低い。MCからのベース・
パワーアツプ・クリア。 MSTIOL／０：活性が低い。MCからのメインテ
ナンス・ストローブＩ／Ｏ。 MTERM／．０：活性が低い。MCからのメイン
テナンス終了。 OFFLN：活性が高い。MCがCFEをローカル化
した。 OFFLN／：活性が低い。DLPがローカルであ
る。 OFFLIN／０：活性が低い。MCからのオフライ
ン制御レベル。 OPDEC1：16通りブランチングのときのPDBか
らのPROMアドレスのA0ビツト。 OPDECX：16通りブランチングのときのPDBか
らのPROMアドレスのビツトA1−A3。 PARSIM／０：MCからのデータ・シミユレー
ト・パリテイ・ライン。 PER：活性が高い。PROMの出力パリテイが偶
数である（エラー）。 PERF：活性が高い。PROMパリテイ・エラーが
存在する。 PERF／：活性が低い。PROMパリテイ・エラー
（クロツクを不能化する）。 PROMCLK／：PROMクロツク。 RAM：RAMAD0−RAMAD9によつてアドレス
されたRAMの17ビツト。 RAMA8−RAMPR：RAM出力情報の17ビツト。 RCV／：活性が低い。DCからのデータ母線を能
動化する。 REQ：活性が高い。DCアテンシヨンのための
DLPリクエスト。 SCLR：活性が高い。同期化されたクリア。
PROMアドレス＝０をセツトする。 SEL2／−SEL6／：活性が低い。MPXの能動化
のためにPDBへ。 SELCLR／０：活性が低い。DCからのクリア・
ライン。 SEMREQ／：活性が低い。緊急リクエストがベ
ース中に存在している。 SIMRCV／：活性が低い。MCのDSIMラインを
能動化する。PDBから。 SP／．．．．０：活性が低い。MCからの単一パル
ス・モード。 ST1−ST8：CFE内のDLPのステータス・ライ
ン。 START／．０：活性が低い。MCから。単一パ
ルス・モード中のクロツクを許す。 STCKA8−STCKA0：スタツク・ブランチング
中に用いられるPROMアドレス・ライン。 STCLKEN：高くなるとき活性。スタツク・レジ
スタ＋１までカウントする。 STIOL／．０：活性が低い。DCからのストロー
ブＩ／Ｏ。 STOPB：活性が高い。バースト・モードを停止
するために用いられる。 STOPB／：活性が低い。PDBへのバースト・モ
ードを停止させる。 STOPF：２通りPROMブランチング・ビツト。 SW1／：活性が低い。PROMメインテナンス読
出を行なうために用いられる。 SWH.1／．０：活性が低い。MCからのSW1／。 TERMF：２通りPROMブランチング・ビツト。 TERMF／：活性が低い。バースト・モードを終
了させるために用いられる。 TERM／．．０：活性が低い。DCからの終了レベ
ル。 TEST5とTEST6：PDBからの２通りPROMブラ
ンチング・ビツト。 TEST8−TEST14：PDBからの２通りPROMブ
ランチング・ビツト。 WE／：活性が低い。RAM書込能動化レベル。 ＃BRANCH1−＃BRANCH5：PROMブランチン
グ制御ライン。 ＃CONST0−＃CONST7：多目的PROM出力。
PDB従属。 ＃G3−＃L4：PDB従属PROM出力（PDB用語の
注釈を見よ）。 ＃LCPSTL／：活性が低い。DLPストローブ・
レベル。PROM制御装置からDCへ。 ＃LDINT／：活性が低い。PROMのMLI母線制
御レベル（ロード・インターフエイス） ＃LDSTK／：活性が低い。現在のPROMアドレ
スのスタツク・レジスタ・ロードを許す。この
レベルはすべてのマイクロコード・サブルーチ
ンの間高く維持される。 ＃NEXT0−＃NEXT8：PROMアドレス・ビツ
ト。 ＃PARITY：PROMパリテイ・ビツト（奇数）。 ＋5V：電源からのVCC。 表 Ｂ トレイン・プリンタとデータ・ リンク処理装置PDBの語彙 ＃BRANCH1−＃BRANCH3：A0を発生させるた
めにどの信号が選択されるかを決めるマイクロ
コードからのブランチ・ライン。 ＃CONST7−＃CONST0：PDB上の制御レジス
タへの制御ステータス・ラインでマイクロコー
ドの出力。アキユムレータのためのリテラル入
力をも含んでいる。 ＃J4：マイクロコードからの書込能動化信号。
CFEカードWE／（書込能動化）を発生させる
ための８メガヘルツでゲートされる。 ACC1：マイクロコードからのアキユムレータの
アドレス・ビツト１。 ACC2：マイクロコードからのアキユムレータの
アドレス・ビツト２。 ACC4：マイクロコードからのアキユムレータの
アドレス・ビツト４。 ACC8：マイクロコードからのアキユムレータの
アドレス・ビツト８。 AD0−AD7：アキユムレータのデータ。アキユム
レータの８ビツト出力。 A0：PROMのアドレス・ビツト０。テストされ
る信号のステートに依存して２通りブランチン
グを行なうマイクロコードによつて取り扱われ
る。 BOTCF／：DBUSの最後のキヤラクタがHEXの
CF（区切りキヤラクタ・コード）に等しい。
低い活性。 BR6：ブランチ６の信号でマイクロコードの出力
＃14。どの信号がA0（CFEのマイクロコー
ド・アドレスのLSB）を発生させるかを選択す
る他の＃BRANCH信号とともに用いられる。 CDPARGEN：DBUSデイジツトＣとＤが奇数パ
リテイを有している。高い活性。 CFE：共通フロント・エンド。 CIDL／：プリンタからのチエイン識別レベルト
レイン・モジユールのノツチを入れられたギヤ
の歯から発生させられる負のパルスの６ビツト
IDコード。 CIDLFLAG：CIDL／の同期した結果。 CID8−DID1：識別ジヤンパ。 CLEAR／：CFEカードからのクリア信号。 CLKEN／：CFEカードからのクロツク能動化。
高いときPDBクロツクを不能化する。 CLKLPWRG：クロツクの水平パリテイ・ワード
（LPW）で、マイクロコード出力。通常は高
い。LPW発生器はこの信号の正のエツジでク
ロツクされる。 CLOCK..0：背面からの８メガヘルツのクロツ
ク。 COLDONE：コラムが実行された。実行された
コラムRAMの出力。コラムがサービスされた
とき高いレベル。前面上でTEST14になり、２
通りブランチングのためにCFEカードへ送ら
れる。 CONECT／：低いとき、この信号は上位システ
ムとの接続状態を示す。 CONTRAD1−CONTRAD6：制御レジスタへの
制御アドレス入力。マイクロコードから。 CS／：チツプ選択。低いとき、CFEカード上の
RAMバツフアを能動化する。この信号はPDB
上でアースされている。 CSL／：プリンタからのチエイン同期レベル。負
のパルスで、トレイン・モジユールの各回転に
関して１回起こる。それはトレイン・モジユー
ルと同期を保つためにTP−DLPによつて用い
られる。それはトレイン上の最初のチエイン同
期パルスから進展させられる。次の６つのチエ
イン同期パルスはCIDLラインへゲートされ
る。 CSLF：チエイン同期レベル・フリツプフロツ
プ。 CSLFLAG：CSL／．の同期した結果。 DATAA8／０−PARITY／０：背面共通データ
母線。トリステート・インバータを介して
DBUSから。XMITによつて能動化される。 DBUS：17ビツトのデータ母線。 DBUSA8−DBUSPR：17ビツトのデータ母線。 DBUSA8：データ母線Ａで、デイジツトは８ビ
ツト。DBUSのMSBで、DBUSA8−DBUSPRを
見よ。これも、デイスクリプタ中の紙前進情報
のテストのためにTEST11としてCFEカードへ
送られる。 DBUSC4：データ母線Ｃで、デイジツトは４ビツ
ト。DBUSの１つのビツトで、DBUSA8−
DBUSPRを見よ。これも、デイスクリプタ中
の1100LPMビツトのテストのためにTEST13
としてCFEカードへ送られる。 DBUSC8：データ母線Ｃで、デイジツトは８ビツ
ト。DBUSの１つのビツトで、DBUSA8−
DBUSPRを見よ。これも、デイスクリプタ中
の区切りマスクのテストのためのTEST12とし
てCFEカードへ送られる。 DC：デイストリビユーシヨン・カード。 DC1L／：プリンタへのデータ制御１のレベル。
DC2L／と関連して用いられる。プリンタの動
作（アイドル／スキヤンプリントまたは紙の前
進）を制御する２ビツト・コードの部分であ
る。 DC1LCTR：データ制御１のレベル制御レジスタ
出力。DC1Lを発生し、DTnL選択のために用
いられる。 DC2L／：プリンタへのデータ制御２のレベル。
DC1L／を参照せよ。 DC2LCTR：データ制御２のレベル制御レジスタ
出力。DC2Lを発生させ、DTnL選択のために
用いられる。 DCnL：データ制御レベル。 DCnL／：データ制御レベル。 DFLFOUND：区切り信号が検知された。２通り
ブランチングのために用いられるTEST8とし
てCFEカードへ送られる。そのステートは、
PROMsをデコードするDBUSの出力に依存す
る。それは、区切りキヤラクタがDBUSxnライ
ン上に存在するときだけ高い。 DIRAMCOL：実行されたRAMコラム中のデー
タ。実行されたコラムRAMへのデータ入力。
高い活性。 DIRAMINV：RAM中のデータが無効。無効RAM
へのデータ入力。高い活性。 DPLY11／０−DPLY13／０：デイスプレイ・ラ
イン11、12、13。背面からメインテナンス・カ
ードへ送られて、周辺従属ボード上の内部回路
をテストするために用いられる。 DSEL4／−DSEL1／：メインテナンス・カード
からのデイスプレイ選択ライン。８対１マルチ
プレクサ・チツプへの入力を選択する。 DSEL8：メインテナンス・カードからのデイス
プレイ選択８／。８対１マルチプレクサ・チツ
プをデイスプレイ回路ネツトへ能動化する。 DSELn：デイスプレイ選択ライン。 DSIM：データ・シミユレート・ライン。メイン
テナンス・データ母線。 DSIMA8／０−PARSIM／０：背面データ・シミ
ユレート母線。メインテナンス目的のためだけ
に用いられる以外はDATAxn／０ラインと同
じである。 DT1L／：プリンタへのデータ転送１のレベル。
４ビツトのフオーマツト・コードの最も重要で
ないビツト。また、イコール比較ビツトをプリ
ンタ中のコラム・ストレージ・ラツチへ転送す
るためのスキヤンプリンタ動作中に用いられ
る。 DT1LCTRL：データ転送１のレベル制御レジス
タの出力。１つのプリント・サイクル中の
DT1Lのためのソース。 DT2L／：プリンタへのデータ転送２のレベル。
DT8L／を参照せよ。 DT4L／：プリンタへのデータ転送４のレベル。
DT8L／を参照せよ。 DT8L／：プリンタへのデータ転送８のレベル。
DT2L／を通るDT8L／は、プリンタへ紙のス
ペーシングのタイム（フオーマツト制御）を転
送する４ビツト・コードを形成するために
DT1Lと関連して用いられる。これは、
DC1L／が高いときDC2L／が低いときにのみ
起こる。 DTnL：データ転送レベル。 DTnL／：データ転送レベル。低い活性。 EDPL／：プリンタからのページ・レベルの終わ
り。フオーマツト・テープ・チヤンネル12パン
チが感知されるとき、シングルまたはダブル・
スペースの紙の進みの間に低くなる。それは、
次の紙の進行のサイクルのとき、高いレベルに
リセツトされる。 ENDATMPX：データ・マルチプレクサの能動
化。マイクロコードの出力。トリステート・バ
ツフアを介してDBUSへ乗るデータ・マルチプ
レクサの出力を能動化する。 ENDLFLAG：ENDPL／の同期した結果。 ENDTX1／：DTX1の能動化。低いとき、トリス
テート・インバータを介してプリンタの
DT1L／ラインへのDT1LCTRLを能動化す
る。 ENFOR／：低いとき、プリンタへのフオーマツ
ト情報の能動化。 ENMDTX1／：メインテナンスDTX1の能動化。
低いとき、トリステート・インバータを介して
PR1F07／０へ送られるDT1LCTRLを能動化
する。 ENMFOR／：メインテナンス・フオーマツトの
能動化。PR1F04／０−PR1F07／０（メイン
テナンス周辺ライン）へのフオーマツト情報を
能動化する。 ENMPX／：DBUSへのマルチプレクサ出力の能
動化。 FORERROR：フオーマツト・エラー。２通りブ
ランチングのために用いられるTEST10として
CFEカードへ送られる。そのステートは、
PROMsをデコードするDBUSの出力に依存す
る（高い＝エラー）。 FREECLK／：CLOCK／．。常に動作してい
る。 GPRIF／：ゲート・メインテナンスPRIF（周辺
の）ラインのゲート。低いとき、トレイン・プ
リンタ・インターフエイス・ケーブルの代わり
に背面PRIFラインが選択される。 INRAMAD7−INRAMAD0：ADレジスタ出力
（レジスタのＡとＤのデイジツト）。実行された
コラムのRAMへ８ビツト入力を供給し、デー
タ・マルチプレクサへ16ビツト・レジスタ出力
を供給するためにRAMAD7−RAMAD0（BC
レジスタ）とともに用いられる。 INRAMA8−INRAMPR：CFEカード上のRAMバ
ツフアへ送られるパリテイを加えた16ビツトの
データ。DBUSA8−DBUSPRと同じ。 INTERFLG：内部フラグ。マイクロコードのリ
ステイングにおいてSTOPと呼ばれる。上位シ
ステムからのバツフア・データを受取るのを停
止するときを決定するためにマイクロコードに
よつて用いられる。 INVALID：有効でないRAMのデータ出力。高い
活性。 IOSF／：Ｉ／Ｏ SENDフリツプフロツプ。低
いとき、TP−DLPはMLIを駆動している。高
いとき、DLPはMLI情報を受取ることができ
る。 LATPRDAT：比較レジスタ中へのプリント・デ
ータのラツチ。比較レジスタへのロード入力。
低い活性。 LAT0−LAT7：比較レジスタのラツチされた出
力。 DLP：データ・リンク処理装置DL−２。 LDREGCAD：レジスタ・コラム・アドレスのロ
ード。ロードADレジスタをコラム・アドレス
でロード。一般目的レジスタのＡとＤのデイジ
ツトへのロード信号。低いとき活性。コラム・
アドレスはこのレジスタの１つの利用にすぎな
い。 LDREGAD：ロード・レジスタRAMアドレスの
ロード。BCレジスタへのRAMアドレスのロー
ド。一般目的レジスタのＢとＣのデイジツトの
ロード。マイクロコードからで、低い活性。
RAMアドレスはこのレジスタの１つの利用に
すぎない。 LOADCONT：制御レジスタのロードで、マイク
ロコードの出力。低いとき、制御レジスタをロ
ードする。 LOCAL／：低いとき、この信号はメインテナン
ス・カードがTP−DLPへのアクセスを有して
いることを示す。 LOCDIS／：ローカル・デイスプレイ。メインテ
ナンス・カードへのDSIMxn（データ・シミユ
レート）ラインを活性化させる。 LPWA8−LPWD1：水平パリテイ・ワード発生器
の出力。 LPWCD：DBUSのデイジツトＣとＤ中の水平パ
リテイ・ワードがOK。高い活性。 LPWERROR：水平パリテイ・ワード・エラー。
２通りブランチングのために用いられる
TEST6としてCFEカードへ送られる。そのス
テートは、PROMsをデコードするDBUSの出
力に依存する（高い＝エラー） MAXCOUNT：最大カウント。BCレジスタが
HEXのFFと等しいとき高い。 MC：メインテナンス・カード。 MCIDL：メインテナンス・カードの発生させら
れたCIDL／。 MCSL／：メインテナンス・カードの発生させら
れたCSL／。 MEDPL／：メインテナンス・カードの発生させ
られたEDPL／。 MICROCODE：CFEカード上の1K×52ビツトの
PROMs中に含まれるプログラム情報に与えら
れた名前。 MLI：メツセージ・レベル・インターフエイス。 MOST／：プリンタへのモータ始動コマンド。
低いパルスがプリンタ中のトレイン・モジユー
ル・モータ回路にモータを能動化させる。 MOSTCTR：モータ始動制御レジスタの出力。 MPAML／：メインテナンス・カードの発生させ
られたPAML／。 MPCSL／：メインテナンス・カードの発生させ
られたPCSL／。 MPFCL／：メインテナンス・カードの発生させ
られたPFCL／。 MPRSL／：メインテナンス・カードの発生させ
られたPRSL／。 MPR1L／：メインテナンス・カードの発生させ
られたPR1L／。 MPR1L／：メインテナンス・カードの発生させ
られたPR2L／。 MPXA8−MPXD1：データ・マルチプレクサの出
力。 MPXDATAA：データ・マルチプレクサのＡ選
択。MPXDATABを参照せよ。 MPXDATAB：データ・マルチプレクサのＢ選
択。データ・マルチプレクサへの４つの入力の
１つを選択するためにMPXDATAAに関連して
用いられる。マイクロコードの出力。 MPXPAR：データ・マルチプレクサのパリテ
イ・ビツト出力。 MPXSELAD：マルチプレクサ選択アダー。低い
ときは＃CONSTラインから、高いときはアダ
ーからアキユムレータへの入力を選択する。 OFFLINE／：メインテナンス・カードからのオ
フライン信号。また、TP−DLPがメインテナ
ンス・カード選択された後にトレイン・イメー
ジ・バツフアが再ロードされたことを確めるた
めにPDB上の信号TIBLOAD／を発生させる。 OPDECSEL：動作デコード選択。高いとき、デ
コードするPROMsがOPコードをデコードし、
低いとき、デコードするPROMsがLPW、垂直
パリテイ、区切りキヤラクタおよびフオーマツ
ト・エラーをデコードするために用いられる。 OPDEC1：PDB上の動作デコードPROMからの
OPデコード・ライン１。OPDECSELが高いと
き、16通りのブランチを実行するためにCFE
カードによつて用いられる。OPDECSELが低
いとき、この信号はフオーマツト・エラーを検
知するために用いられる。この間、デイジツ
ト・ビツト４、２および１が０に等しい場合、
OPDEC1は高い。 OPDEC2：PDB上の動作デコードPROMからの
OPデコード・ライン２。OPDECSELが高いと
き、16通りのブランチを実行するためにCFE
カードによつて用いられる。OPDECSELが低
いとき、この信号は区切り記号を検知するため
に用いられる。この間、この信号は、DBUSの
ＡとＢのデイジツトが区切りキヤラクタ
（HEX CF）を含んでいる場合のみ低い。ま
た、この信号は２通りブランチングのために用
いられるTEST9としてCFEカードへ送られ
る。 OPDEC4：PDB上の動作デココードPROMから
のOPデコード・ライン４。OPDECSELが高い
とき、16通りのブランチを実行するために
CFEカードによつて用いられる。OPDECSEL
が低いとき、この信号はLPWのチエツクのた
めに用いられる。この間、この信号は、DBUS
のＡとＢのデイジツトが良いLPW（ＡとＢの
デイジツトがＯに等しい）を示しているときの
み高い。 OPDEC8：PDB上の動作デコードPROMからの
OPデコード・ライン８。OPDECSELが高いと
き、16通りのブランチを実行するためにCFE
カードによつて用いられる。OPDECSELが低
いとき、この信号は垂直パリテイのチエツクの
ために用いられる。この間、この信号は、
DBUSのＡとＢのデイジツトが奇数の垂直パリ
テイを有するときのみ高い。 PAML／：プリンタからの紙移動レベル。紙が進
んでいる間、高い。 PAMLFLAG：PAML／の同期した結果。 PARERROR：パリテイ・エラー。２通りブラン
チングのために用いられるTESTSとしてCFE
カードへ送られる。そのステートはPROMsと
DBUSPRをデコードするDBUSの出力に依存す
る（高い＝エラー）。 PARGEN：パリテイ発生。DBUS上のデータのた
めの発生させられたパリテイ・ビツト。高い活
性（奇数パリテイ）。 PCSL／：プリンタからのプリンタ・コラム・ス
キヤン・レベル。トレイン・モジユールの回転
を複製するためと、トレイン・モジユールの近
付いてくるプリント位置のために許されるスキ
ヤン時間を識別するためとに用いられる負のパ
ルス。 PCSLFLAG：プリンタ・コラム・スキヤン・レ
ベル・フラグ。PCSLの立上がりエツジをテス
トするためにマイクロコードによつて用いられ
る。 PCSLT：PCSL／の同期した結果。 PCTP／：プリンタへのプリンタ・コラム・タイ
ミング・パルス。矩形波クロツク。 PCTPFLAG：プリンタ・コラム・タイミング・
パルス・フラグ。各PCTPパルスの立下がりエ
ツジで起こる正のパルス。 PCTP1−PCTP8：プリンタ・コラム・タイミン
グ・パルス・ジヤンパ。 PDB：周辺従属ボード。 PERF／：パリテイ・エラー・フリツプフロツ
プ。CFEカードから。プリンタへの信号を殺
す。 PFCL／：プリンタからのプリンタ最終コラム・
レベル。スキヤン動作中にプリンタ・ロジツク
が最後のコラムに到達したとき低くなる。TP
−DLPによつて用いられない。 PFCLFLAG：PFCL／の同期した結果。 PRIFnn／Ｏ：シミユレートされた周辺インター
フエイス・ライン。 PRSL／：プリンタからのプリンタ速度レベル。
TP−DLPによつて用いられない。 PRSLFLAG：プリンタ速度レベル。PRSL／を
見よ。 PR1L／：プリンタからのプリンタ準備完了１の
レベル。プリンタが用意できているとき（オン
ライン）高い。プリンタがコマンドを受取る用
意のできていることを示す。 PR1LFLAG：PR1L／の同期した結果。 PR2L／：プリンタからのプリンタ準備完了２の
レベル。トレイン・モジユール・モータ回路が
能動化されたとき（モータが動いているとき）
低い。 PR2LFLAG：PR2L／の同期した結果。 RAMAD8：RAMバツフア・アドレス・ビツト
８。制御レジスタによつて発生させられる。 RAMAD9−RAMAD0：BCレジスタからのRAM
バツフア・アドレス・ライン。RAMAD7−
RAMAD0はまた、INRAMAD7−INRAMAD0
ラインとともに、レジスタのＢとＣのデイジツ
トをデータ・マルチプレクサへ供給するために
用いられる。RAMAD9はアースされて、用い
られない。RAMAD8は制御レジスタによつて
発生させられる。 RAMA8−RAMD1：CFEカードからの16ビツト
のRAMバツフア出力。 RAMPAR：RAMパリテイ。CFEカード上の
RAMバツフアからのパリテイ・ビツト。 RCV／：受取り／。低いとき、この信号は、デ
イストリビユーシヨン・カード（DC）からデ
ータを受取るためにDATAxnレシーバをター
ン・オンする。PDB上のライン変更ロジツクに
よつて発生させられる。 REGISTER FILES：レジスタ・フアイル・チツ
プで、R44Os。12個の８ビツト・アキユムレー
タとして用いられる６つのチツプ。 RESTLPW：LPWのリセツト。マイクロコード
出力。LPW発生器にすべて１を与える。 RSETPCSL：PCSLフラグのリセツト。 RSETTIB／：TIBロード・フリツプフロツプの
リセツト。 SELTHBH：上半分／下半分の選択。マイクロコ
ード出力。低いとき、RAMバツフア出力デイ
ジツトＡとＢを選択し、高いときデイジツトＣ
とＤを選択する（RAM出力マルチプレクサ・
チツプのために）。 SEL0−SEL7：比較マルチプレクサからの選択さ
れた８ビツトのデータ。 SEL2／−SEL4／：２、３および４の選択。
CFEカード上のBRANCH6と＃BRANCHライ
ンから発生させられる。A0発生のためにどの
８対１のマルチプレクサ・チツプが用いられる
かを選択するために用いられる。 SEL5／：５／の選択。低いとき、PROMのアド
レスビツト０がRAMアドレス・ラインから引
出されることを示す。 SELn：ラインの選択。 SETCSLF：チエイン同期レベル・フロツプのセ
ツト。同期フリツプフロツプへの入力を与え
る。低い活性。 SIMRCV／：受取り／のシミユレート。PDB上の
ライン変更ロジツクによつて発生させられる。
DATAxnラインをシミユレートするためにメ
インテナンス・テストの間、用いられる。 SPARE：予備のジヤンパ。用いられない。 SW1／：１／をスイツチする。メインテナン
ス・カードから。 SYNCFLAG：同期フラグ。チエイン同期フリツ
プフロツプの出力。 TERMF／：CFEカードからの終了信号。信号
INTERFLG（マイクロコード・リステイング
中のSTOP）を発生させるためにPDB上で用い
られる。 THRAMCLD：RAMの実行されたコラム選択の
上半分。高いとき、PIBの上半分を示す。 TIB＝PIB：トレイン・イメージ・バツフアがプ
リント・イメージ・バツフアに等しい。比較レ
ジスタ中のデータが比較マルチプレクサによつ
て選択されたデータに等しい。高い活性。 TIBLOAD／：トレイン・イメージ・バツフア・
ロード。低いとき、トレイン・イメージ・バツ
フアがロードされることを必要としていること
を示す。 TP−DLP：トレイン・プリンタ・データ・リン
ク処理装置DL−２。 TRAIN ID：トレイン識別。プリンタに装着され
たトレインの６ビツト識別番号である。 WECOLDN：実行されたコラムの書込能動化。
コラムが実行されたRAMへの書込能動化信
号。低い活性。 WERAMBUF：RAMバツフアの書込能動化。
CFEカード上のRAMバツフアへの書込能動化
信号。マイクロコード出力＃J4と8CLK1によ
つて発生させられる。低い活性。 WERAMINV：無効RAMの書込能動化。無効
RAMへの書込能動化入力。低い活性。 WEREGFIL：マイクロコードからのレジスタ・
フアイル書込能動化信号で、アドレスされた４
×４のレジスタ・フアイル・チツプ（アキユム
レータ）へ書込能動化信号を供給する。 XMIT／：伝送／。低いとき、DATAxnドライバ
が能動化される。 1100LPMJ：分あたり1100ラインのプリンタ・ジ
ヤンパ。フイールド装着されている。低い活
性。 120COLIP：120コラム・ジヤンパ。低い活性。
フイールド装着されたジヤンパ。 132COLIP：132コラム・ジヤンパ。低い活性。
フイールド装着されたジヤンパ。 デイストリビユーシヨン・カード・インターフエ
イス： 前に第２図で示されるように、データ・リンク
処理装置はベース・モジユール装置中に収納され
ている。２枚のカードからなる各データ・リンク
処理装置は、データ・リンク処理装置のプリント
された回路ボートが接続される共通背面を有する
ベース・モジユール容器に滑り込む。 ２０0d，２０1dのようなデイストリビユーシヨ
ン・カードと共通のフロント・エンド１０c間の
すべての通信は第３図の２０0Bのようなデータ・
リンク処理装置のベース・モジユール背面を介し
て行なわれる。その背面はベース・モジユール中
に装着されるすべてのカードに共通である。 表は共通フロント・エンドへのデイストリビ
ユーシヨン・カード・インターフエイス上で起こ
るすべての背面信号のリストを示す。第４Ａ図の
母線３２の17ビツトの広いデータ部分は、共通フ
ロント・エンド（CFE）上のデイストリビユー
シヨン・カード（DC）から受取られる。この同
じ17ビツト母線は、データ・リンク処理装置がデ
ータをデイストリビユーシヨン・カードへ送り返
しているとき、（PDB上のドライバによつて）反
対方向に駆動されている。この母線の方向を制御
する能動化レベルは、周辺従属ボード上で発生さ
せられる。しかし、出力専用形の周辺装置ととも
に働くトレイン・プリンタ・データ・リンク処理
装置（トレイン・プリンタ）はデータを送り返さ
ないで、もつぱらプリントするためにデータを受
取る。
【表】
【表】
【表】
メインテナンス・カード・インターフエイス：
共通フロント・エンドと（２００のような）メ
インテナンス・カード間のすべての通信は、デー
タ・リンク処理装置のベース・モジユール背面で
起こる。表は、共通フロント・エンドとメイン
テナンス・カード間で起こるすべての背面信号の
リストを示す。
インテナンス・カード間のすべての通信は、デー
タ・リンク処理装置のベース・モジユール背面で
起こる。表は、共通フロント・エンドとメイン
テナンス・カード間で起こるすべての背面信号の
リストを示す。
【表】
【表】
メインテナンス装置：
第２図に或るいくつかのメインテナンス装置が
示されている。これらはコンソール５０c（それ
はCRTやミニデイスクやその他を含んでもよ
い）に他のソフトウエア・パツケージやDLPに含
まれているハードウエアを加えたものからなつて
いる。プログラム的制御の下に、コンソール５０
cは、与えられた動作に関してその内部ステート
を決定するように、またメイインテナンス・カー
ド２００を用いて、例知られている正しいステー
トと比較するように、DLPを操作するために用い
ることができる。そして、失格DLPの診断を行な
うことができる。 そのコンソールは、Ｉ／Ｏサブシステムへのメ
インテナンス・インターフエイスであるばかりで
なく、上位システムと上位システム・オペレータ
間のインターフエイスでもある。トレイン・プリ
ンタとデータ・リンク処理装置のメインテナンス
は、オフライン・モードのときコンソールで発生
し、動作のオンライン・モードにおけるとき、上
位システムから発生する。データ・ベースは、デ
ータ・リンク処理装置（DLP）の診断を行なうた
めに、軟らかいデイスケツトまたは磁気テープで
供給することができる。モジユールのタイプとテ
ストの選択がフイールド・エンジニアまたは上位
システムのオペレータによつて上位システムの所
で行なわれ得る。 診断テステイング・モード： 診断テステイングには２つのモード(a)オフライ
ンと(b)オンラインがある。どちらのモードでも、
テストを受けている装置はソースとして上位シス
テムが利用することができず、診断を行なう前に
オフラインにされなければならない。診断プログ
ラムはサブシステム・モジユールの診断において
コンソールとメインテナンス・カード間のインタ
ーフエイスを用いる。これらのプログラムは、軟
らかいデイスケツト上にストアされたまたは上位
システムに常駐しているメインテナンス・デー
タ・ベースによつて、アドレスされた装置上のカ
ード・テストを実行することができる。 オフラインモード： このモードは次のことを意味する。 １ 上位システムのソースが入手不可能である。 ２ テスト・データ・ベースがコンソール・デイ
スケツト・レジデントである。 ３ オペレータは制御情報を供給しなければなら
ない。 オンライン・モード： このモードは次のことを意味する。 １ 上位システムのソースが利用可能である。 ２ テスト・データ・ベースが上位サブシステ
ム・レジデントである。 ３ 上位レジデント・プログラムが診断を行な
う。 信任テスト・プログラムを行なうことが可能
で、それはＩ／Ｏサブシステム装置またはテスト
を受けている装置の信任レベルを確めるために、
メツセージ・レベル・インターフエイス（MLI）
を利用する。これらのテストは、欠陥の原因が
Ｉ／Ｏサブシステム・モジユールにあるのかまた
は周辺装置にあるのかを決定するためにメインテ
ナンスが活動できるように、欠陥装置を隔離する
ために用いられ得る。 周辺従属ボード・インターフエイス： 第３図に見られるように、周辺従属ボード
（PDB）と共通フロント・エンド・カードは前面
コネクタ８０a，８０b，８０c，８０dおよび８０
１，８０b1，８０c1を備えている。共通フロン
ト・エンドと周辺従属ボードとの間のインターフ
エイスは３つの50ピン前記コネクタ８０a，８０b
および８０cからなつている。表は、そのコネ
クタのリストで、トレイン・プリンタ・データ・
リンク処理装置に特定的に関係のある信号のロジ
ツク名とともにそのピン番号を示している。
示されている。これらはコンソール５０c（それ
はCRTやミニデイスクやその他を含んでもよ
い）に他のソフトウエア・パツケージやDLPに含
まれているハードウエアを加えたものからなつて
いる。プログラム的制御の下に、コンソール５０
cは、与えられた動作に関してその内部ステート
を決定するように、またメイインテナンス・カー
ド２００を用いて、例知られている正しいステー
トと比較するように、DLPを操作するために用い
ることができる。そして、失格DLPの診断を行な
うことができる。 そのコンソールは、Ｉ／Ｏサブシステムへのメ
インテナンス・インターフエイスであるばかりで
なく、上位システムと上位システム・オペレータ
間のインターフエイスでもある。トレイン・プリ
ンタとデータ・リンク処理装置のメインテナンス
は、オフライン・モードのときコンソールで発生
し、動作のオンライン・モードにおけるとき、上
位システムから発生する。データ・ベースは、デ
ータ・リンク処理装置（DLP）の診断を行なうた
めに、軟らかいデイスケツトまたは磁気テープで
供給することができる。モジユールのタイプとテ
ストの選択がフイールド・エンジニアまたは上位
システムのオペレータによつて上位システムの所
で行なわれ得る。 診断テステイング・モード： 診断テステイングには２つのモード(a)オフライ
ンと(b)オンラインがある。どちらのモードでも、
テストを受けている装置はソースとして上位シス
テムが利用することができず、診断を行なう前に
オフラインにされなければならない。診断プログ
ラムはサブシステム・モジユールの診断において
コンソールとメインテナンス・カード間のインタ
ーフエイスを用いる。これらのプログラムは、軟
らかいデイスケツト上にストアされたまたは上位
システムに常駐しているメインテナンス・デー
タ・ベースによつて、アドレスされた装置上のカ
ード・テストを実行することができる。 オフラインモード： このモードは次のことを意味する。 １ 上位システムのソースが入手不可能である。 ２ テスト・データ・ベースがコンソール・デイ
スケツト・レジデントである。 ３ オペレータは制御情報を供給しなければなら
ない。 オンライン・モード： このモードは次のことを意味する。 １ 上位システムのソースが利用可能である。 ２ テスト・データ・ベースが上位サブシステ
ム・レジデントである。 ３ 上位レジデント・プログラムが診断を行な
う。 信任テスト・プログラムを行なうことが可能
で、それはＩ／Ｏサブシステム装置またはテスト
を受けている装置の信任レベルを確めるために、
メツセージ・レベル・インターフエイス（MLI）
を利用する。これらのテストは、欠陥の原因が
Ｉ／Ｏサブシステム・モジユールにあるのかまた
は周辺装置にあるのかを決定するためにメインテ
ナンスが活動できるように、欠陥装置を隔離する
ために用いられ得る。 周辺従属ボード・インターフエイス： 第３図に見られるように、周辺従属ボード
（PDB）と共通フロント・エンド・カードは前面
コネクタ８０a，８０b，８０c，８０dおよび８０
１，８０b1，８０c1を備えている。共通フロン
ト・エンドと周辺従属ボードとの間のインターフ
エイスは３つの50ピン前記コネクタ８０a，８０b
および８０cからなつている。表は、そのコネ
クタのリストで、トレイン・プリンタ・データ・
リンク処理装置に特定的に関係のある信号のロジ
ツク名とともにそのピン番号を示している。
【表】
【表】
【表】
次の表は周辺装置（トレイン・プリンタ）を
PDBカード８０上の周辺コネクタへ接続する信号
ラインのリストである。
PDBカード８０上の周辺コネクタへ接続する信号
ラインのリストである。
【表】
【表】
PROM制御ストア：
第４Ａ図に示されたPROM制御ストア１３は、
CFEカード１０c上に配置された１３のPROMチ
ツプからなつている。これらのチツプは、52ビツ
トのマイクロコード命令語を形成するように、結
合されている。１３のPROMチツプのアドレス・
ラインは互いに母線化されているもので、個々の
アドレス・ラインのすべてがすべての単一チツプ
に共通である。各PROMチツプ上のチツプ選択は
常に能動化されている（アースされている）。 13チツプのPROMマトリツクスのデータ出力は
52ビツト・ワードを形成する。このワードは、共
通入力アドレス・ラインＡ０−Ａ９上に存在する
アドレスから読出される（第４Ａ図、第５Ａ
図）。ここで、PROMsは本来的にはクロツクされ
ていない装置で、したがつてそれらの出力をゲー
ト２４を介して供給される８メガヘルツのクロツ
クで同期させる装置が必要となる。これはレジス
タ・チツプ１４を利用することによつて行なわれ
る。このレジスタ・チツプはそれぞれ８つのフリ
ツプフロツプを含んでいる。そして、７つのチツ
プが52ビツト・マイクロコード・ワードを同期さ
せてラツチするために用いられる。このラツチさ
れたマイクロコード命令語は全データ・リンク処
理装置の動作を制御するために用いられる。それ
ぞれすべての８メガヘルツのクロツク・パルスが
次に続くワードをレジスタ・チツプ１４へラツチ
する。 異なつたタイプのデータ・リンク処理装置はそ
れら特有のマイクロコードを要求する。そこで、
すべての共通フロント・エンド・カードはその１
３のPROMチツプ以外は同一のハードウエアを含
むであろう。PROMワードは物理的に52ビツトを
含むが、49ビツトだけがマイクロコード・プログ
ラムに利用される。残りの３つのビツトはチエツ
クされないものである。表ａと表ｂはビツト
位置と名前でその49ビツトのマイクロコード・ワ
ードを示している。すべてのPROM出力信号名に
は“パウンド信号（打撃信号）”（＃）が先行する
ので、それらは容易に認識される。マイクロコー
ド・ワードのビツト３２は奇数パリテイ・ビツト
である。CFEカードは奇数パリテイを連続的に
チエツクするように作られており、いずれかの49
ビツトPROMマイクロコード・ワードにパリテ
イ・エラー（偶数パリテイ）が起こつた場合、そ
れはマイクロコード・プログラムを停止させる。 表ａ：PROM出力信号 ビツト 名前 48 ＃NEXT9 47 ＃NEXT7 46 ＃NEXT6 45 ＃NEXT5 44 ＃NEXT4 43 ＃NEXT3 42 ＃NEXT2 41 ＃NEXT1 40 ＃NEXT0 39 ＃NEXT8 38 ＃BRANCH1 37 ＃BRANCH2 36 ＃BRANCH3 35 ＃BRANCH4 34 ＃BRANCH5 33 ＃LCPSTL／ 32 ＃PARITY 31 ＃CONST7 30 ＃CONST6 29 ＃CONST5 28 ＃CONST4 27 ＃CONST3 26 ＃CONST2 25 ＃CONST1 24 ＃CONST0 23 ＃LDINT／ 22 ＃LDSTK／ 21 ＃G3 20 ＃G4 19 ＃H1 18 ＃H2 17 ＃H3 16 ＃H4 15 ＃I1 14 ＃I2 13 ＃I3 12 ＃I4 11 ＃J1 10 ＃J2 09 ＃J3 08 ＃J4 07 ＃K1 06 ＃K2 05 ＃K3 04 ＃K4 03 ＃L1 02 ＃L2 01 ＃L3 00 ＃L4
CFEカード１０c上に配置された１３のPROMチ
ツプからなつている。これらのチツプは、52ビツ
トのマイクロコード命令語を形成するように、結
合されている。１３のPROMチツプのアドレス・
ラインは互いに母線化されているもので、個々の
アドレス・ラインのすべてがすべての単一チツプ
に共通である。各PROMチツプ上のチツプ選択は
常に能動化されている（アースされている）。 13チツプのPROMマトリツクスのデータ出力は
52ビツト・ワードを形成する。このワードは、共
通入力アドレス・ラインＡ０−Ａ９上に存在する
アドレスから読出される（第４Ａ図、第５Ａ
図）。ここで、PROMsは本来的にはクロツクされ
ていない装置で、したがつてそれらの出力をゲー
ト２４を介して供給される８メガヘルツのクロツ
クで同期させる装置が必要となる。これはレジス
タ・チツプ１４を利用することによつて行なわれ
る。このレジスタ・チツプはそれぞれ８つのフリ
ツプフロツプを含んでいる。そして、７つのチツ
プが52ビツト・マイクロコード・ワードを同期さ
せてラツチするために用いられる。このラツチさ
れたマイクロコード命令語は全データ・リンク処
理装置の動作を制御するために用いられる。それ
ぞれすべての８メガヘルツのクロツク・パルスが
次に続くワードをレジスタ・チツプ１４へラツチ
する。 異なつたタイプのデータ・リンク処理装置はそ
れら特有のマイクロコードを要求する。そこで、
すべての共通フロント・エンド・カードはその１
３のPROMチツプ以外は同一のハードウエアを含
むであろう。PROMワードは物理的に52ビツトを
含むが、49ビツトだけがマイクロコード・プログ
ラムに利用される。残りの３つのビツトはチエツ
クされないものである。表ａと表ｂはビツト
位置と名前でその49ビツトのマイクロコード・ワ
ードを示している。すべてのPROM出力信号名に
は“パウンド信号（打撃信号）”（＃）が先行する
ので、それらは容易に認識される。マイクロコー
ド・ワードのビツト３２は奇数パリテイ・ビツト
である。CFEカードは奇数パリテイを連続的に
チエツクするように作られており、いずれかの49
ビツトPROMマイクロコード・ワードにパリテ
イ・エラー（偶数パリテイ）が起こつた場合、そ
れはマイクロコード・プログラムを停止させる。 表ａ：PROM出力信号 ビツト 名前 48 ＃NEXT9 47 ＃NEXT7 46 ＃NEXT6 45 ＃NEXT5 44 ＃NEXT4 43 ＃NEXT3 42 ＃NEXT2 41 ＃NEXT1 40 ＃NEXT0 39 ＃NEXT8 38 ＃BRANCH1 37 ＃BRANCH2 36 ＃BRANCH3 35 ＃BRANCH4 34 ＃BRANCH5 33 ＃LCPSTL／ 32 ＃PARITY 31 ＃CONST7 30 ＃CONST6 29 ＃CONST5 28 ＃CONST4 27 ＃CONST3 26 ＃CONST2 25 ＃CONST1 24 ＃CONST0 23 ＃LDINT／ 22 ＃LDSTK／ 21 ＃G3 20 ＃G4 19 ＃H1 18 ＃H2 17 ＃H3 16 ＃H4 15 ＃I1 14 ＃I2 13 ＃I3 12 ＃I4 11 ＃J1 10 ＃J2 09 ＃J3 08 ＃J4 07 ＃K1 06 ＃K2 05 ＃K3 04 ＃K4 03 ＃L1 02 ＃L2 01 ＃L3 00 ＃L4
【表】
【表】
メインテナンス制御：
第４Ａ図に見られるように、共通フロント・エ
ンドはデコーデイング・ロジツクを含むレシーバ
１５，１６，１７を含んでいる。レシーバ１７は
メインテナンス制御ライン３３，３４の動作のた
めに用いられる。表はデータ・リンク処理装置
のメインテナンス・モードのためのアドレシング
信号を示している。したがつて、この表はいずれ
かの与えられたデータ・リンク処理装置の反応に
おいて共通フロント・エンドのアドレシング・コ
ードに可能なすべてのメインテナンス・カードを
示している。メインテナンス・カード（MC）は
ベース・モジユール中の８つのDLPのいずれかの
１つをアドレスする能力を有している。
ンドはデコーデイング・ロジツクを含むレシーバ
１５，１６，１７を含んでいる。レシーバ１７は
メインテナンス制御ライン３３，３４の動作のた
めに用いられる。表はデータ・リンク処理装置
のメインテナンス・モードのためのアドレシング
信号を示している。したがつて、この表はいずれ
かの与えられたデータ・リンク処理装置の反応に
おいて共通フロント・エンドのアドレシング・コ
ードに可能なすべてのメインテナンス・カードを
示している。メインテナンス・カード（MC）は
ベース・モジユール中の８つのDLPのいずれかの
１つをアドレスする能力を有している。
【表】
一パルス。
1＝高い、0＝低い、X＝関与せず。
メインテナンス・カードからの高次のアドレ
ス・ライン（LOC16／．０）はDLPをアドレス
するために“高い”でなければならない。すべて
の背面信号は低い活性であることがわかるであろ
う。他の４つのアドレス・ラインはDLP選択のた
めにエンコーデイングを行なう。メインテナン
ス・カードが、アドレスが有効でADRVLD／０
を低くすることにより安定化されていることを示
すまでは、CFEはメインテナンス・アドレスを
デコードしない。 メインテナンス・カードは、与えられたいずれ
かのDLPまたは接続モジユール中の特有のメイン
テナンス機能を能動化させるために用いられる４
つのラインを駆動する。 ローカル・モードのとき、CFEはメインテナ
ンス・カードにCFEのPROM１３のアドレス・
ラインを駆動することを許すためにこれらのライ
ン（SWH.1／．０）の１つを利用する。このラ
イン（SWH.1／．０）が低いとき、周辺従属ボ
ードは17ライン・データ母線３２を駆動していな
いだけでなく、RCV／高いおよびSIMRCV／低
いを駆動する。表はこのローカル・モードにお
けるPROMアドレスを駆動するメインテナンス・
カード・ラインのリストを示す。メインテナンス
動作のこの機能はPROM制御装置１３のインテグ
リテイを検証するために用いられる。 表：PROMアドレスを駆動する メインテナンス・ライン PROM メインテナンス・ アドレス・ライン ライン A9 DSIMC8 A8 DSIMC4 A7 DSIMA8 A6 DSIMA4 A5 DSIMA2 A4 DSIMA1 A3 DSIMB8 A2 DSIMB4 A1 DSIMB2 A0 DSIMB1 RAMバツフア： 第４Ａ図の共通フロント・エンド１０cはラン
ダム・アクセス・メモリ・バツフア（RAM）２
２を含んでいる。このバツフア・メモリ２２は、
第５Ｂ図と第５Ｃ図で見られるトレイン・プリン
タ機構の制御において用いる特定的にデザインさ
れた構成を有している。このRAMバツフア（デ
ータRAM）は1024の17ビツト・ワードからなつ
ている。このRAMへのすべての入力と出力は、
周辺従属ボードPDB８０によつて受取られまたは
駆動される。オープン・コレクタ・ライン（60ナ
ノセカンド読出しアクセスRAM）のための名前
はRWONである。このストレージ領域は、デー
タ、OPコード、デイスクリプタ・リンク、デイ
スクリプタ・リンク水平パリテイ・ワード
（LPW）と、データ・リンク処理装置の動作を適
正に制御するために必要な種々のフラグなどをス
トアするために用いられる。 DLPアドレスとリクエストジヤンパ： いずれかの１つの与えられたデータ・リンク処
理装置（DLP）をアドレスするためにデイストリ
ビユーシヨン・カードによつて用いられる８つの
背面ラインが存在する。同様に、８つの背面ライ
ンが、デイストリビユーシヨン・カードヘサービ
ス・リクエストを示すために、データ・リンク処
理装置（DLPs）によつて用いられる。16のライ
ンは特定的であり、１つのデータ・リンク処理装
置（DLP）のみが１つの与えられたリクエスト・
ラインを利用することができる。さらに、それら
のリクエスト・ラインは優先権によつて格付けさ
れている。一度、データ・リンク処理装置の優先
権が決定されると、その優先権リクエスト・ライ
ンは共通フロント・エンド・カード上での利用の
ために“ジヤンパ”される（第３図）。リクエス
トとアドレスのラインは同じ番号が付けられてお
り、ペアとして働く。したがつて、一度リクエス
ト優先権レベルが決定されてジヤンパされると、
その関連するアドレス・ラインが共通フロント・
エンド・カード上へジヤンパされる。 DLPローカル・アドレス・ジヤンパ： 共通フロント・エンド・カードはそのローカ
ル・メインテナンス・アドレスを実行するために
最低で２つの最大３つのジヤンパ（第３図）を必
要とする。このアドレスは、２０00のようなデー
タ・リンク処理装置をアドレスするために200nの
ようなメインテナンス・カードによつて用いられ
る。データ・リンク処理装置のローカル・アドレ
スは常にそのオンラインDLPアドレスに一致して
いなければならない。 スタツク・レジスタ： スタツク・レジスタ１１は３つのバイナリ・カ
ウンタ・チツプからなつている。このレジスタ
は、現在のPROMアドレスの値、またはスタツク
ブランチ動作としてサブルーチンから戻るとき用
いられるためのアドレスの値を含んでいる。 トレイン・プリンタ・データ・リンク処理装置
は２つのスライドイン型のプリントされた回路カ
ードからなつていることがわかるであろう。これ
らは共通フロント・エンド（CFE）カードと周
辺従属ボード（PDB）である。これらの２つのボ
ードの各々は機能と構造において全体的に異なつ
ており、しかしそれらが一緒に用いられるとき、
それらは全体としてトレイン・プリンタDLPを形
成する。 CFE１０の第一義的な機能は、適用可能なマ
イクロコードをストアして実行する装置を提供す
ることである。マイクロコードはデータ・リンク
処理装置（DLP）の動作を続けさせるために用い
られる。ランダム・アクセス・メモリ（RAM２
２）は共通フロント・エンド・カードに収納され
ており、データ・ストレージや翻訳ストレージな
どの種々の利用のための内部データ・リンク処理
装置ストレージを提供する。 一方、周辺従属ボード（PDB）はメツセージ・
レベル・インターフエイス（MLI）を通して周辺
装置（たとえばトレイン・プリンタのような）を
上位システムへインターフエイスするための必要
なロジツクを含んでいる。（メツセージ・レベ
ル・インターフエイス１５１もまた米国特許第
4162520号の第１Ａ図、第２図および第３図に見
られるであろう。）PDBの論理素子は共通フロン
ト・エンド（CFE）からくるマイクロコードを
用いて制御されいてる。しかし、マイクロコード
によつて論理的決定が行なえるように、多くの信
号がまた周辺従属ボードから共通フロント・エン
ドへ送られる。 第４Ａ図に見られるように、メインテナンス・
カードと関連する前面（２重矢印）と背面（単一
矢印）へのインターフエイスが存在している。こ
れらのMCラインはライン３０，３４および４０
として見られるであろう。 メインテナンス・カード接続： メインテナンス・カードと共通フロント・エン
ド間のインターフエイス（MC／CFE）が存在
し、それは通常のメインテナンス機能を実行する
ためにメインテナンス・カード（MC）がデー
タ・リンク処理装置との接続を必要としていると
きに用いられる。メインテナンス・カードは、適
当なローカル・メインテナンス・アドレス・ライ
ン（LOCnn／．０）と信号ADRVLD／０（アド
レス有効）を低くすることによつて、DLPに接続
することを試みる。この動作はアドレスされた
CFE１０cにMC接続を認識させてロジツク用語
LOCAL／．１を低くさせる。LOCAL／．１用
語は、MCにDLPをオフラインすること（MCか
らくるOFFLNE／０信号が低くなる）を許す背
面レシーバ・チツプを能動化するのに用いられ
る。 MCがDLPをオフラインさせたとき、上位シス
テムはそれを利用することができない。DLPがオ
フラインの場合、それは接続点においていかなる
DC（デイストリビユーシヨン制御カード）の試
みをも知ることがなく、DCへのすべてのDLPリ
クエストは禁じられる。 メインテナンス・ルーチンが呼ばれたとき、メ
インテナンス・カードは常にデータ・リンク処理
装置をオフラインにする。これが行なわれるの
で、（単一パルスやPROM照合のような）メイン
テナンス機能は、オンラインのデータ・リンク処
理装置への通常のデイストリビユーシヨン制御カ
ード動作と干渉しない。ロジツク用語
LOCAL／．１はまた、それが低いとき、次の機
能を能動化するために用いられる。 １ それは、（メインテナンス・カードからの）
GPRIF／．０がデータ・リンク処理装置の周
辺インターフエイスをターン・オフすることを
許す。 ２ それは、母線インターフエイス方向制御のた
めの周辺従属ボードPDBによつて用いられる
LOCAL／になる。 ３ それは、メインテナンス・カード（MC）ロ
ーカル・クリアとPROM検証（SW1／）機能
を許すために用いられる。 ４ それは、クロツク能動化用語CLKENの進展
のために共通フロント・エンド・カード
（CFE）によつて用いられる。 デイストリビユーシヨン・カード接続： 以下の議論は、デイストリビユーシヨン制御カ
ードがデータ・リンク処理装置との接続を必要と
しているとき、デイストリビユーシヨン制御カー
ドと共通フロント・エンド・カードのインターフ
エイス（DC／CFE）に用いられるような接続機
構に関連する。この接続は、デイストリビユーシ
ヨン制御カード（DC）のポール・テストまたは
データ・リンク処理装置（DLP）の始動させられ
たポール・リクエストによつて始動させられるで
あろう。接続ロジツクは第４Ｄ図に示されてい
る。 CONSTライン４−７は入力として４ビツト・
バイナリ・カウンタＪ３−Ｃに供給される。この
カウンタの出力は、出力として“ステータス”ラ
インLCPSTU−−を提供するトリステート・イ
ンバータＣ４−Ｃへ供給される。データ・リンク
処理装置のアドレスLCPADn／０とオフライン
信号OFFLNはバツフア・チツプＭ５−Ｃへ入力
を与え、そのバツフア・チツプの出力はLCPAD
信号を形成するインバータＰ４−Ｃを通して
NANDゲートＭ３−Ｃへ供給される。NANDゲー
トＭ３−Ｃはまた、パリテイ・エラー
（PERF／）とオフライン（OFFLN／）に関する
信号入力を有している。NAND Ｍ３−Ｃの出力
は信号CONCET／であり、その信号はPDB母線
の方向制御PROMに接続し、さらにインバータＣ
４−Ｃ，Ｃ４−Ｃ１，Ｅ４−Ｃとさらにバツフア
Ｆ４−Ｃへも入力を供給する。CONECT／はま
た、NORゲートＡ４−Ｃへ供給される出力を有
するNAND Ｂ３−Ｃへの入力として形成され
る。NORゲートＡ４−Ｃはロジツク制御信号
CLRDを形成するためにインバータＢ４−Ｃへ供
給される。Ｃ４−Ｃ１の出力は信号IOSND／．
０（入出力送出）と信号LCPCON／０（デー
タ・リンク処理装置が接続されている）を形成す
る。バツフアＦ４−Ｃはデイストリビユーシヨ
ン・カード・ストローブ出力とデイストリビユー
シヨン・カード終了信号を提供する。インバータ
Ｅ４−Ｃはストローブ・レベル信号LCPSTL／
０（データ・リンク処理装置ストローブ・レベ
ル）を与える。 デイストリビユーシヨン制御カード（DC）
は、適当なDLPアドレス・ライン（LCPADn／
０）を低くすることによつて、データ・リンク処
理装置（DLP）に接続しようと試みるであろう。
この背面信号は、データ・リンク処理装置
（DLP）がオンラインのとき能動化されるバツフ
ア・チツプ（Ｍ５−Ｃ）に与えられる。次に、そ
のバツフア・チツプの出力は用語CONECT／に
なるためにインバータ（Ｐ４−Ｃ）を通して３本
足のNANDゲート（Ｍ３−Ｃ）へ供給される。こ
のCONECT／用語はDC／CFEインターフエイス
上の以下の信号のセツトを能動化させるために用
いられる。 １ LCPCON／０：このラインDLPが接続され
ているとき低くなる。 ２ LCPSTUn／０：これらは４つのデータ・リ
ンク処理装置ステータス・ラインである。 ３ IOSND／．０：これはＩ／Ｏ送出フリツプ
フロツプのステートである。 ４ LCPSTL／０：これはデータ・リンク処理
装置のストローブ信号である。 ５ STIOL／．０：これは上位システムのスト
ローブ信号である。 ６ TERM..0：これは上位システムの終了信号
である。 ７ SELCLR／０：これはデイストリビユーシ
ヨン・カード（DC）からデータ・リンク処理
装置（DLP）への選択的クリア信号である。 ８ DATAxn／０：これは17ビツトのデータ母
線である。 すべてのこれらの背面信号は低い活性で、次の
場合にのみ能動化される。 (a) CFEがデイストリビユーシヨン制御カード
（DC）によつて正しくアドレスされており、か
つ (b) 接続が可能な場合、すなわちデータリンク処
理装置がオンラインでありかつPROMバリテ
イ・エラーが存在しない場合。 能動化されたラインの実際のステートは接続さ
れている時点でのデータ・リンク処理装置とデイ
ストリビユーシヨン制御カード（DC）の論理的
条件に依存する。 データ・リンク処理装置リクエスト： DLPリクエストは、データ・リンク処理装置が
上位システムのアテンシヨンを必要としているこ
とをデイストリビユーシヨン制御カードに通知す
ることができる方法である。リクエストはデイス
トリビユーシヨンカード（DC）へのDLP割込み
（REQ）と考えられる。 DLPリクエストは次の場合にデイストリビユー
シヨン制御カードに対してなされる。それは、
DLPがそのジヤンパされたリクエスト・ライン
（LCPRQn／０）を低くしたとき、またはDLPが
そのジヤンパされたリクエスト・ラインと
EMRREQ／０（緊急リクエスト）を低くしたと
きである。これらの両タイプのリクエストは
PROMのストアされたマイクロコード・プログラ
ムによつて共通フロント・エンド・カード
（CFE）上で発生させることが可能である。マイ
クロコード・プログラムがPROMの出力ライン
＃LDINT／（ロード・インターフエイス）を低
くしたとき、信号＃CONST１（緊急リクエスト
のため）と＃CONST２（リクエストのため）は
CLK8／時にリクエスト・ラツチ１９（第４Ａ
図）と呼ばれるレジスタ内にロードされる。共通
フロント・エンド上の組合わせ型ロジツクは、デ
ータ・リンク処理装置が“オンライン”である場
合、“緊急リクエスト”がいつでも背面上で能動
化されることを許す。DLPが緊急リクエストを発
する場合、それは非緊急リクエストをも発する。
これが行なわれるので、デイストリビユーシヨン
制御カードはどのDLPがその緊急リクエストを行
なつているかを決定することができる。 背面ラインEMRREQ／０はベース・モジユー
ル中のすべてのデータ・リンク処理装置に共通
で、LCPRQn／０ラインはそれぞれが独特であ
る。データ・リンク処理装置が非緊急リクエスト
を発した場合、それは、そのデータ・リンク処理
装置がオンラインであり、かつそのベース・モジ
ユール中の他のどのデータ・リンク処理装置も緊
急リクエストを行なつていない場合にのみ背面上
で“能動化”される。 データ・リンク処理装置データ転送ステート： ２つの可能な動作モードがデータ・リンク処理
装置DLPと上位主システム１０の間のデータ転送
速度を支配する。これらのモードは(a)デマンド・
モードと(b)バースト・モードと呼ばれている。 デマンド・モードは４メガヘルツより小さい速
度でデータ転送を起こさせる。バースト・モード
は４メガヘルツの速度すなわち１秒あたり64メガ
バイトの速度でデータ・ワード（16ビツト）転送
を起こすことができる。 データ・リンク処理装置（DLP）とデイストリ
ビユーシヨン制御カード（DC）は、それらがデ
ータを与えたりまたは受取つたりしたとき、“ス
トローブ肯定応答”信号を互いに送つたり送り返
したりする。DLPは用語LCPSTL／０（DLPス
トローブ・レベル）をデイストリビユーシヨン制
御カードへ送り、デイストリビユーシヨン制御カ
ードはSTIOL／．０をデータ・リンク処理装置
へ送る。これらのストロービング信号はデマン
ド・モードとバースト・モードの両動作中に交換
される。データ転送速度はこれらのストローブ信
号が交換される速度によつて決定される。第４Ｅ
図はデイストリビユーシヨン制御カード（DC）
からデータ・リンク処理装置へのデータ転送タイ
ミング図を示す。共通フロント・エンド・カード
（CFE）はデイストリビユーシヨン制御カードか
らSTIOL／．０信号を受取り、それをシヨツト
キＪ−Ｋフリツプフロツプを用いることにより８
メガヘルツのクロツクに同期される。そのフリツ
プフロツプの出力はAF（非同期フロツプ）と
AF／と名付けられている。同期化されたストロ
ーブ・レベルAFはPROMアドレス・ビツトA0マ
イクロコード・テステイングのために共通フロン
ト・エンドカード上で用いられる。AF／信号は
前面コネクタ・ピンを介して周辺従属ボード
（PDB）上で用いることできる。 デマンド・モード： バツフア・ローデイング動作の間、デイストリ
ビユーシヨン・カード（DC）はSTIOL／．０を
低くすることによつてデータが利用可能であるこ
とをデータ・リンク処理装置に知らせる。デー
タ・リンク処理装置のマイクロコード・プログラ
ムは、PROMロジツク用語＃LCPSTL／を低く
することによりデイストリビユーシヨン・カー
ド・インターフエイス・ライン上にあるデータを
それが受入れたことをデイストリビユーシヨン・
カードに知らせる。 ＃LCPSTL／はデイストリビユーシヨン・カ
ードへのLCPSTL／０になり、データの次の新
しいワードが利用可能になるまでの間、デイスト
リビユーシヨン・カード（DC）にSTIOL／．０
を高くさせる。 バツフア読取動作中、デイストリビユーシヨ
ン・カードはSTIOL／．０を低くすることによ
り新しいデータを受取る用意ができていることを
データ・リンク処理装置に知らせる。データ・リ
ンク処理装置のマイクロコード命令は、PROMロ
ジツク用語＃LCPSTL／を低くすることにより
デイストリビユーシヨン・カード・インターフエ
イス・ライン上で新しいデータが利用可能である
ことをデイストリビユーシヨン・カードに知らせ
る。＃LCPSTL／はデイストリビユーシヨン制
御カードへのLCPSTL／０になる。デイストリ
ビユーシヨン・カードは、STIOL／．０を低く
することにより、それがデータを受入れたことを
データ・リンク処理装置に知らせる。 データ流れの方向はPROM出力用語＃CONST
３によつて制御される。用語＃CONST３は
PROM信号＃LDINT／（システム・インターフ
エイスのロード）時にリクエスト・ラツチ１９中
にクロツクされて、IOSF（Ｉ／Ｏ送出フロツ
プ）になる。IOSFのステートはIOSND／．０と
してデイストリビユーシヨン制御カードへ送ら
れ、インターフエイス母線ラインの方向をそのデ
イストリビユーシヨン制御カードに知らせるため
に用いられる。IOSRのステートは周辺従属ボー
ド（PDB）８０へも送られる。PDB８０は、イン
ターフエイス母線ラインの方向制御ロジツクを進
展させるのを助けるためにIOSFを利用する。こ
のロジツクはどのデータ・リンク処理装置母線が
活性で、どのドライバまたはレシーバが用いられ
るべきかを決定する。 バースト・モード： 或るデータ・リンク処理装置はデマンド・モー
ドまたはバースト・モードのいずれでも動作可能
であるが、一方、トレイン・プリンタ・データ・
リンク処理装置はデマンド・モードにおいてのみ
動作する。 クリア機能： CFEカード１０cはそのクリアリング機能を実
行するために組合せ型のロジツクを利用する。共
通フロント・エンド・カードを利用するすべての
データ・リンク処理装置に適用可能なクリアリン
グ機能の説明は次のようである。 パワーアツプ・クリア： パワーアツプ・クリア信号は、キヤビネツトの
電源または上位システム１０によつて決定される
何らかの外部電源のいずれかからベース・モジユ
ールに供給される。この信号は同軸ケーブルを介
してメインテナンス・カード背面コネクタのピン
に接続される。メインテナンス・カードはマス
タ・クリアMSTCLR／０を生成するためにこの
信号を用いる。信号MSTCLR／０は、データ・
リンク処理装置がオンラインのときそれをクリア
する。 ベース・クリア： ベース・クリア機能はメインテナンス・カード
背面コネクタ上に配置された押しボタン・スイツ
チによつて供給される。そのスイツチはパワーア
ツプ・クリアで動作させられ、パワーアツプ・ク
リアと同じ機能を実行する。 メインテナンス・ローカル・クリア： メインテナンス・カードがデータ・リンク処理
装置に接続されている場合、そのメインテナン
ス・カードはLCLCLR／０を低くすることによ
り（メインテナンス・カードからのクリア・レベ
ル）データ・リンク処理装置をクリアすることが
できる。 上位システム・マスタ・クリア： 上位システム１０はそのメツセージ・レベル・
インターフエイス１５i（MLI）を介してマス
タ・クリア信号を発することができる。上位シス
テム・ジヤンパ・オプシヨンが設けられている場
合、それはデイストリビユーシヨン制御カード
（DC）に含まれており、マスタ・クリア
（MSTCLR／０）を“低い”にする。この信号は
メインテナンス・カードにアドレスされていない
すべてのデータ・リンク処理装置をクリアする。
デイストリビユーシヨン制御カード上位システ
ム・オプシヨン・ジヤンパが装着されていない場
合、その上位マスタ・クリア信号はデイストリビ
ユーシヨン制御カードを通して背面へ送られな
い。 上位システム選択的クリア： 上位システム１０はメツセージ・レベル・イン
ターフエイス（MLI）ラインTRM＋MC／１を低
くすることにより標準ポール・テスト動作の間、
単一のデータ・リンク処理装置をクリアすること
ができる。この動作はデイストリビユーシヨン・
カードにSELCLF／０を低くさせる。“低い”
SELCLR／０は、接続されたデータ・リンク処
理装置にクリアされる。 第３図は共通フロント・エンド（CFE）カー
ド１０cの物理的構造を概略図形で示しており、
一方、第４Ａ図は共通フロント・エンド・カード
の基本回路ブロツク図を示している。CFEに含
まれているのがクリア回路であることが第４Ｂ図
に示されている。NORゲート１１３は、バツフ
ア１１２によつて供給されるインバータ１１４か
らの入力に加えてNANDゲート１１０と１１１か
らの入力をも有することがわかるであろう。ゲー
ト１１３の出力はバツフア１１５およびインバー
タ１１６へ供給される。インバータ１１６はその
信号をシヨツトキ・データ・レジスタ・チツプ１
１７に供給し、そのチツプは第４Ａ図のPROMア
ドレス・マルチプレクサ１２への出力を与える。
データ・レジスタ１１７の出力はNADゲート１
１８への入力の１つを与えるためにも用いられ
る。 NORゲート１１３の出力に生じる“低い”信
号は次の条件の１つに合つた場合起こる。 １ MSTCLR／０とOFFLNがどちらも“低
い”。 ２ SELCLR／０とCONECT／どちらも低い。 ３ LCLCLR／０とLOCAL／どちらも低い。 NORゲート１１３の“低い”出力は次の機能
を実行するために用いられる。 １ その出力がバツフア・チツプ１１５を通して
信号CLR／になるために供給される。CLR／
はCFE１０c上のPROMパリテイ・エラー・フ
リツプフロツプ（およびフリツプフロツプ
SOTB、AF、TERMF）をクリアする。 ２ CLR／が特定の周辺従属ロジツクをクリア
するために周辺従属ボード（PDB）８０へ送ら
れる。 ３ NORゲート１１３の低い出力信号がインバ
ータ１１６を通して送られ、データ・レジス
タ・チツプ１１７の１つの入力に与えられる。
それはロジツク用語CLRDとして送られる。信
号CLRDはCLOCK／で２重同期化され、信号
SCLR（同期化されたクリア）になる。 ４ レジスタ１１７からの信号SCLRはPROMの
クロツク不能化用語CLKST（クロツク停止）
を“低い”に強制するために用いられる。これ
は、もしもPROMパリテイ・エラーがCLKST
を高くしたときになされる。 ５ SCLR信号はPROMアドレス・マルチプレク
サ・チツプ１２を不能化するために用いられ
る。これはPROMアドレス・ラインをすべて０
に強制する。アドレス・ゼロはすべてのデー
タ・リンク処理装置マイクロ・プログラムの開
始アドレスである。 CFEクロツク制御： CFE１０c中のクロツク制御ロジツクは、常時
存在の８メガヘルツの背面クロツク（CLOCK..
.0）を能動化または不能化するために組合せ型ロ
ジツク（NANDゲート、NORゲート、インバー
タ、バツフア、シヨツトキ・データ・レジスタ・
チツプ）を用いる。CFEクロツク制御のために
回路は第４Ｃ図に示されている。CFEクロツク
制御ロジツクは、データ・リンク処理装置にクロ
ツク信号をいかに供給するかを決定するために、
メインテナンス母線３０のステートを常時モニタ
している。表には、利用可能のクロツク制御オ
プシヨンと、その種々のオプシヨンを活性化させ
るのに必要なメインテナンス母線のステートが示
されている。表はPROMアドレス・ラインＡ０
〜Ａ９を駆動するためのメインテナンス・ライン
を示している。 第４Ｃ図に示したCFEクロツク制御回路で
は、NADゲートＡ３が３つの入力を有し、NAD
ゲート１３−１が４つの入力を有していることが
見られるであろう。NADゲートＡ３への第１の
入力はデータ・レジスタＣ３からのSCLRライン
に沿つたものである。ゲートＡ３への第２の入力
はラインPERF／である。PERF信号はPROMパ
リテイ・フリツプフロツプ信号である。“高い”
とき、それはPROM出力レジスタ１４上でエラー
が検知され、したがつてDLPクロツクを停止する
ことを示す。PERF／信号はPERFのコンプリメ
ントである。ゲートＡ３への第３の入力はNOR
Ｈ４−１のPROMCLK／出力からのものであ
る。 ゲート１３−１への第１の入力はSCLRライン
である。ゲート１３−１への第２の入力は
PERF／ラインである。ゲート１３−１への第３
の入力はCLKENラインからのものであり、ゲー
ト１３−１への第４の入力はバツフアＮ５−１の
出力である。 NANDゲートＭ３は、インバータＰ４
（ADLOC）からの１つの入力を有し、もう１つ
の入力はインバータＢ４−１（PASLCL／０）
から来るものである。 データ・レジスタＣ３のための入力は、インバ
ータＢ４からの１つの入力とNORゲートＡ３−
１からくる１つの入力とさらにライン
START／．０からくる１つの入力とを有する
NORゲートＡ３−２からくる。NORゲートＡ３
−１は２つの入力を有し、その１つはライン
BASLCL／０であり、もう１つの入力はライン
LOCAL／．１である。 ゲートＡ３の出力はNORゲートＨ４−１の入
力に供給される。NANDゲート１３−１の出力は
NANDゲートＨ４−１３の入力へ供給される。イ
ンバータＨ５（CLOCK...0）の出力はゲートＨ
４−２とゲートＨ４−１３の両方の入力に供給さ
れる。 ゲートＡ３の出力は信号ラインPROMCLK／
を形成するためにNORゲートＨ４−１の入力に
供給される。NANDゲートＨ４−１３の出力はバ
ツフア１４−１とバツフアＧ４へ供給される。 通常オンライン・モード： 次の条件のどれかに合つたとき、すべてのデー
タ・リンク処理装置クロツクは８メガヘルツの速
度で活性である。これらの条件は次のようであ
る。 １ BASLCL／０が高い（そのベース・モジユ
ールがローカルでない）。 ２ LOCAL／．１が高い（そのDLPがアドレス
されたメインテナンス・カード（MC）でな
い）。 ３ PERF／が高い（PROMパリテイ・エラーが
存在しない）。 信号PASLCL／０とLOCAL／．１の両方が
“高い”場合、シヨツトキ・データ・レジスタＣ
３の１つの入力上に“高い”を生じる。このレジ
スタ・チツプは常時存在する信号CLOCK／によ
つてクロツクされている。この信号は３重反転の
後、背面クロツク信号CLOCK...0から引出され
る。レジスタ・チツプＣ３の１つの出力はロジツ
ク用語クロツク能動化（CLKEN）になる。信号
クロツク能動化は信号PERF／、SW1／、および
NANDゲートＭ３の出力を用いて２つのゲートＡ
３−４と１３−１上でNAND化される。ゲートＭ
３の次の入力を有している。 ａ 信号ADLOC／（反転後）。ADLOC／はDLP
がMCによつてアドレスされていないときまた
はADRVLD／０が高いとき低い。 ｂ 背面信号BASLCL／０（反転後）。 NANDゲートＡ３−４の出力は信号ロジツク用
語Ｂ（Ｐ−CLKEN）になり、これは信号
CLOCK..0（インバータＨ５によつて反転させら
れた後、ゲートＨ４−２への１つの入力として供
給される）でNAND化される。ゲートＨ４−２の
出力は信号PROMCLK／を形成するためにNOR
ゲートＨ４−１を通して供給される。この信号
PROMCLK／は第４Ａ図のPROMデータ・レジ
スタ１４とスタツク・レジスタ１１をクロツクす
るために用いられる。 NANDゲート１３−１の出力は信号CLKEN／
になる。この信号CLKEN／は、低いとき、周辺
従属ボードPDB８０上の８メガヘルツ背面クロツ
クを能動化させる。 CLKEN／信号はゲートＨ４−１３において信
号CLOCK..0（反転後）でNAND化される。ゲー
トＨ４−１３の出力は、信号CLK８／とCLK８
（８メガヘルツのクロツク）になるために、それ
ぞれ１つのインバータ・バツフア１４−１と１つ
の非インバータ・バツフアＧ４を通して供給され
る。これらのクロツク信号は共通フロント・エン
ド・カード１０c中で用いられる。 標準ローカル・モード： “メインテナンス”の標準ローカル・モードは
次の条件下で動作可能である（表も見よ）。 １ BASLCL／０が高い（ベースがローカルで
ない）。 ２ ADRVLD／０（アドレス有効）が低い、か
つメインテナンス母線上のLOCnn／．０ライ
ンが有効である。 ３ LOCnn／．０ラインがCFE１０c上のローカ
ル・アドレス・ジヤンパに等しい。 低いADRVLD／０とともに、このイコール比
較はLOCAL／．１を低いに強制する。
LOCAL／．１が低いことは、DLPが“メインテ
ナンス・カード・アドレス”されていることを意
味する。 このモードにおいて、すべてのメインテナンス
機能が利用可能で、たとえばメインテナンス・カ
ードは今 １ 単一パルス・モードを選択することができ、 ２ PROMマイクロコード検証を行なうことがで
き、 ３ 単一パルス動作中にPROMアドレスを操作す
ることにより知られる条件をセツトし、またメ
インテナンス母線デイスプレイ（DPLY）とデ
ータ・シミユレート（DSIM）ラインをサンプ
リングすることにより知られる予想される結果
をテストすることができる。 単一パルス・モード： メインテナンス・カードがデータ・リンク処理
装置（DLP）をローカル化した後、それは信号
SP／．．．．０を“低い”にすることによりその
DLPを単一パルス・モードに置くことができる。
この動作はロジツク用語CLKENを“低い”に強
制する。なぜならば、第４Ｃ図のNORゲートＡ
３−２が次のロジツクによつて不能化されるから
である。 １ 信号SP／．．．．０は“高い”へ反転させら
れ、ゲートＡ３−２の一番上の入力ラインを不
能化する。 ２ DLPがメインテナンス・カード・アドレスさ
れていないので、信号LOCAL／．１は低い。
この動作は、ゲートＡ３−１の高い信号出力に
より、ゲートＡ３−２の中間の入力線を不能化
する。信号START／．０は高く、ゲートＡ３
−２の第３の入力を不能化する。ゲートＡ３−
２が不能化されたとき、低い信号が、
CLOCK／時にデータ・レジスタＣ３中にセツ
トされる。出力信号CLKENは、低いとき、
NANDゲートＡ３−４と１３−１をターン・オ
フして、それらの出力を高くして、NANDゲー
トＨ４−２とＨ４−１３を不能化する。これら
の２つのゲートが不能化されたとき、DLPクロ
ツクはターン・オフされる。 一度DLPが単一パルス・モードに置かれれ
ば、メインテナンス・カードは、START／．
０を低くすることにより、１から4096のクロツ
クを発することができる。START／．０は、
メインテナンス・カードが発生して欲しいと望
むクロツクのおよそ必要な数の効果的な窓であ
るところのパルスである。START／０が低い
時間フレームの間、ゲートＡ３−２の高い信号
出力は常に存在するクロツク信号CLOCK／に
よつてデータ・レジスタＣ３中にクロツクされ
る。CLKENは今、レベルでなくてむしろパル
スになり、DLPクロツクはSTART／．０の低
い活性の時間間隔の間だけ能動化される。 データ・リンク処理装置（DLP）が単一パル
ス・モード内に置かれた後、メインテナンス・
カードは、SP／．．．．０を高くすることにより
DLPをその単一モードから取出すことができ
る。信号SP／．．．．０は、高いとき、次のよう
に高いレベルの入力をレジスタＣ３内へ押込む
（第４Ｃ図）。信号SP／．．．．０はインバータＢ
４によつて低いに反転させられる。この低い信
号はNORゲートＡ３−２内へ供給され、その
出力を高くする。この高いレベルはCLOCK／
でデータ・レジスタＣ３内へクロツクされて
CLKENになる。信号CLKENは、高いとき、
すべてのデータ・リンク処理装置クロツクを能
動化する。 PROMマイクロコード検証： メインテナンス・カードがデータ・リンク処理
装置をローカル化させて単一パルスモード内に置
いた場合、それは信号SWH.１／．０を低くする
ことによりいずれかの共通フロント・エンド
PROMマイクロコード・ワードを読取ることがで
きる。信号SWH.１／．０はロジツク用語SW
１／になるためにバツフアＮ５−１（第４Ｃ図）
を通る経路で送られる。この信号SWH／は周辺
従属ボードPDB８０へ送られ、ロジツク用語
SIMRCV／を進展させるために母線インターフエ
イスの方向制御ロジツク内で用いられる（シミユ
レート受取り、第４Ａ図のライン３３）。
SIMRCV／が低いとき、第５Ｂ図のメインテナン
ス母線１０dnDSIMnn／０は第４Ａ図のPROMア
ドレス・マルチプレクサ・チツプ１２の入力へゲ
ートされる。SW１／もPROMアドレス・マルチ
プレクサ１２に実際のPROMアドレスとして
DSIMnn／０データを選択させる。こうして、メ
インテナンス・カードは現在のPROMアドレスを
制御する。SW１／はまた、NANDゲート１３−
１の入力の１つに接続されており（第４Ｃ図）、
クロツク信号CLK８／，CLK８とターン・オフ
された（周辺従属ボード８０への）クロツク能動
化信号CLKEN／を維持するために用いられる。 メインテナンス・カードが単一パルス・クロツ
クを発したとき、PROMCLK／はアドレスされ
たPROMデータをPROMレジスタ１４内へラツチ
する（第４Ａ図）。なぜならば、SW１／はNAND
ゲートＡ３に接続されていないからである。メイ
ンテナンス・カードは今、サンプリングのために
利用できる現在のPROMワードを有している。メ
インテナンス・カードは今、メインテナンス母線
DSELn／．０を駆動することによりPROMデー
タ（ある時８ビツト）を読取ることができる。
TSELn／．０ライン３４（第４Ａ図）は、どの
８データ・ビツトがメインテナンス母線
EPLYnn／０（第４Ａ図の４０）上へ能動化され
るかを選択するためにCFE１０c上で用いられ
る。７つの読取が１つの全マイクロコード・アド
レスをサンプリングするために必要である。 ローカルのベースを伴なうローカル・モード： 或る条件の下で、メインテナンス・モードが動
作的で有効である。これらの条件は １ BASLCL／０が低い（ベースがローカル）。 ２ ADRVLD／０が低い（すなわち、メインテ
ナンス母線上のLOCnn／．０ラインが有効で
ある）。 ３ LOCnn／．０ラインがCFE１０c上のローカ
ル・アドレス・ジヤンパに等しい。
ADRVLD／０が低いとともに、このイコール
比較はLOCAL／．１を低いに強制することも
行なう。LOCAL／．１は、低いとき、デー
タ・リンク処理装置DLPがメインテナンス・カ
ード・アドレスされていることを意味してい
る。このモードの動作はアドレスされたデー
タ・リンク処理装置を標準ローカル・モードと
全く同じ方法で働かせる。すべてのアドレスさ
れていないDLPはそれら自身のクロツクを不能
化する。 ローカル・モードにおけるベース・モジユールと
不能化されたDLPクロツク： これは次の条件が満足されたとき起こる動作の
モードである。 １ BASLCL／０が“低い”（ベースがローカ
ル）。 ２ ADRVLD／０が低い（LOCnn／．０ライン
が有効）。 ３ LOCnn／．０ラインがCFEローカル・アド
レス・ジヤンパに等しくない。 ADRVLD／０が低いとともに、この“不等
化”された比較はLOCAL／．１を高くし、
ADLOC／を低くする。LOCAL／．１は、高い
とき、DLPがメインテナンス・カード・アドレス
されないことを意味している。 このモードにおいて、すべてのDLPクロツクは
不能化される。なぜならばBASLCL／０の低い
レベルがインバータＢ４−１によつて反転させら
れるからである（第４Ｃ図）。このレベル“高
い”は、反転されたADLOC／信号（Ｐ４によつ
て反転させられた）でゲートＭ３によつてNAND
化される。ゲートＭ３への両方の入力が“高い”
のとき、その出力は低くなつてNANDゲートＡ３
−４と１３−１を不能化する。これらのゲートの
出力はどちらも高くなり、ゲートＨ４−１とＨ４
−１３を不能化する。これら２つのゲートが不能
化されたとき、すべてのDLPクロツクは禁止され
る。 ベース単一パルス： 単一パルス・メインテナンス・モードは次の条
件が起こつたとき有効となる。 １ BASLCL／０が“低い”（ベースがローカ
ル）。 ２ ADRVLD／０が高い（すなわち、メインテ
ナンス母線上のLOCnn／．０ラインが無効）。 この動作のモードにおいて、メインテナンス・
カードは次のようなロジツクを駆動することによ
り、ベース全体を単一パルス・モードに置くこと
ができる。 １ SP／．．．．０が低い。この動作はNORゲート
Ａ３−２の一番上の入力を不能化する。 ２ BASLCL／０が低い。この動作はベースを
ローカルにし、NORゲートＡ３−１の出力を
高くする。この高いレベルはNORゲートＡ３
−２の中間の入力ラインを不能化する。 ３ 高いSTART／．０はNORゲートＡ３−２の
一番下の入力を不能化する。 NORゲートＡ３−２（第４Ｃ図）が不能化さ
れたとき、その出力は低くなる。この低い出力は
データ・レジスタＣ３中にラツチされ、ロジツク
用語CLKENになる。このクロツク能動化ライン
は、低いとき、NANDゲートＡ３−４と１３−１
を不能化する。これらのNANDゲートの出力は高
くなり、ゲートＨ４−１とＨ４−１３を不能化す
る。ゲートＨ４−１とＨ４−１３が不能化された
とき、すべてのDLPクロツクは禁止される。 動作の“ベース単一パルス”メインテナンス・
モードは、すべてのデータ・リンク処理装置を単
一パルスに応答させるであろう。なぜならば
ADRVLD／０が高く、BASLCL／０が低いから
である。信号ADRVLD／０は、高いとき、ロジ
ツク用語LOCAL／．１とADLOC／を発生する
ために用いられるCFE上のトリステートの８−
２−１マルチプレクサ・チツプ（第４Ａ図の１
２）を不能化する。このマルチプレクサ・チツプ
が不能化されたとき、両信号は1100ohmレジスタ
で＋5Vまで引上げられる。ADLOC／は、高いと
き、（第４Ｃ図のインバータＰ４による“低い”
への反転の後）NANDゲートＭ３は不能化され
る。ゲートＭ３の高いレベルの出力は、メインテ
ナンス・カードが信号START／．０を低く駆動
したとき、単一パルス・クロツクが不能化される
ことを許す。その後の単一パルス動作は、前に
“標準ローカル・モード”の動作において既に述
べられている。 スタツク・レジスタ動作： スタツク・レジスタ１１（第４Ａ図）の動作は
PROM１３の出力信号ライン＃LDSTCK／のス
テートによつて制御されている。信号
＃LDSTCK／は非サブルーチン・マイクロコー
ド命令の間、低く保持されている。この低いレベ
ルは、３つのスタツク・レジスタ・チツプ１１の
低い能動化入力に与えられる。この動作は、スタ
ツク・レジスタ１１に現在のPROMマイクロコー
ド・アドレスをロードして保持させる。 すべてのマイクロコード・プログラムは、信号
＃LDSTCK／を高く駆動して保持することによ
り、サブルーチンの１つのレベルに入る能力を有
している。＃LDSTCK／が高くなると次の動作
が起こるであろう。 １ スタツク・レジスタのロード機能が不能化さ
れる。 ２ スタツク・レジスタのカウント機能が能動化
される。 第４Ａ図の信号＃LDSTCK／はロジツク用語
STCLKEN／になるためにシヨツトキ・データ・
レジスタ・チツプを通して送られる。そして、こ
の信号は反転させられて、スタツク・レジスタ＋
１を数え上げるために用いられる。このアドレス
はサブルーチンが完成されるまでレジスタ中に保
持される。この最新のアドレスは、マイクロコー
ド命令の主体に帰るために、サブルーチンがスタ
ツク・ブランチを行なうとき用いられる。次に非
サブルーチン・コードが再び入れられて、信号
＃LDSTCK／は低くなる。 共通フロント・エンド（CFE）のメインテナン
ス・デイスプレイ・ライン： CFE１０cは、反転するトリステート・バツフ
アと、第４Ａ図のメインテナンス・デイスプレ
イ・ライン４０（DPLY01／０−DPLY10／０）
を能動化するために用いられる８：１のマルチプ
レクサ・チツプなどの標準物を含んでいる。ライ
ン４０はこのラインのグループを構成する10本の
個々のラインを示すために／10で示されている。
表は種々の個々のデイスプレイ・ライン
（DPLY01／０−DPLY10／０）を示している。
1＝高い、0＝低い、X＝関与せず。
メインテナンス・カードからの高次のアドレ
ス・ライン（LOC16／．０）はDLPをアドレス
するために“高い”でなければならない。すべて
の背面信号は低い活性であることがわかるであろ
う。他の４つのアドレス・ラインはDLP選択のた
めにエンコーデイングを行なう。メインテナン
ス・カードが、アドレスが有効でADRVLD／０
を低くすることにより安定化されていることを示
すまでは、CFEはメインテナンス・アドレスを
デコードしない。 メインテナンス・カードは、与えられたいずれ
かのDLPまたは接続モジユール中の特有のメイン
テナンス機能を能動化させるために用いられる４
つのラインを駆動する。 ローカル・モードのとき、CFEはメインテナ
ンス・カードにCFEのPROM１３のアドレス・
ラインを駆動することを許すためにこれらのライ
ン（SWH.1／．０）の１つを利用する。このラ
イン（SWH.1／．０）が低いとき、周辺従属ボ
ードは17ライン・データ母線３２を駆動していな
いだけでなく、RCV／高いおよびSIMRCV／低
いを駆動する。表はこのローカル・モードにお
けるPROMアドレスを駆動するメインテナンス・
カード・ラインのリストを示す。メインテナンス
動作のこの機能はPROM制御装置１３のインテグ
リテイを検証するために用いられる。 表：PROMアドレスを駆動する メインテナンス・ライン PROM メインテナンス・ アドレス・ライン ライン A9 DSIMC8 A8 DSIMC4 A7 DSIMA8 A6 DSIMA4 A5 DSIMA2 A4 DSIMA1 A3 DSIMB8 A2 DSIMB4 A1 DSIMB2 A0 DSIMB1 RAMバツフア： 第４Ａ図の共通フロント・エンド１０cはラン
ダム・アクセス・メモリ・バツフア（RAM）２
２を含んでいる。このバツフア・メモリ２２は、
第５Ｂ図と第５Ｃ図で見られるトレイン・プリン
タ機構の制御において用いる特定的にデザインさ
れた構成を有している。このRAMバツフア（デ
ータRAM）は1024の17ビツト・ワードからなつ
ている。このRAMへのすべての入力と出力は、
周辺従属ボードPDB８０によつて受取られまたは
駆動される。オープン・コレクタ・ライン（60ナ
ノセカンド読出しアクセスRAM）のための名前
はRWONである。このストレージ領域は、デー
タ、OPコード、デイスクリプタ・リンク、デイ
スクリプタ・リンク水平パリテイ・ワード
（LPW）と、データ・リンク処理装置の動作を適
正に制御するために必要な種々のフラグなどをス
トアするために用いられる。 DLPアドレスとリクエストジヤンパ： いずれかの１つの与えられたデータ・リンク処
理装置（DLP）をアドレスするためにデイストリ
ビユーシヨン・カードによつて用いられる８つの
背面ラインが存在する。同様に、８つの背面ライ
ンが、デイストリビユーシヨン・カードヘサービ
ス・リクエストを示すために、データ・リンク処
理装置（DLPs）によつて用いられる。16のライ
ンは特定的であり、１つのデータ・リンク処理装
置（DLP）のみが１つの与えられたリクエスト・
ラインを利用することができる。さらに、それら
のリクエスト・ラインは優先権によつて格付けさ
れている。一度、データ・リンク処理装置の優先
権が決定されると、その優先権リクエスト・ライ
ンは共通フロント・エンド・カード上での利用の
ために“ジヤンパ”される（第３図）。リクエス
トとアドレスのラインは同じ番号が付けられてお
り、ペアとして働く。したがつて、一度リクエス
ト優先権レベルが決定されてジヤンパされると、
その関連するアドレス・ラインが共通フロント・
エンド・カード上へジヤンパされる。 DLPローカル・アドレス・ジヤンパ： 共通フロント・エンド・カードはそのローカ
ル・メインテナンス・アドレスを実行するために
最低で２つの最大３つのジヤンパ（第３図）を必
要とする。このアドレスは、２０00のようなデー
タ・リンク処理装置をアドレスするために200nの
ようなメインテナンス・カードによつて用いられ
る。データ・リンク処理装置のローカル・アドレ
スは常にそのオンラインDLPアドレスに一致して
いなければならない。 スタツク・レジスタ： スタツク・レジスタ１１は３つのバイナリ・カ
ウンタ・チツプからなつている。このレジスタ
は、現在のPROMアドレスの値、またはスタツク
ブランチ動作としてサブルーチンから戻るとき用
いられるためのアドレスの値を含んでいる。 トレイン・プリンタ・データ・リンク処理装置
は２つのスライドイン型のプリントされた回路カ
ードからなつていることがわかるであろう。これ
らは共通フロント・エンド（CFE）カードと周
辺従属ボード（PDB）である。これらの２つのボ
ードの各々は機能と構造において全体的に異なつ
ており、しかしそれらが一緒に用いられるとき、
それらは全体としてトレイン・プリンタDLPを形
成する。 CFE１０の第一義的な機能は、適用可能なマ
イクロコードをストアして実行する装置を提供す
ることである。マイクロコードはデータ・リンク
処理装置（DLP）の動作を続けさせるために用い
られる。ランダム・アクセス・メモリ（RAM２
２）は共通フロント・エンド・カードに収納され
ており、データ・ストレージや翻訳ストレージな
どの種々の利用のための内部データ・リンク処理
装置ストレージを提供する。 一方、周辺従属ボード（PDB）はメツセージ・
レベル・インターフエイス（MLI）を通して周辺
装置（たとえばトレイン・プリンタのような）を
上位システムへインターフエイスするための必要
なロジツクを含んでいる。（メツセージ・レベ
ル・インターフエイス１５１もまた米国特許第
4162520号の第１Ａ図、第２図および第３図に見
られるであろう。）PDBの論理素子は共通フロン
ト・エンド（CFE）からくるマイクロコードを
用いて制御されいてる。しかし、マイクロコード
によつて論理的決定が行なえるように、多くの信
号がまた周辺従属ボードから共通フロント・エン
ドへ送られる。 第４Ａ図に見られるように、メインテナンス・
カードと関連する前面（２重矢印）と背面（単一
矢印）へのインターフエイスが存在している。こ
れらのMCラインはライン３０，３４および４０
として見られるであろう。 メインテナンス・カード接続： メインテナンス・カードと共通フロント・エン
ド間のインターフエイス（MC／CFE）が存在
し、それは通常のメインテナンス機能を実行する
ためにメインテナンス・カード（MC）がデー
タ・リンク処理装置との接続を必要としていると
きに用いられる。メインテナンス・カードは、適
当なローカル・メインテナンス・アドレス・ライ
ン（LOCnn／．０）と信号ADRVLD／０（アド
レス有効）を低くすることによつて、DLPに接続
することを試みる。この動作はアドレスされた
CFE１０cにMC接続を認識させてロジツク用語
LOCAL／．１を低くさせる。LOCAL／．１用
語は、MCにDLPをオフラインすること（MCか
らくるOFFLNE／０信号が低くなる）を許す背
面レシーバ・チツプを能動化するのに用いられ
る。 MCがDLPをオフラインさせたとき、上位シス
テムはそれを利用することができない。DLPがオ
フラインの場合、それは接続点においていかなる
DC（デイストリビユーシヨン制御カード）の試
みをも知ることがなく、DCへのすべてのDLPリ
クエストは禁じられる。 メインテナンス・ルーチンが呼ばれたとき、メ
インテナンス・カードは常にデータ・リンク処理
装置をオフラインにする。これが行なわれるの
で、（単一パルスやPROM照合のような）メイン
テナンス機能は、オンラインのデータ・リンク処
理装置への通常のデイストリビユーシヨン制御カ
ード動作と干渉しない。ロジツク用語
LOCAL／．１はまた、それが低いとき、次の機
能を能動化するために用いられる。 １ それは、（メインテナンス・カードからの）
GPRIF／．０がデータ・リンク処理装置の周
辺インターフエイスをターン・オフすることを
許す。 ２ それは、母線インターフエイス方向制御のた
めの周辺従属ボードPDBによつて用いられる
LOCAL／になる。 ３ それは、メインテナンス・カード（MC）ロ
ーカル・クリアとPROM検証（SW1／）機能
を許すために用いられる。 ４ それは、クロツク能動化用語CLKENの進展
のために共通フロント・エンド・カード
（CFE）によつて用いられる。 デイストリビユーシヨン・カード接続： 以下の議論は、デイストリビユーシヨン制御カ
ードがデータ・リンク処理装置との接続を必要と
しているとき、デイストリビユーシヨン制御カー
ドと共通フロント・エンド・カードのインターフ
エイス（DC／CFE）に用いられるような接続機
構に関連する。この接続は、デイストリビユーシ
ヨン制御カード（DC）のポール・テストまたは
データ・リンク処理装置（DLP）の始動させられ
たポール・リクエストによつて始動させられるで
あろう。接続ロジツクは第４Ｄ図に示されてい
る。 CONSTライン４−７は入力として４ビツト・
バイナリ・カウンタＪ３−Ｃに供給される。この
カウンタの出力は、出力として“ステータス”ラ
インLCPSTU−−を提供するトリステート・イ
ンバータＣ４−Ｃへ供給される。データ・リンク
処理装置のアドレスLCPADn／０とオフライン
信号OFFLNはバツフア・チツプＭ５−Ｃへ入力
を与え、そのバツフア・チツプの出力はLCPAD
信号を形成するインバータＰ４−Ｃを通して
NANDゲートＭ３−Ｃへ供給される。NANDゲー
トＭ３−Ｃはまた、パリテイ・エラー
（PERF／）とオフライン（OFFLN／）に関する
信号入力を有している。NAND Ｍ３−Ｃの出力
は信号CONCET／であり、その信号はPDB母線
の方向制御PROMに接続し、さらにインバータＣ
４−Ｃ，Ｃ４−Ｃ１，Ｅ４−Ｃとさらにバツフア
Ｆ４−Ｃへも入力を供給する。CONECT／はま
た、NORゲートＡ４−Ｃへ供給される出力を有
するNAND Ｂ３−Ｃへの入力として形成され
る。NORゲートＡ４−Ｃはロジツク制御信号
CLRDを形成するためにインバータＢ４−Ｃへ供
給される。Ｃ４−Ｃ１の出力は信号IOSND／．
０（入出力送出）と信号LCPCON／０（デー
タ・リンク処理装置が接続されている）を形成す
る。バツフアＦ４−Ｃはデイストリビユーシヨ
ン・カード・ストローブ出力とデイストリビユー
シヨン・カード終了信号を提供する。インバータ
Ｅ４−Ｃはストローブ・レベル信号LCPSTL／
０（データ・リンク処理装置ストローブ・レベ
ル）を与える。 デイストリビユーシヨン制御カード（DC）
は、適当なDLPアドレス・ライン（LCPADn／
０）を低くすることによつて、データ・リンク処
理装置（DLP）に接続しようと試みるであろう。
この背面信号は、データ・リンク処理装置
（DLP）がオンラインのとき能動化されるバツフ
ア・チツプ（Ｍ５−Ｃ）に与えられる。次に、そ
のバツフア・チツプの出力は用語CONECT／に
なるためにインバータ（Ｐ４−Ｃ）を通して３本
足のNANDゲート（Ｍ３−Ｃ）へ供給される。こ
のCONECT／用語はDC／CFEインターフエイス
上の以下の信号のセツトを能動化させるために用
いられる。 １ LCPCON／０：このラインDLPが接続され
ているとき低くなる。 ２ LCPSTUn／０：これらは４つのデータ・リ
ンク処理装置ステータス・ラインである。 ３ IOSND／．０：これはＩ／Ｏ送出フリツプ
フロツプのステートである。 ４ LCPSTL／０：これはデータ・リンク処理
装置のストローブ信号である。 ５ STIOL／．０：これは上位システムのスト
ローブ信号である。 ６ TERM..0：これは上位システムの終了信号
である。 ７ SELCLR／０：これはデイストリビユーシ
ヨン・カード（DC）からデータ・リンク処理
装置（DLP）への選択的クリア信号である。 ８ DATAxn／０：これは17ビツトのデータ母
線である。 すべてのこれらの背面信号は低い活性で、次の
場合にのみ能動化される。 (a) CFEがデイストリビユーシヨン制御カード
（DC）によつて正しくアドレスされており、か
つ (b) 接続が可能な場合、すなわちデータリンク処
理装置がオンラインでありかつPROMバリテ
イ・エラーが存在しない場合。 能動化されたラインの実際のステートは接続さ
れている時点でのデータ・リンク処理装置とデイ
ストリビユーシヨン制御カード（DC）の論理的
条件に依存する。 データ・リンク処理装置リクエスト： DLPリクエストは、データ・リンク処理装置が
上位システムのアテンシヨンを必要としているこ
とをデイストリビユーシヨン制御カードに通知す
ることができる方法である。リクエストはデイス
トリビユーシヨンカード（DC）へのDLP割込み
（REQ）と考えられる。 DLPリクエストは次の場合にデイストリビユー
シヨン制御カードに対してなされる。それは、
DLPがそのジヤンパされたリクエスト・ライン
（LCPRQn／０）を低くしたとき、またはDLPが
そのジヤンパされたリクエスト・ラインと
EMRREQ／０（緊急リクエスト）を低くしたと
きである。これらの両タイプのリクエストは
PROMのストアされたマイクロコード・プログラ
ムによつて共通フロント・エンド・カード
（CFE）上で発生させることが可能である。マイ
クロコード・プログラムがPROMの出力ライン
＃LDINT／（ロード・インターフエイス）を低
くしたとき、信号＃CONST１（緊急リクエスト
のため）と＃CONST２（リクエストのため）は
CLK8／時にリクエスト・ラツチ１９（第４Ａ
図）と呼ばれるレジスタ内にロードされる。共通
フロント・エンド上の組合わせ型ロジツクは、デ
ータ・リンク処理装置が“オンライン”である場
合、“緊急リクエスト”がいつでも背面上で能動
化されることを許す。DLPが緊急リクエストを発
する場合、それは非緊急リクエストをも発する。
これが行なわれるので、デイストリビユーシヨン
制御カードはどのDLPがその緊急リクエストを行
なつているかを決定することができる。 背面ラインEMRREQ／０はベース・モジユー
ル中のすべてのデータ・リンク処理装置に共通
で、LCPRQn／０ラインはそれぞれが独特であ
る。データ・リンク処理装置が非緊急リクエスト
を発した場合、それは、そのデータ・リンク処理
装置がオンラインであり、かつそのベース・モジ
ユール中の他のどのデータ・リンク処理装置も緊
急リクエストを行なつていない場合にのみ背面上
で“能動化”される。 データ・リンク処理装置データ転送ステート： ２つの可能な動作モードがデータ・リンク処理
装置DLPと上位主システム１０の間のデータ転送
速度を支配する。これらのモードは(a)デマンド・
モードと(b)バースト・モードと呼ばれている。 デマンド・モードは４メガヘルツより小さい速
度でデータ転送を起こさせる。バースト・モード
は４メガヘルツの速度すなわち１秒あたり64メガ
バイトの速度でデータ・ワード（16ビツト）転送
を起こすことができる。 データ・リンク処理装置（DLP）とデイストリ
ビユーシヨン制御カード（DC）は、それらがデ
ータを与えたりまたは受取つたりしたとき、“ス
トローブ肯定応答”信号を互いに送つたり送り返
したりする。DLPは用語LCPSTL／０（DLPス
トローブ・レベル）をデイストリビユーシヨン制
御カードへ送り、デイストリビユーシヨン制御カ
ードはSTIOL／．０をデータ・リンク処理装置
へ送る。これらのストロービング信号はデマン
ド・モードとバースト・モードの両動作中に交換
される。データ転送速度はこれらのストローブ信
号が交換される速度によつて決定される。第４Ｅ
図はデイストリビユーシヨン制御カード（DC）
からデータ・リンク処理装置へのデータ転送タイ
ミング図を示す。共通フロント・エンド・カード
（CFE）はデイストリビユーシヨン制御カードか
らSTIOL／．０信号を受取り、それをシヨツト
キＪ−Ｋフリツプフロツプを用いることにより８
メガヘルツのクロツクに同期される。そのフリツ
プフロツプの出力はAF（非同期フロツプ）と
AF／と名付けられている。同期化されたストロ
ーブ・レベルAFはPROMアドレス・ビツトA0マ
イクロコード・テステイングのために共通フロン
ト・エンドカード上で用いられる。AF／信号は
前面コネクタ・ピンを介して周辺従属ボード
（PDB）上で用いることできる。 デマンド・モード： バツフア・ローデイング動作の間、デイストリ
ビユーシヨン・カード（DC）はSTIOL／．０を
低くすることによつてデータが利用可能であるこ
とをデータ・リンク処理装置に知らせる。デー
タ・リンク処理装置のマイクロコード・プログラ
ムは、PROMロジツク用語＃LCPSTL／を低く
することによりデイストリビユーシヨン・カー
ド・インターフエイス・ライン上にあるデータを
それが受入れたことをデイストリビユーシヨン・
カードに知らせる。 ＃LCPSTL／はデイストリビユーシヨン・カ
ードへのLCPSTL／０になり、データの次の新
しいワードが利用可能になるまでの間、デイスト
リビユーシヨン・カード（DC）にSTIOL／．０
を高くさせる。 バツフア読取動作中、デイストリビユーシヨ
ン・カードはSTIOL／．０を低くすることによ
り新しいデータを受取る用意ができていることを
データ・リンク処理装置に知らせる。データ・リ
ンク処理装置のマイクロコード命令は、PROMロ
ジツク用語＃LCPSTL／を低くすることにより
デイストリビユーシヨン・カード・インターフエ
イス・ライン上で新しいデータが利用可能である
ことをデイストリビユーシヨン・カードに知らせ
る。＃LCPSTL／はデイストリビユーシヨン制
御カードへのLCPSTL／０になる。デイストリ
ビユーシヨン・カードは、STIOL／．０を低く
することにより、それがデータを受入れたことを
データ・リンク処理装置に知らせる。 データ流れの方向はPROM出力用語＃CONST
３によつて制御される。用語＃CONST３は
PROM信号＃LDINT／（システム・インターフ
エイスのロード）時にリクエスト・ラツチ１９中
にクロツクされて、IOSF（Ｉ／Ｏ送出フロツ
プ）になる。IOSFのステートはIOSND／．０と
してデイストリビユーシヨン制御カードへ送ら
れ、インターフエイス母線ラインの方向をそのデ
イストリビユーシヨン制御カードに知らせるため
に用いられる。IOSRのステートは周辺従属ボー
ド（PDB）８０へも送られる。PDB８０は、イン
ターフエイス母線ラインの方向制御ロジツクを進
展させるのを助けるためにIOSFを利用する。こ
のロジツクはどのデータ・リンク処理装置母線が
活性で、どのドライバまたはレシーバが用いられ
るべきかを決定する。 バースト・モード： 或るデータ・リンク処理装置はデマンド・モー
ドまたはバースト・モードのいずれでも動作可能
であるが、一方、トレイン・プリンタ・データ・
リンク処理装置はデマンド・モードにおいてのみ
動作する。 クリア機能： CFEカード１０cはそのクリアリング機能を実
行するために組合せ型のロジツクを利用する。共
通フロント・エンド・カードを利用するすべての
データ・リンク処理装置に適用可能なクリアリン
グ機能の説明は次のようである。 パワーアツプ・クリア： パワーアツプ・クリア信号は、キヤビネツトの
電源または上位システム１０によつて決定される
何らかの外部電源のいずれかからベース・モジユ
ールに供給される。この信号は同軸ケーブルを介
してメインテナンス・カード背面コネクタのピン
に接続される。メインテナンス・カードはマス
タ・クリアMSTCLR／０を生成するためにこの
信号を用いる。信号MSTCLR／０は、データ・
リンク処理装置がオンラインのときそれをクリア
する。 ベース・クリア： ベース・クリア機能はメインテナンス・カード
背面コネクタ上に配置された押しボタン・スイツ
チによつて供給される。そのスイツチはパワーア
ツプ・クリアで動作させられ、パワーアツプ・ク
リアと同じ機能を実行する。 メインテナンス・ローカル・クリア： メインテナンス・カードがデータ・リンク処理
装置に接続されている場合、そのメインテナン
ス・カードはLCLCLR／０を低くすることによ
り（メインテナンス・カードからのクリア・レベ
ル）データ・リンク処理装置をクリアすることが
できる。 上位システム・マスタ・クリア： 上位システム１０はそのメツセージ・レベル・
インターフエイス１５i（MLI）を介してマス
タ・クリア信号を発することができる。上位シス
テム・ジヤンパ・オプシヨンが設けられている場
合、それはデイストリビユーシヨン制御カード
（DC）に含まれており、マスタ・クリア
（MSTCLR／０）を“低い”にする。この信号は
メインテナンス・カードにアドレスされていない
すべてのデータ・リンク処理装置をクリアする。
デイストリビユーシヨン制御カード上位システ
ム・オプシヨン・ジヤンパが装着されていない場
合、その上位マスタ・クリア信号はデイストリビ
ユーシヨン制御カードを通して背面へ送られな
い。 上位システム選択的クリア： 上位システム１０はメツセージ・レベル・イン
ターフエイス（MLI）ラインTRM＋MC／１を低
くすることにより標準ポール・テスト動作の間、
単一のデータ・リンク処理装置をクリアすること
ができる。この動作はデイストリビユーシヨン・
カードにSELCLF／０を低くさせる。“低い”
SELCLR／０は、接続されたデータ・リンク処
理装置にクリアされる。 第３図は共通フロント・エンド（CFE）カー
ド１０cの物理的構造を概略図形で示しており、
一方、第４Ａ図は共通フロント・エンド・カード
の基本回路ブロツク図を示している。CFEに含
まれているのがクリア回路であることが第４Ｂ図
に示されている。NORゲート１１３は、バツフ
ア１１２によつて供給されるインバータ１１４か
らの入力に加えてNANDゲート１１０と１１１か
らの入力をも有することがわかるであろう。ゲー
ト１１３の出力はバツフア１１５およびインバー
タ１１６へ供給される。インバータ１１６はその
信号をシヨツトキ・データ・レジスタ・チツプ１
１７に供給し、そのチツプは第４Ａ図のPROMア
ドレス・マルチプレクサ１２への出力を与える。
データ・レジスタ１１７の出力はNADゲート１
１８への入力の１つを与えるためにも用いられ
る。 NORゲート１１３の出力に生じる“低い”信
号は次の条件の１つに合つた場合起こる。 １ MSTCLR／０とOFFLNがどちらも“低
い”。 ２ SELCLR／０とCONECT／どちらも低い。 ３ LCLCLR／０とLOCAL／どちらも低い。 NORゲート１１３の“低い”出力は次の機能
を実行するために用いられる。 １ その出力がバツフア・チツプ１１５を通して
信号CLR／になるために供給される。CLR／
はCFE１０c上のPROMパリテイ・エラー・フ
リツプフロツプ（およびフリツプフロツプ
SOTB、AF、TERMF）をクリアする。 ２ CLR／が特定の周辺従属ロジツクをクリア
するために周辺従属ボード（PDB）８０へ送ら
れる。 ３ NORゲート１１３の低い出力信号がインバ
ータ１１６を通して送られ、データ・レジス
タ・チツプ１１７の１つの入力に与えられる。
それはロジツク用語CLRDとして送られる。信
号CLRDはCLOCK／で２重同期化され、信号
SCLR（同期化されたクリア）になる。 ４ レジスタ１１７からの信号SCLRはPROMの
クロツク不能化用語CLKST（クロツク停止）
を“低い”に強制するために用いられる。これ
は、もしもPROMパリテイ・エラーがCLKST
を高くしたときになされる。 ５ SCLR信号はPROMアドレス・マルチプレク
サ・チツプ１２を不能化するために用いられ
る。これはPROMアドレス・ラインをすべて０
に強制する。アドレス・ゼロはすべてのデー
タ・リンク処理装置マイクロ・プログラムの開
始アドレスである。 CFEクロツク制御： CFE１０c中のクロツク制御ロジツクは、常時
存在の８メガヘルツの背面クロツク（CLOCK..
.0）を能動化または不能化するために組合せ型ロ
ジツク（NANDゲート、NORゲート、インバー
タ、バツフア、シヨツトキ・データ・レジスタ・
チツプ）を用いる。CFEクロツク制御のために
回路は第４Ｃ図に示されている。CFEクロツク
制御ロジツクは、データ・リンク処理装置にクロ
ツク信号をいかに供給するかを決定するために、
メインテナンス母線３０のステートを常時モニタ
している。表には、利用可能のクロツク制御オ
プシヨンと、その種々のオプシヨンを活性化させ
るのに必要なメインテナンス母線のステートが示
されている。表はPROMアドレス・ラインＡ０
〜Ａ９を駆動するためのメインテナンス・ライン
を示している。 第４Ｃ図に示したCFEクロツク制御回路で
は、NADゲートＡ３が３つの入力を有し、NAD
ゲート１３−１が４つの入力を有していることが
見られるであろう。NADゲートＡ３への第１の
入力はデータ・レジスタＣ３からのSCLRライン
に沿つたものである。ゲートＡ３への第２の入力
はラインPERF／である。PERF信号はPROMパ
リテイ・フリツプフロツプ信号である。“高い”
とき、それはPROM出力レジスタ１４上でエラー
が検知され、したがつてDLPクロツクを停止する
ことを示す。PERF／信号はPERFのコンプリメ
ントである。ゲートＡ３への第３の入力はNOR
Ｈ４−１のPROMCLK／出力からのものであ
る。 ゲート１３−１への第１の入力はSCLRライン
である。ゲート１３−１への第２の入力は
PERF／ラインである。ゲート１３−１への第３
の入力はCLKENラインからのものであり、ゲー
ト１３−１への第４の入力はバツフアＮ５−１の
出力である。 NANDゲートＭ３は、インバータＰ４
（ADLOC）からの１つの入力を有し、もう１つ
の入力はインバータＢ４−１（PASLCL／０）
から来るものである。 データ・レジスタＣ３のための入力は、インバ
ータＢ４からの１つの入力とNORゲートＡ３−
１からくる１つの入力とさらにライン
START／．０からくる１つの入力とを有する
NORゲートＡ３−２からくる。NORゲートＡ３
−１は２つの入力を有し、その１つはライン
BASLCL／０であり、もう１つの入力はライン
LOCAL／．１である。 ゲートＡ３の出力はNORゲートＨ４−１の入
力に供給される。NANDゲート１３−１の出力は
NANDゲートＨ４−１３の入力へ供給される。イ
ンバータＨ５（CLOCK...0）の出力はゲートＨ
４−２とゲートＨ４−１３の両方の入力に供給さ
れる。 ゲートＡ３の出力は信号ラインPROMCLK／
を形成するためにNORゲートＨ４−１の入力に
供給される。NANDゲートＨ４−１３の出力はバ
ツフア１４−１とバツフアＧ４へ供給される。 通常オンライン・モード： 次の条件のどれかに合つたとき、すべてのデー
タ・リンク処理装置クロツクは８メガヘルツの速
度で活性である。これらの条件は次のようであ
る。 １ BASLCL／０が高い（そのベース・モジユ
ールがローカルでない）。 ２ LOCAL／．１が高い（そのDLPがアドレス
されたメインテナンス・カード（MC）でな
い）。 ３ PERF／が高い（PROMパリテイ・エラーが
存在しない）。 信号PASLCL／０とLOCAL／．１の両方が
“高い”場合、シヨツトキ・データ・レジスタＣ
３の１つの入力上に“高い”を生じる。このレジ
スタ・チツプは常時存在する信号CLOCK／によ
つてクロツクされている。この信号は３重反転の
後、背面クロツク信号CLOCK...0から引出され
る。レジスタ・チツプＣ３の１つの出力はロジツ
ク用語クロツク能動化（CLKEN）になる。信号
クロツク能動化は信号PERF／、SW1／、および
NANDゲートＭ３の出力を用いて２つのゲートＡ
３−４と１３−１上でNAND化される。ゲートＭ
３の次の入力を有している。 ａ 信号ADLOC／（反転後）。ADLOC／はDLP
がMCによつてアドレスされていないときまた
はADRVLD／０が高いとき低い。 ｂ 背面信号BASLCL／０（反転後）。 NANDゲートＡ３−４の出力は信号ロジツク用
語Ｂ（Ｐ−CLKEN）になり、これは信号
CLOCK..0（インバータＨ５によつて反転させら
れた後、ゲートＨ４−２への１つの入力として供
給される）でNAND化される。ゲートＨ４−２の
出力は信号PROMCLK／を形成するためにNOR
ゲートＨ４−１を通して供給される。この信号
PROMCLK／は第４Ａ図のPROMデータ・レジ
スタ１４とスタツク・レジスタ１１をクロツクす
るために用いられる。 NANDゲート１３−１の出力は信号CLKEN／
になる。この信号CLKEN／は、低いとき、周辺
従属ボードPDB８０上の８メガヘルツ背面クロツ
クを能動化させる。 CLKEN／信号はゲートＨ４−１３において信
号CLOCK..0（反転後）でNAND化される。ゲー
トＨ４−１３の出力は、信号CLK８／とCLK８
（８メガヘルツのクロツク）になるために、それ
ぞれ１つのインバータ・バツフア１４−１と１つ
の非インバータ・バツフアＧ４を通して供給され
る。これらのクロツク信号は共通フロント・エン
ド・カード１０c中で用いられる。 標準ローカル・モード： “メインテナンス”の標準ローカル・モードは
次の条件下で動作可能である（表も見よ）。 １ BASLCL／０が高い（ベースがローカルで
ない）。 ２ ADRVLD／０（アドレス有効）が低い、か
つメインテナンス母線上のLOCnn／．０ライ
ンが有効である。 ３ LOCnn／．０ラインがCFE１０c上のローカ
ル・アドレス・ジヤンパに等しい。 低いADRVLD／０とともに、このイコール比
較はLOCAL／．１を低いに強制する。
LOCAL／．１が低いことは、DLPが“メインテ
ナンス・カード・アドレス”されていることを意
味する。 このモードにおいて、すべてのメインテナンス
機能が利用可能で、たとえばメインテナンス・カ
ードは今 １ 単一パルス・モードを選択することができ、 ２ PROMマイクロコード検証を行なうことがで
き、 ３ 単一パルス動作中にPROMアドレスを操作す
ることにより知られる条件をセツトし、またメ
インテナンス母線デイスプレイ（DPLY）とデ
ータ・シミユレート（DSIM）ラインをサンプ
リングすることにより知られる予想される結果
をテストすることができる。 単一パルス・モード： メインテナンス・カードがデータ・リンク処理
装置（DLP）をローカル化した後、それは信号
SP／．．．．０を“低い”にすることによりその
DLPを単一パルス・モードに置くことができる。
この動作はロジツク用語CLKENを“低い”に強
制する。なぜならば、第４Ｃ図のNORゲートＡ
３−２が次のロジツクによつて不能化されるから
である。 １ 信号SP／．．．．０は“高い”へ反転させら
れ、ゲートＡ３−２の一番上の入力ラインを不
能化する。 ２ DLPがメインテナンス・カード・アドレスさ
れていないので、信号LOCAL／．１は低い。
この動作は、ゲートＡ３−１の高い信号出力に
より、ゲートＡ３−２の中間の入力線を不能化
する。信号START／．０は高く、ゲートＡ３
−２の第３の入力を不能化する。ゲートＡ３−
２が不能化されたとき、低い信号が、
CLOCK／時にデータ・レジスタＣ３中にセツ
トされる。出力信号CLKENは、低いとき、
NANDゲートＡ３−４と１３−１をターン・オ
フして、それらの出力を高くして、NANDゲー
トＨ４−２とＨ４−１３を不能化する。これら
の２つのゲートが不能化されたとき、DLPクロ
ツクはターン・オフされる。 一度DLPが単一パルス・モードに置かれれ
ば、メインテナンス・カードは、START／．
０を低くすることにより、１から4096のクロツ
クを発することができる。START／．０は、
メインテナンス・カードが発生して欲しいと望
むクロツクのおよそ必要な数の効果的な窓であ
るところのパルスである。START／０が低い
時間フレームの間、ゲートＡ３−２の高い信号
出力は常に存在するクロツク信号CLOCK／に
よつてデータ・レジスタＣ３中にクロツクされ
る。CLKENは今、レベルでなくてむしろパル
スになり、DLPクロツクはSTART／．０の低
い活性の時間間隔の間だけ能動化される。 データ・リンク処理装置（DLP）が単一パル
ス・モード内に置かれた後、メインテナンス・
カードは、SP／．．．．０を高くすることにより
DLPをその単一モードから取出すことができ
る。信号SP／．．．．０は、高いとき、次のよう
に高いレベルの入力をレジスタＣ３内へ押込む
（第４Ｃ図）。信号SP／．．．．０はインバータＢ
４によつて低いに反転させられる。この低い信
号はNORゲートＡ３−２内へ供給され、その
出力を高くする。この高いレベルはCLOCK／
でデータ・レジスタＣ３内へクロツクされて
CLKENになる。信号CLKENは、高いとき、
すべてのデータ・リンク処理装置クロツクを能
動化する。 PROMマイクロコード検証： メインテナンス・カードがデータ・リンク処理
装置をローカル化させて単一パルスモード内に置
いた場合、それは信号SWH.１／．０を低くする
ことによりいずれかの共通フロント・エンド
PROMマイクロコード・ワードを読取ることがで
きる。信号SWH.１／．０はロジツク用語SW
１／になるためにバツフアＮ５−１（第４Ｃ図）
を通る経路で送られる。この信号SWH／は周辺
従属ボードPDB８０へ送られ、ロジツク用語
SIMRCV／を進展させるために母線インターフエ
イスの方向制御ロジツク内で用いられる（シミユ
レート受取り、第４Ａ図のライン３３）。
SIMRCV／が低いとき、第５Ｂ図のメインテナン
ス母線１０dnDSIMnn／０は第４Ａ図のPROMア
ドレス・マルチプレクサ・チツプ１２の入力へゲ
ートされる。SW１／もPROMアドレス・マルチ
プレクサ１２に実際のPROMアドレスとして
DSIMnn／０データを選択させる。こうして、メ
インテナンス・カードは現在のPROMアドレスを
制御する。SW１／はまた、NANDゲート１３−
１の入力の１つに接続されており（第４Ｃ図）、
クロツク信号CLK８／，CLK８とターン・オフ
された（周辺従属ボード８０への）クロツク能動
化信号CLKEN／を維持するために用いられる。 メインテナンス・カードが単一パルス・クロツ
クを発したとき、PROMCLK／はアドレスされ
たPROMデータをPROMレジスタ１４内へラツチ
する（第４Ａ図）。なぜならば、SW１／はNAND
ゲートＡ３に接続されていないからである。メイ
ンテナンス・カードは今、サンプリングのために
利用できる現在のPROMワードを有している。メ
インテナンス・カードは今、メインテナンス母線
DSELn／．０を駆動することによりPROMデー
タ（ある時８ビツト）を読取ることができる。
TSELn／．０ライン３４（第４Ａ図）は、どの
８データ・ビツトがメインテナンス母線
EPLYnn／０（第４Ａ図の４０）上へ能動化され
るかを選択するためにCFE１０c上で用いられ
る。７つの読取が１つの全マイクロコード・アド
レスをサンプリングするために必要である。 ローカルのベースを伴なうローカル・モード： 或る条件の下で、メインテナンス・モードが動
作的で有効である。これらの条件は １ BASLCL／０が低い（ベースがローカル）。 ２ ADRVLD／０が低い（すなわち、メインテ
ナンス母線上のLOCnn／．０ラインが有効で
ある）。 ３ LOCnn／．０ラインがCFE１０c上のローカ
ル・アドレス・ジヤンパに等しい。
ADRVLD／０が低いとともに、このイコール
比較はLOCAL／．１を低いに強制することも
行なう。LOCAL／．１は、低いとき、デー
タ・リンク処理装置DLPがメインテナンス・カ
ード・アドレスされていることを意味してい
る。このモードの動作はアドレスされたデー
タ・リンク処理装置を標準ローカル・モードと
全く同じ方法で働かせる。すべてのアドレスさ
れていないDLPはそれら自身のクロツクを不能
化する。 ローカル・モードにおけるベース・モジユールと
不能化されたDLPクロツク： これは次の条件が満足されたとき起こる動作の
モードである。 １ BASLCL／０が“低い”（ベースがローカ
ル）。 ２ ADRVLD／０が低い（LOCnn／．０ライン
が有効）。 ３ LOCnn／．０ラインがCFEローカル・アド
レス・ジヤンパに等しくない。 ADRVLD／０が低いとともに、この“不等
化”された比較はLOCAL／．１を高くし、
ADLOC／を低くする。LOCAL／．１は、高い
とき、DLPがメインテナンス・カード・アドレス
されないことを意味している。 このモードにおいて、すべてのDLPクロツクは
不能化される。なぜならばBASLCL／０の低い
レベルがインバータＢ４−１によつて反転させら
れるからである（第４Ｃ図）。このレベル“高
い”は、反転されたADLOC／信号（Ｐ４によつ
て反転させられた）でゲートＭ３によつてNAND
化される。ゲートＭ３への両方の入力が“高い”
のとき、その出力は低くなつてNANDゲートＡ３
−４と１３−１を不能化する。これらのゲートの
出力はどちらも高くなり、ゲートＨ４−１とＨ４
−１３を不能化する。これら２つのゲートが不能
化されたとき、すべてのDLPクロツクは禁止され
る。 ベース単一パルス： 単一パルス・メインテナンス・モードは次の条
件が起こつたとき有効となる。 １ BASLCL／０が“低い”（ベースがローカ
ル）。 ２ ADRVLD／０が高い（すなわち、メインテ
ナンス母線上のLOCnn／．０ラインが無効）。 この動作のモードにおいて、メインテナンス・
カードは次のようなロジツクを駆動することによ
り、ベース全体を単一パルス・モードに置くこと
ができる。 １ SP／．．．．０が低い。この動作はNORゲート
Ａ３−２の一番上の入力を不能化する。 ２ BASLCL／０が低い。この動作はベースを
ローカルにし、NORゲートＡ３−１の出力を
高くする。この高いレベルはNORゲートＡ３
−２の中間の入力ラインを不能化する。 ３ 高いSTART／．０はNORゲートＡ３−２の
一番下の入力を不能化する。 NORゲートＡ３−２（第４Ｃ図）が不能化さ
れたとき、その出力は低くなる。この低い出力は
データ・レジスタＣ３中にラツチされ、ロジツク
用語CLKENになる。このクロツク能動化ライン
は、低いとき、NANDゲートＡ３−４と１３−１
を不能化する。これらのNANDゲートの出力は高
くなり、ゲートＨ４−１とＨ４−１３を不能化す
る。ゲートＨ４−１とＨ４−１３が不能化された
とき、すべてのDLPクロツクは禁止される。 動作の“ベース単一パルス”メインテナンス・
モードは、すべてのデータ・リンク処理装置を単
一パルスに応答させるであろう。なぜならば
ADRVLD／０が高く、BASLCL／０が低いから
である。信号ADRVLD／０は、高いとき、ロジ
ツク用語LOCAL／．１とADLOC／を発生する
ために用いられるCFE上のトリステートの８−
２−１マルチプレクサ・チツプ（第４Ａ図の１
２）を不能化する。このマルチプレクサ・チツプ
が不能化されたとき、両信号は1100ohmレジスタ
で＋5Vまで引上げられる。ADLOC／は、高いと
き、（第４Ｃ図のインバータＰ４による“低い”
への反転の後）NANDゲートＭ３は不能化され
る。ゲートＭ３の高いレベルの出力は、メインテ
ナンス・カードが信号START／．０を低く駆動
したとき、単一パルス・クロツクが不能化される
ことを許す。その後の単一パルス動作は、前に
“標準ローカル・モード”の動作において既に述
べられている。 スタツク・レジスタ動作： スタツク・レジスタ１１（第４Ａ図）の動作は
PROM１３の出力信号ライン＃LDSTCK／のス
テートによつて制御されている。信号
＃LDSTCK／は非サブルーチン・マイクロコー
ド命令の間、低く保持されている。この低いレベ
ルは、３つのスタツク・レジスタ・チツプ１１の
低い能動化入力に与えられる。この動作は、スタ
ツク・レジスタ１１に現在のPROMマイクロコー
ド・アドレスをロードして保持させる。 すべてのマイクロコード・プログラムは、信号
＃LDSTCK／を高く駆動して保持することによ
り、サブルーチンの１つのレベルに入る能力を有
している。＃LDSTCK／が高くなると次の動作
が起こるであろう。 １ スタツク・レジスタのロード機能が不能化さ
れる。 ２ スタツク・レジスタのカウント機能が能動化
される。 第４Ａ図の信号＃LDSTCK／はロジツク用語
STCLKEN／になるためにシヨツトキ・データ・
レジスタ・チツプを通して送られる。そして、こ
の信号は反転させられて、スタツク・レジスタ＋
１を数え上げるために用いられる。このアドレス
はサブルーチンが完成されるまでレジスタ中に保
持される。この最新のアドレスは、マイクロコー
ド命令の主体に帰るために、サブルーチンがスタ
ツク・ブランチを行なうとき用いられる。次に非
サブルーチン・コードが再び入れられて、信号
＃LDSTCK／は低くなる。 共通フロント・エンド（CFE）のメインテナン
ス・デイスプレイ・ライン： CFE１０cは、反転するトリステート・バツフ
アと、第４Ａ図のメインテナンス・デイスプレ
イ・ライン４０（DPLY01／０−DPLY10／０）
を能動化するために用いられる８：１のマルチプ
レクサ・チツプなどの標準物を含んでいる。ライ
ン４０はこのラインのグループを構成する10本の
個々のラインを示すために／10で示されている。
表は種々の個々のデイスプレイ・ライン
（DPLY01／０−DPLY10／０）を示している。
【表】
【表】
共通フロント・エンドはまた、ライン
DSTAT8／０−DSTAT1／０（語彙集、表）
上の信号を表示する能力を有しており、これらの
ラインはメインテナンス・カードへのデータ・リ
ンク処理装置“ステータス・ライン”である。
CFEはまた、DLCPST／０（メインテナンス・
カードへのデータ・リンク処理装置ストローブ）
やDIOSND／０（メインテナンス・カードへの
Ｉ／ＯのSENDレベル）をも表示することができ
る。これらのすべてのラインが、CFEカードの
動作をテストして検証するために、メインテナン
ス・カード２００によつて用いられる。
DSEL8／０ライン（デイプレイ・ラインへの入
力に関するマルチプレクサ・チツプ選択ライン）
−−DSEL1／０（ラインを表示するためのデー
タ選択に関するマルチプレクサ・アドレス・ライ
ン）はメインテナンス・カードから共通フロン
ト・エンド・カードへ送られ、データ・リンク処
理装置がメインテナンス・カードによつてアドレ
スされた後、デイスプレイ・ライン上で能動化さ
れるCFE内部信号を選択するために用いられ
る。表は表示可能なCFE信号と、それらをメ
インテナンス・デイスプレイ母線上へ能動化する
のに必要なDSELn／０ライン・コードのリスト
を示している。 PROMアドレス選択： 表ａと表ｂを参照して、マイクロコード・
アドレスの選択は、標準ロジツク・ゲート、マル
チプレクサ・チツプ、レジスタ・チツプおよびデ
コーダ・チツプを採用する回路を用いる共通フロ
ント・エンド・カード１０c上で実行される。マ
ルチプレクサ１２はPROMアドレス・ラインＡ０
〜Ａ９を駆動する（第４Ａ図）。これは各８メガ
ヘルツのクロツク・パルスでマイクロコード・デ
ータをレジスタ１４中へラツチさせる。
DSTAT8／０−DSTAT1／０（語彙集、表）
上の信号を表示する能力を有しており、これらの
ラインはメインテナンス・カードへのデータ・リ
ンク処理装置“ステータス・ライン”である。
CFEはまた、DLCPST／０（メインテナンス・
カードへのデータ・リンク処理装置ストローブ）
やDIOSND／０（メインテナンス・カードへの
Ｉ／ＯのSENDレベル）をも表示することができ
る。これらのすべてのラインが、CFEカードの
動作をテストして検証するために、メインテナン
ス・カード２００によつて用いられる。
DSEL8／０ライン（デイプレイ・ラインへの入
力に関するマルチプレクサ・チツプ選択ライン）
−−DSEL1／０（ラインを表示するためのデー
タ選択に関するマルチプレクサ・アドレス・ライ
ン）はメインテナンス・カードから共通フロン
ト・エンド・カードへ送られ、データ・リンク処
理装置がメインテナンス・カードによつてアドレ
スされた後、デイスプレイ・ライン上で能動化さ
れるCFE内部信号を選択するために用いられ
る。表は表示可能なCFE信号と、それらをメ
インテナンス・デイスプレイ母線上へ能動化する
のに必要なDSELn／０ライン・コードのリスト
を示している。 PROMアドレス選択： 表ａと表ｂを参照して、マイクロコード・
アドレスの選択は、標準ロジツク・ゲート、マル
チプレクサ・チツプ、レジスタ・チツプおよびデ
コーダ・チツプを採用する回路を用いる共通フロ
ント・エンド・カード１０c上で実行される。マ
ルチプレクサ１２はPROMアドレス・ラインＡ０
〜Ａ９を駆動する（第４Ａ図）。これは各８メガ
ヘルツのクロツク・パルスでマイクロコード・デ
ータをレジスタ１４中へラツチさせる。
【表】
【表】
【表】
CFE信号を示す表ａを参照して、１次マル
チプレクサ入力選択ラインは＃BRANCH１−
＃BRANCH５の現在のラツチされたPROM出力
である。表と信号用語BR６（PROMアドレス
選択のためのPDB８０からのブランチ・ライン）
を参照せよ。 アドレス・ビツトＡ０選択（第４Ａ図のライン
３６での）を達成するために、＃BRANCH１−
BRANCH３は２つの独立なマルチプレクサ・チ
ツプへの入力線を選択するであろう。
＃BRANCH４、＃BRANCH５およびBR６は周
辺型従属であり、PDBロジツクかまたはラツチさ
れたPROM出力の１つかのいずれかによつて駆動
され得る。PROM出力ラインがBR６を駆動する
ために用いられるとき（表ｂ）、それは周辺従
属ボードPDB８０へ送られて、次にBR６ライン
として戻される。そのようなライン＃Ｇ３−＃Ｌ
４は22本存在し（表）、それらは周辺従属ボー
ドPDB８０が利用し得る。これらのラインは、第
１にPDB８０上の周辺従属ロジツクを制御するた
めに用いられる。 ＃BRANCHnビツトとBR６はまた、PROMア
ドレス・ラインＡ０〜Ａ９の発生のために用いら
れる（第４Ａ図）。これは用語BROP（PROMア
ドレス・ブランチ）とPRST（PROMアドレスの
ためのスタツク・レジスタの利用）を用いること
によつて達成される。＃BRANCHnビツトとBR
６が１つのブランチを16のアドレス（16通りブラ
ンチ）の１つに選んだときはいつでも、BROPは
“高い”である。＃BRANCHnビツトとBR６がス
タツク・レジスタ１１をアドレスとして利用する
ブランチを選択したとき、BRSTは高い。16通り
ブランチまたはスタツク・レジスタのブランチの
いずれもが選択されない場合、非条件のブランチ
または２通りブランチのいずれかが実行される。 PROMアドレス選択はメインテナンス用語SW
１／の利用によつても行なうことが可能である
（第４Ｃ図）。 CFE１０cがメインテナンス・カードの制御下
にありかつMCがSW１／を“低い”に駆動する
とき、そのMCはいずれのマイクロコード・アド
レスをもアドレスして読取ることができる。この
機能は、PROMマトリツクスの内容を読取つて確
めるため、およびその関連するレジスタのインテ
グリテイをテストするために利用される。 マスタクリア、選択的クリア、またはローカル
クリアがCFE１０cへ発せられたときはいつで
も、＃BRANCHnビツトとBR６は無視される。
いずれのクリア条件もPROMアドレス母線（第４
Ａ図のＡ０−Ａ９）を０に等しくさせる。アドレ
ス母線Ａ０−Ａ９は語彙集の表中に定義されて
いる。アドレス０はすべてのマイクロコード・プ
ログラムの出発点である。 表ａ中に見られるように、次のPROMアドレ
スの発生のために用いられ得るすべての可能なブ
チンチング条件が示されている。表ｂは、
PROMアドレス・ビツトＡ０の拡張された選択の
ために用いられ得る５つのCFEの発生させられ
た能動化ラインのリストを示している。これらの
能動化ラインはPDB８０が付加的な２通りブラン
チング能力を必要とするとき活性化される。 PROMパリテイ・チエツキング： CFEカード１０cは各49ビツトのPROMマイク
ロコード・ワードについて奇数パリテイ・チエツ
クを行なう。全ワード長さは実際に52ビツトで、
しかし３つの最も重要なビツトはそのマイクロコ
ード・プログラムに使われない。これらの３つの
ビツトはパリテイ・チエツクされない。 現在アドレスされているマイクロコード・ワー
ドはレジスタ・チツプ１４中にラツチされて、さ
らにこれらのレジスタ・チツプから第４Ａ図の従
属パリテイ・チエツキング・チツプ１８中へ供給
される。そして、この回路はCFE１０cに全49ビ
ツト・ワードを一時に調べることを許す。ワード
の全合計が“偶数”パリテイに等しい場合、ロジ
ツク用語PER（パリテイ・エラー）は高くな
る。“高い”になるPERは“パリテイ・エラー”
フリツプフロツプ１８を次の８メガヘルツのクロ
ツク・パルスで送る。パリテイ・エラー・フリツ
プフロツプのセツテイングはロジツク用語
PERF／を“低い”にする。 PROMパリテイ・エラー： “偶数”PROMパリテイがCFEカードで検知
された場合、ロジツク用語PERは“高い”にな
り、PROMパリテイ・エラー・フリツプフロツプ
をセツトさせる。PERが高くなると同時に、
PER／は低くなる。低くなるPER／はロジツク
用語CLKST（クロツク停止）を高くする。“高
い”になるCLKSTはPROMレジスタ・チツプ
（PROMCLK／）のラツチングを制御するクロツ
クを不能化する。PROMCLK／の不能化は（パ
リテイ・エラーを生ずる）データをレジスタ１４
中に残す。PROMCLK／の不能化はまた、スタ
ツク・レジスタ１１をその現在値にクロツクす
る。パリテイ・エラー・フリツプフロツプがセツ
トされたとき、ロジツク用語PERF／は第４Ａ図
のライン４１で低くなる。“低い”になる
PERF／は次の動作を起こさせる。 １ PERF／が、周辺装置をターン・オフするた
めに、周辺従属ボードPDB８０へ送られる。 ２ CFEカード上のリクエスト・ラツチ１９が
クリアされる。この動作は、Ｉ／Ｏ SENDフ
リツプフロツプ、REQ（クリエスト）、および
ドライバ２０からのEMRREQ（緊急リクエス
ト）信号をターン“オフ”させる。 ３ ロジツク用語CONTCT／は高くされる。こ
の動作はいずれのデイストリビユーシヨン・カ
ード（DC）接続をも阻止し、エラーの時間に
進行したいずれのDC接続をも切断する。 ４ 周辺従属ボードの８メガヘルツのクロツクが
ターン・オフされる。低くなるPERF／はロジ
ツク用語CLKEN／を高くする。CLKEN／は
８メガヘルツのクロツクを許すためにPDB８０
によつて用いられる。 ５ CFEの８メガヘルツのクロツク（CLK８と
CLK８／）はターン・オフされる。 PROMパリテイ・エラーがデータ・リンク処
理装置を不能化（閉込め）する場合、エラー条
件は、ベース・パワーアツプ・クリア、メイン
テナンス・カード・ベース・クリア、デイスト
リビユーシヨン・カード・マスタ・クリアまた
はメインテナンス・カードに始動されたDLPロ
ーカル・クリアを用いることによつて除去され
得る。 トレイン・プリンタ・データ・リンク処理装置： 説 明 バロースのＩ／Ｏサブシステム中で用いられて
いるデータ・リンク処理装置（それは特定の周辺
端末装置と上位主コンピユータ間の周辺制御イン
ターフエイスとして働く）は、２枚のスライドイ
ン型のプリントされた回路カードで構成されるよ
うにデザインされている。これらのカードの１つ
は、すべてのタイプのデータ・リンク処理装置の
共通で標準化された機能を与えるCFEまたは共
通フロント・エンド・カードであり、その第２の
カードは、ある与えられたタイプの周辺端末装置
（この場合は、その端末装置はトレインプリンタ
である）のために求められる特定の機能を供給す
るPDBまたは周辺従属ボードである。トレイン型
プリンタ機構とも呼ばれるそのようなトレイン・
プリンタは、通常１３２のプリント位置を伴なつ
ており、また特有の18、48、72または96のキヤラ
クタ・セツトを有している。これらのライン・プ
リンタは高い品質でかつ高速で文字や数字の出力
を与え、その動作速度は675LPM（分あたりのラ
イン）または1100LPMまで、あるいは18キヤラ
クタ・セツトを用いて1800LPMまでも可能であ
る。たとえば、48キヤラクタ・セツトで単一ライ
ン・スペーシングでプリントするとき、基本的ト
レイン・プリンタは1100LPMの速度でプリント
する能力を有している。 上述の分類のトレイン・プリンタは、ミシガン
州48232、デトロイトのバロース・コーポレーシ
ヨンの1976年著作権のフオーム＃1094802または
1972年、1973年、1974年の著作権のフオーム
＃1006328のような印刷された出版物中に述べら
れている。 トレイン・プリンタ・データ・リンク処理装置
の周辺従属ボード（TP−PDB）は、典型的に分
あたり1000と1500ラインのトレインプリンタを
（データ・リンク処理装置）DLPを用いるバロー
スのＩ／Ｏサブシステムへインターフエイスする
のに必要なロジツク回路を含んでいる。 PDB８０は共通フロント・エンド・カードとそ
のPROMs中に含まれるマイクロコード・ワード
によつて制御されている。前に述べたように、
CFEとTP−PDBは、通当なマイクロコードとの
組合せで、トレイン・プリンタ・データ・リンク
処理装置（TP−DLP）を形成する。 トレイン・データ・リンク処理装置は上位主シ
ステムからプリント情報を受入れ、この情報をバ
ツフア中にストアして、ハンマ活性化信号をその
トレイン・プリンタへ送る。なぜならバツフア中
の各キヤラクタは印刷されるべき紙のシート上の
適当な位置へトレイン・キヤラクタがくることに
よりマツチさせられるからである。 トレイン・プリンタ・データ・リンク処理装置
は次の要素と特徴を含んでいる。 (a) プリントの１ライン全体を保持するプリン
ト・バツフア。 (b) ソフトにロードされた万能トレイン・イメー
ジ・バツフア・ストレージ。 (c) 80、120または132キヤラクタのためのプリン
ト位置適合性認識装置。 (d) グラフイツク・キヤラクタ・セツトの変える
ことができる定義。 (e) 必要なときのトレインおよびトレイン・イメ
ージID検証。 (f) ライン区切り能力。 “トレイン”またはプリントトレインは、各ブ
ロツクがそれぞれ次のブロツクに接続された回転
装置であり、あたかも鉄道におけるひと続きの有
蓋貨車のようである。そのボツクスまたはユニツ
トの各々は、キヤラクタ・セツトの有蓋貨車の列
に並置されて走る紙の上でのプリントにおいて用
いられる単一のキヤラクタまたは数個のキヤラク
タからなるキヤラクタ・セツトを有している。ト
レイン上の記号や文字または“一つながりの有蓋
車”は、そのトレインの各セツトの第１のキヤラ
クタのために番号“０”で始まる連続番号が付け
られている。重ねプリントはソフトウエアによつ
て可能である。 トレイン・プリンタのDLPのためのＩ／Ｏデイス
クリプタ： TD−DLPのＩ／Ｏデイスクリプタは、動作の
タイプを記述するOPコードの１デイジツトとバ
リアントの３デイジツトを含んでいる。このデイ
スクリプタは、上位システムからの１つの伝送に
おいてトレイン・プリンタ・データ・リンク処理
装置によつて受取られる。 トレイン・プリンタ・データ・リンク処理装置
のためのOPBコードには、３つの有効なタイプ
が存在する。これらは次のもののためのコードで
ある。 書込： これは、データが上位システムからトレイン・
プリンタDLPバツフア・ストレージへ転送される
いずれかの動作である。 テスト： これは、トレイン・プリンタDLPと上位システ
ム間でデータ転送起こらないいずれかの動作であ
る。しかし、上位システムへ結果デイスクリプタ
を送ることによつて動作する。 エコー： これは、上位システムからメツセージ・ブロツ
クを受取ることにより起こる動作で、その上位シ
ステムへの同じ信号の返送である。 このシステムで用いられる“読取”動作がない
ことに気付くであろう。“読取”動作がトレイ
ン・プリンタDLPによつて“有効”として受入れ
られるときはない。したがつて、“読取”動作ビ
ツトＡ８は常に“０”でなければならない。もし
“読取”動作がトレイン・プリンタDLPによつて
受取られなければならない場合、“デイスクリプ
タエラー”がフラグされて、結果デイスクリプタ
が上位システムへ返される。 Ｉ／Ｏデイスクリプタ（しばしばコマンド・ワ
ードと呼ばれる）はOPコードを伴なうバリアン
トの形において得られる。用いられる種々の可能
な動作は次の表11中に示されている。
チプレクサ入力選択ラインは＃BRANCH１−
＃BRANCH５の現在のラツチされたPROM出力
である。表と信号用語BR６（PROMアドレス
選択のためのPDB８０からのブランチ・ライン）
を参照せよ。 アドレス・ビツトＡ０選択（第４Ａ図のライン
３６での）を達成するために、＃BRANCH１−
BRANCH３は２つの独立なマルチプレクサ・チ
ツプへの入力線を選択するであろう。
＃BRANCH４、＃BRANCH５およびBR６は周
辺型従属であり、PDBロジツクかまたはラツチさ
れたPROM出力の１つかのいずれかによつて駆動
され得る。PROM出力ラインがBR６を駆動する
ために用いられるとき（表ｂ）、それは周辺従
属ボードPDB８０へ送られて、次にBR６ライン
として戻される。そのようなライン＃Ｇ３−＃Ｌ
４は22本存在し（表）、それらは周辺従属ボー
ドPDB８０が利用し得る。これらのラインは、第
１にPDB８０上の周辺従属ロジツクを制御するた
めに用いられる。 ＃BRANCHnビツトとBR６はまた、PROMア
ドレス・ラインＡ０〜Ａ９の発生のために用いら
れる（第４Ａ図）。これは用語BROP（PROMア
ドレス・ブランチ）とPRST（PROMアドレスの
ためのスタツク・レジスタの利用）を用いること
によつて達成される。＃BRANCHnビツトとBR
６が１つのブランチを16のアドレス（16通りブラ
ンチ）の１つに選んだときはいつでも、BROPは
“高い”である。＃BRANCHnビツトとBR６がス
タツク・レジスタ１１をアドレスとして利用する
ブランチを選択したとき、BRSTは高い。16通り
ブランチまたはスタツク・レジスタのブランチの
いずれもが選択されない場合、非条件のブランチ
または２通りブランチのいずれかが実行される。 PROMアドレス選択はメインテナンス用語SW
１／の利用によつても行なうことが可能である
（第４Ｃ図）。 CFE１０cがメインテナンス・カードの制御下
にありかつMCがSW１／を“低い”に駆動する
とき、そのMCはいずれのマイクロコード・アド
レスをもアドレスして読取ることができる。この
機能は、PROMマトリツクスの内容を読取つて確
めるため、およびその関連するレジスタのインテ
グリテイをテストするために利用される。 マスタクリア、選択的クリア、またはローカル
クリアがCFE１０cへ発せられたときはいつで
も、＃BRANCHnビツトとBR６は無視される。
いずれのクリア条件もPROMアドレス母線（第４
Ａ図のＡ０−Ａ９）を０に等しくさせる。アドレ
ス母線Ａ０−Ａ９は語彙集の表中に定義されて
いる。アドレス０はすべてのマイクロコード・プ
ログラムの出発点である。 表ａ中に見られるように、次のPROMアドレ
スの発生のために用いられ得るすべての可能なブ
チンチング条件が示されている。表ｂは、
PROMアドレス・ビツトＡ０の拡張された選択の
ために用いられ得る５つのCFEの発生させられ
た能動化ラインのリストを示している。これらの
能動化ラインはPDB８０が付加的な２通りブラン
チング能力を必要とするとき活性化される。 PROMパリテイ・チエツキング： CFEカード１０cは各49ビツトのPROMマイク
ロコード・ワードについて奇数パリテイ・チエツ
クを行なう。全ワード長さは実際に52ビツトで、
しかし３つの最も重要なビツトはそのマイクロコ
ード・プログラムに使われない。これらの３つの
ビツトはパリテイ・チエツクされない。 現在アドレスされているマイクロコード・ワー
ドはレジスタ・チツプ１４中にラツチされて、さ
らにこれらのレジスタ・チツプから第４Ａ図の従
属パリテイ・チエツキング・チツプ１８中へ供給
される。そして、この回路はCFE１０cに全49ビ
ツト・ワードを一時に調べることを許す。ワード
の全合計が“偶数”パリテイに等しい場合、ロジ
ツク用語PER（パリテイ・エラー）は高くな
る。“高い”になるPERは“パリテイ・エラー”
フリツプフロツプ１８を次の８メガヘルツのクロ
ツク・パルスで送る。パリテイ・エラー・フリツ
プフロツプのセツテイングはロジツク用語
PERF／を“低い”にする。 PROMパリテイ・エラー： “偶数”PROMパリテイがCFEカードで検知
された場合、ロジツク用語PERは“高い”にな
り、PROMパリテイ・エラー・フリツプフロツプ
をセツトさせる。PERが高くなると同時に、
PER／は低くなる。低くなるPER／はロジツク
用語CLKST（クロツク停止）を高くする。“高
い”になるCLKSTはPROMレジスタ・チツプ
（PROMCLK／）のラツチングを制御するクロツ
クを不能化する。PROMCLK／の不能化は（パ
リテイ・エラーを生ずる）データをレジスタ１４
中に残す。PROMCLK／の不能化はまた、スタ
ツク・レジスタ１１をその現在値にクロツクす
る。パリテイ・エラー・フリツプフロツプがセツ
トされたとき、ロジツク用語PERF／は第４Ａ図
のライン４１で低くなる。“低い”になる
PERF／は次の動作を起こさせる。 １ PERF／が、周辺装置をターン・オフするた
めに、周辺従属ボードPDB８０へ送られる。 ２ CFEカード上のリクエスト・ラツチ１９が
クリアされる。この動作は、Ｉ／Ｏ SENDフ
リツプフロツプ、REQ（クリエスト）、および
ドライバ２０からのEMRREQ（緊急リクエス
ト）信号をターン“オフ”させる。 ３ ロジツク用語CONTCT／は高くされる。こ
の動作はいずれのデイストリビユーシヨン・カ
ード（DC）接続をも阻止し、エラーの時間に
進行したいずれのDC接続をも切断する。 ４ 周辺従属ボードの８メガヘルツのクロツクが
ターン・オフされる。低くなるPERF／はロジ
ツク用語CLKEN／を高くする。CLKEN／は
８メガヘルツのクロツクを許すためにPDB８０
によつて用いられる。 ５ CFEの８メガヘルツのクロツク（CLK８と
CLK８／）はターン・オフされる。 PROMパリテイ・エラーがデータ・リンク処
理装置を不能化（閉込め）する場合、エラー条
件は、ベース・パワーアツプ・クリア、メイン
テナンス・カード・ベース・クリア、デイスト
リビユーシヨン・カード・マスタ・クリアまた
はメインテナンス・カードに始動されたDLPロ
ーカル・クリアを用いることによつて除去され
得る。 トレイン・プリンタ・データ・リンク処理装置： 説 明 バロースのＩ／Ｏサブシステム中で用いられて
いるデータ・リンク処理装置（それは特定の周辺
端末装置と上位主コンピユータ間の周辺制御イン
ターフエイスとして働く）は、２枚のスライドイ
ン型のプリントされた回路カードで構成されるよ
うにデザインされている。これらのカードの１つ
は、すべてのタイプのデータ・リンク処理装置の
共通で標準化された機能を与えるCFEまたは共
通フロント・エンド・カードであり、その第２の
カードは、ある与えられたタイプの周辺端末装置
（この場合は、その端末装置はトレインプリンタ
である）のために求められる特定の機能を供給す
るPDBまたは周辺従属ボードである。トレイン型
プリンタ機構とも呼ばれるそのようなトレイン・
プリンタは、通常１３２のプリント位置を伴なつ
ており、また特有の18、48、72または96のキヤラ
クタ・セツトを有している。これらのライン・プ
リンタは高い品質でかつ高速で文字や数字の出力
を与え、その動作速度は675LPM（分あたりのラ
イン）または1100LPMまで、あるいは18キヤラ
クタ・セツトを用いて1800LPMまでも可能であ
る。たとえば、48キヤラクタ・セツトで単一ライ
ン・スペーシングでプリントするとき、基本的ト
レイン・プリンタは1100LPMの速度でプリント
する能力を有している。 上述の分類のトレイン・プリンタは、ミシガン
州48232、デトロイトのバロース・コーポレーシ
ヨンの1976年著作権のフオーム＃1094802または
1972年、1973年、1974年の著作権のフオーム
＃1006328のような印刷された出版物中に述べら
れている。 トレイン・プリンタ・データ・リンク処理装置
の周辺従属ボード（TP−PDB）は、典型的に分
あたり1000と1500ラインのトレインプリンタを
（データ・リンク処理装置）DLPを用いるバロー
スのＩ／Ｏサブシステムへインターフエイスする
のに必要なロジツク回路を含んでいる。 PDB８０は共通フロント・エンド・カードとそ
のPROMs中に含まれるマイクロコード・ワード
によつて制御されている。前に述べたように、
CFEとTP−PDBは、通当なマイクロコードとの
組合せで、トレイン・プリンタ・データ・リンク
処理装置（TP−DLP）を形成する。 トレイン・データ・リンク処理装置は上位主シ
ステムからプリント情報を受入れ、この情報をバ
ツフア中にストアして、ハンマ活性化信号をその
トレイン・プリンタへ送る。なぜならバツフア中
の各キヤラクタは印刷されるべき紙のシート上の
適当な位置へトレイン・キヤラクタがくることに
よりマツチさせられるからである。 トレイン・プリンタ・データ・リンク処理装置
は次の要素と特徴を含んでいる。 (a) プリントの１ライン全体を保持するプリン
ト・バツフア。 (b) ソフトにロードされた万能トレイン・イメー
ジ・バツフア・ストレージ。 (c) 80、120または132キヤラクタのためのプリン
ト位置適合性認識装置。 (d) グラフイツク・キヤラクタ・セツトの変える
ことができる定義。 (e) 必要なときのトレインおよびトレイン・イメ
ージID検証。 (f) ライン区切り能力。 “トレイン”またはプリントトレインは、各ブ
ロツクがそれぞれ次のブロツクに接続された回転
装置であり、あたかも鉄道におけるひと続きの有
蓋貨車のようである。そのボツクスまたはユニツ
トの各々は、キヤラクタ・セツトの有蓋貨車の列
に並置されて走る紙の上でのプリントにおいて用
いられる単一のキヤラクタまたは数個のキヤラク
タからなるキヤラクタ・セツトを有している。ト
レイン上の記号や文字または“一つながりの有蓋
車”は、そのトレインの各セツトの第１のキヤラ
クタのために番号“０”で始まる連続番号が付け
られている。重ねプリントはソフトウエアによつ
て可能である。 トレイン・プリンタのDLPのためのＩ／Ｏデイス
クリプタ： TD−DLPのＩ／Ｏデイスクリプタは、動作の
タイプを記述するOPコードの１デイジツトとバ
リアントの３デイジツトを含んでいる。このデイ
スクリプタは、上位システムからの１つの伝送に
おいてトレイン・プリンタ・データ・リンク処理
装置によつて受取られる。 トレイン・プリンタ・データ・リンク処理装置
のためのOPBコードには、３つの有効なタイプ
が存在する。これらは次のもののためのコードで
ある。 書込： これは、データが上位システムからトレイン・
プリンタDLPバツフア・ストレージへ転送される
いずれかの動作である。 テスト： これは、トレイン・プリンタDLPと上位システ
ム間でデータ転送起こらないいずれかの動作であ
る。しかし、上位システムへ結果デイスクリプタ
を送ることによつて動作する。 エコー： これは、上位システムからメツセージ・ブロツ
クを受取ることにより起こる動作で、その上位シ
ステムへの同じ信号の返送である。 このシステムで用いられる“読取”動作がない
ことに気付くであろう。“読取”動作がトレイ
ン・プリンタDLPによつて“有効”として受入れ
られるときはない。したがつて、“読取”動作ビ
ツトＡ８は常に“０”でなければならない。もし
“読取”動作がトレイン・プリンタDLPによつて
受取られなければならない場合、“デイスクリプ
タエラー”がフラグされて、結果デイスクリプタ
が上位システムへ返される。 Ｉ／Ｏデイスクリプタ（しばしばコマンド・ワ
ードと呼ばれる）はOPコードを伴なうバリアン
トの形において得られる。用いられる種々の可能
な動作は次の表11中に示されている。
【表】
表11に関する説明：
書込：
“書込”動作は、紙をプリントして動かしまた
あるいは紙を動かしてプリントし、それは印刷さ
れるべき各ラインのためのデータ流れの最初のワ
ードで受取られるフオーマツト情報に従う。それ
は、“終了条件”に達するまでラインのプリント
を続ける。もし有効でないビツト・パターンがプ
リント・バツフア（第５Ｂ図、第５Ｃ図）のロー
ド動作について検知された場合、その書込動作は
そのラインのプリントの後に終了させられて、結
果デイスクリプタ（Ｒ／Ｄ）が“プリントチエツ
ク／無効発見”ビツト・セツトと“プリント／エ
ラーラインプリンテド”ビツト・セツトとともに
上位コンピユータへ戻される。 書込／停止： “無効”ビツト・パターンが検知された場合、
プリント・バツフア（第５Ｂ図）のローデイング
は完成されるが、そのラインはプリントされない
ということ以外は、“書込／停止”動作は書込動
作と同じ動作を行なう。 書込／ライン： “書込ライン”動作は、OPコード中で決めら
れているように、紙の移動とともに１つのライン
をプリントする。もし無効ビツト・パターンが検
知された場合、そのラインが印刷されて、結果デ
イスクリプタ（Ｒ／Ｄ）（エラー条件を示してい
る）が上位システムへ戻される。紙移動フオーマ
ツト・コードは次の表12中に示されている。
あるいは紙を動かしてプリントし、それは印刷さ
れるべき各ラインのためのデータ流れの最初のワ
ードで受取られるフオーマツト情報に従う。それ
は、“終了条件”に達するまでラインのプリント
を続ける。もし有効でないビツト・パターンがプ
リント・バツフア（第５Ｂ図、第５Ｃ図）のロー
ド動作について検知された場合、その書込動作は
そのラインのプリントの後に終了させられて、結
果デイスクリプタ（Ｒ／Ｄ）が“プリントチエツ
ク／無効発見”ビツト・セツトと“プリント／エ
ラーラインプリンテド”ビツト・セツトとともに
上位コンピユータへ戻される。 書込／停止： “無効”ビツト・パターンが検知された場合、
プリント・バツフア（第５Ｂ図）のローデイング
は完成されるが、そのラインはプリントされない
ということ以外は、“書込／停止”動作は書込動
作と同じ動作を行なう。 書込／ライン： “書込ライン”動作は、OPコード中で決めら
れているように、紙の移動とともに１つのライン
をプリントする。もし無効ビツト・パターンが検
知された場合、そのラインが印刷されて、結果デ
イスクリプタ（Ｒ／Ｄ）（エラー条件を示してい
る）が上位システムへ戻される。紙移動フオーマ
ツト・コードは次の表12中に示されている。
【表】
【表】
書込ライン／停止：
無効ビツト・パターンが検知された場合、プリ
ント・バツフア・ローデイングは完成されるが、
そのラインが印刷されないことを除けば、書込ラ
イン／停止動作は“書込ライン”と同じ動作を行
なう。 移動／書込ライン： 紙の移動がラインの印刷に先立つて起こるとい
うこと以外は、移動／書込ライン動作は書込ライ
ン動作と同じ動作を行なう。 移動／書込ライン／停止： ラインの印刷に先立つて紙の移動が起こること
以外は、移動／書込ライン／停止動作は書込ライ
ン／停止動作と同じ動作を行なう。 書込／ロードTIB（トレイン・イメージ・バツフ
ア）： 書込／ロードTIB動作は後で述べるトレイン・
イメージ・バツフア（第５Ｂ図）をロードするた
めに働く。バリアント・デイジツトＶ２とＶ３
（表11）はトレイン識別（ID）を決定する。Ｖ２
のビツト８と４はプリンタの速度を決定するため
にエンコードされる（00＝750LPM；01＝
1100LPM；10＝1500LPM；11は予約されてい
る）。 テスト： テスト動作はテスト結果デイスクリプタ（Ｒ／
Ｄ）を上位主システムへ送り返す。これらのテス
ト結果デイスクリプタは以後に説明される。 テスト／準備完了待ち： テスト・準備完了待ちのOPコードはDLPを
“能動化”ステートにする。そのDLPは、トレイ
ン・プリンタ（第２図の５０P）がオペレータに
よつて準備完了にされるまでまたはテスト／待機
動作がキヤンセルされるまで、能動化されたまま
である。この動作を受取つてDLPが“準備完了”
ステートにある場合、そのDLPはブランチして
“動作完了”結果デイスクリプタを書込む。もし
DLPがテスト／準備完了待ちステートにあるとき
にオペレータがトレイン・プリンタ（周辺装置）
を準備完了”にした場合、そのDLPはその結果デ
イスクリプタ（Ｒ／Ｄ）で“動作完了”を報告す
るであろう。 もしDLPが“条件的キヤンセル”OPコードを
受取つた場合、“テスト”OPコードはキヤンセル
され、条件的キヤンセル完了ビツトが結果デイス
クリプタ中にセツトされる。もしテスト／待機動
作が進行中で、有効な“条件的キヤンセル”でな
い動作が受取られた場合、そのテスト動作はキヤ
ンセルされて、デイスクリプタ・エラーと条件的
キヤンセル完了ビツトの両方がその結果デイスク
リプタ中にセツトされる。 テスト／準備未了待ち： DLPが“準備未了”条件を待つており、次に
“準備未了”結果デイスクリプタを報告する以外
は、テスト／準備未了待ち動作はテスト／準備完
了待ち動作と同様に行なわれる。 テスト／スキツプ： テスト／スキツプ動作はプリントを行なわない
で紙を移動するときに用いられる。紙移動制御は
表12中に示されているようにバリアント＃３中に
エンコードされる。 テスト／条件的キヤンセル： このテスト／条件的キヤンセル動作は、テス
ト／準備完了待ち動作またはテスト／準備未了待
ち動作をキヤンセルするために用いられる。テス
ト／待機動作が進行中に有効な条件的キヤンセル
OPコードが受取られた場合、そのテスト動作は
終了させられて、条件的キヤンセル完了ビツトが
結果デイスクリプタ中に“セツト”される。テス
ト／待機動作が進行中で有効な“条件的キヤンセ
ル”でない動作が受取られた場合、そのテスト動
作はキヤンセルされて、結果デイスクリプタと条
件的キヤンセル完了ビツトの両方が結果デイスク
リプタ中にセツトされる。 テストID： この動作はデータ・リンク処理装置（DLP）中
で起こり、上位主システムへ２ワードの結果デイ
スクリプタを送る。その第１のワードは“トレイ
ン・プリンタDLP結果デイスクリプタ”の表題で
後で述べられる。その結果デイスクリプタの第２
のワードはそのDLPのために上位主システムへ特
定の識別を確立するIDワードである。結果デイ
スクリプタのこの第２のワードは４デイジツトか
らなつており、その始めの２デイジツトはトレイ
ン・プリンタDLPのための識別子を含んでおり、
次の２つのデイジツトは或る与えられたサブシス
テム中で異なつたTP−DLPsを識別するためにフ
イールドでジヤンパされている。このIDワード
はトレインIDから区別されるべきで、そのトレ
インIDはトレイン・プリンタ機構５０P上に現在
装着されているキヤラクタの“トレイン・ブロツ
ク”に関する６ビツト数である。そのIDまたは
結果デイスクリプタの“第２ワード”は次のよう
にフオーマツトされる。
ント・バツフア・ローデイングは完成されるが、
そのラインが印刷されないことを除けば、書込ラ
イン／停止動作は“書込ライン”と同じ動作を行
なう。 移動／書込ライン： 紙の移動がラインの印刷に先立つて起こるとい
うこと以外は、移動／書込ライン動作は書込ライ
ン動作と同じ動作を行なう。 移動／書込ライン／停止： ラインの印刷に先立つて紙の移動が起こること
以外は、移動／書込ライン／停止動作は書込ライ
ン／停止動作と同じ動作を行なう。 書込／ロードTIB（トレイン・イメージ・バツフ
ア）： 書込／ロードTIB動作は後で述べるトレイン・
イメージ・バツフア（第５Ｂ図）をロードするた
めに働く。バリアント・デイジツトＶ２とＶ３
（表11）はトレイン識別（ID）を決定する。Ｖ２
のビツト８と４はプリンタの速度を決定するため
にエンコードされる（00＝750LPM；01＝
1100LPM；10＝1500LPM；11は予約されてい
る）。 テスト： テスト動作はテスト結果デイスクリプタ（Ｒ／
Ｄ）を上位主システムへ送り返す。これらのテス
ト結果デイスクリプタは以後に説明される。 テスト／準備完了待ち： テスト・準備完了待ちのOPコードはDLPを
“能動化”ステートにする。そのDLPは、トレイ
ン・プリンタ（第２図の５０P）がオペレータに
よつて準備完了にされるまでまたはテスト／待機
動作がキヤンセルされるまで、能動化されたまま
である。この動作を受取つてDLPが“準備完了”
ステートにある場合、そのDLPはブランチして
“動作完了”結果デイスクリプタを書込む。もし
DLPがテスト／準備完了待ちステートにあるとき
にオペレータがトレイン・プリンタ（周辺装置）
を準備完了”にした場合、そのDLPはその結果デ
イスクリプタ（Ｒ／Ｄ）で“動作完了”を報告す
るであろう。 もしDLPが“条件的キヤンセル”OPコードを
受取つた場合、“テスト”OPコードはキヤンセル
され、条件的キヤンセル完了ビツトが結果デイス
クリプタ中にセツトされる。もしテスト／待機動
作が進行中で、有効な“条件的キヤンセル”でな
い動作が受取られた場合、そのテスト動作はキヤ
ンセルされて、デイスクリプタ・エラーと条件的
キヤンセル完了ビツトの両方がその結果デイスク
リプタ中にセツトされる。 テスト／準備未了待ち： DLPが“準備未了”条件を待つており、次に
“準備未了”結果デイスクリプタを報告する以外
は、テスト／準備未了待ち動作はテスト／準備完
了待ち動作と同様に行なわれる。 テスト／スキツプ： テスト／スキツプ動作はプリントを行なわない
で紙を移動するときに用いられる。紙移動制御は
表12中に示されているようにバリアント＃３中に
エンコードされる。 テスト／条件的キヤンセル： このテスト／条件的キヤンセル動作は、テス
ト／準備完了待ち動作またはテスト／準備未了待
ち動作をキヤンセルするために用いられる。テス
ト／待機動作が進行中に有効な条件的キヤンセル
OPコードが受取られた場合、そのテスト動作は
終了させられて、条件的キヤンセル完了ビツトが
結果デイスクリプタ中に“セツト”される。テス
ト／待機動作が進行中で有効な“条件的キヤンセ
ル”でない動作が受取られた場合、そのテスト動
作はキヤンセルされて、結果デイスクリプタと条
件的キヤンセル完了ビツトの両方が結果デイスク
リプタ中にセツトされる。 テストID： この動作はデータ・リンク処理装置（DLP）中
で起こり、上位主システムへ２ワードの結果デイ
スクリプタを送る。その第１のワードは“トレイ
ン・プリンタDLP結果デイスクリプタ”の表題で
後で述べられる。その結果デイスクリプタの第２
のワードはそのDLPのために上位主システムへ特
定の識別を確立するIDワードである。結果デイ
スクリプタのこの第２のワードは４デイジツトか
らなつており、その始めの２デイジツトはトレイ
ン・プリンタDLPのための識別子を含んでおり、
次の２つのデイジツトは或る与えられたサブシス
テム中で異なつたTP−DLPsを識別するためにフ
イールドでジヤンパされている。このIDワード
はトレインIDから区別されるべきで、そのトレ
インIDはトレイン・プリンタ機構５０P上に現在
装着されているキヤラクタの“トレイン・ブロツ
ク”に関する６ビツト数である。そのIDまたは
結果デイスクリプタの“第２ワード”は次のよう
にフオーマツトされる。
【表】
結果デイスクリプタの第２ワード
上記のバリアントＡとＢは常にHEX 02を発す
るために存在し、そして上位システムに対して関
連する周辺装置が“トレイン・プリンタ”である
ことを指示する。バリアントＣとＤは上位主シス
テムに対して付加的な識別を示し、その識別はデ
ータ・リンク処理装置のサブシステム中の多重
TP−DLPs間の識別方法に関する上位システムの
ソフトウエアを提供する。デイジツトＣとＤは識
別の柔軟性を備えるためにフイールドジヤンパ可
能である。 エコー： エコー動作はデータ・リンク処理装置（DLP）
に上位主システムからのバツフアー杯のデータを
受入れさせて、そのデータを上位主システムへ再
び戻す。これはデータ経路の信頼性チエツクのた
めである。 トレイン・プリンタDLP結果デイスクリプタ： トレイン・プリンタDLPは、現在の動作に依存
して異なつた結果デイスクリプタを戻す能力を有
している。Ａデイジツトはすべての結果デイスク
リプタに関して同じである。次の表13はこのＡデ
イジツト中のビツトによつて運ばれる情報の説明
である。 表 13 A8 準備未了。トレイン・プリンタは電源が入
れられておらず、プリントする準備ができ
ていない状態である。 A4 デイスクリプタ・エラー。パリテイ・エラ
ーがＩ／Ｏデイスクリプタまたはデイスク
リプタ・リンクについて検知された。OP
コードはこのとき有効でなかつた（条件的
キヤンセル）か、または無効OPコードが
受取られた。 A2 垂直パリテイ・エラー（主システム・イン
ターフエイス）。垂直パリテイが上位シス
テム・インターフエイス上で偶数であるこ
とを検知した。 A1 水平パリテイ・エラー（上位システム・イ
ンターフエイス）。水平チエツク・ワード
が正しくなかつた。 書込結果デイスクリプタ： 次の表14はいずれかの“書込“動作で戻される
Ｂ、ＣおよびＤの結果デイスクリプタ・デイジツ
ト中のビツトに関する意義を示している。 表 14 B8 トレイン・イメージ・バツフアがロードさ
れていない。TP−DLPが前にTIB中にス
トアされたデータを無効化する条件を検知
した。 B4 プリンタ上の正しくないトレイン。プリン
タ上のトレインのトレイン識別子がTIBで
ストアされているトレインIDと合致しな
い。 B2 頁の終わり。プリンタが現在のプリントの
頁の終わりにある。この条件はシングルま
たはダブル・スペースのフオーマツトが実
行されているときのみ起こる。 B1 予約。常にゼロ。 C8 予約。常にゼロ。 C4 予約。常にゼロ。 C2 プリント・チエツク／同期エラー。TP−
DLPとプリンタ・トレイン間の同期条件か
らのずれが検知された。 C1 プリント・チエツク／無効発見。無効ビツ
ト・パターンがプリント・バツフア・ロー
ドについて検知され、TP−DLPがプリン
ト・バツフア中のその位置でその無効キヤ
ラクタを代用する。 D8 プリント・チエツク／プリントされたエラ
ー・ライン。TP−DLPがビツトＣ１によ
つて報告されたようなエラー条件を検知し
たが、書込動作のタイプのためにそれがそ
のラインをプリントした。 D4 プリント・チエツク／プリント・サイク
ル・パリテイ・エラー。パリテイエラーが
プリントサイクルについて検知された。 D2 プリント・チエツク／ハング、合致が見ら
れない。TP−DLPがプリント・トレイン
の１回転の後にプリント・バツフア中にあ
るビツト・パターンについて“イコール比
較”を発見しなかつた。 D1 プリント・チエツク／フオーマツテイン
グ・エラー。TP−DLPが書込または書
込／停止動作についてフオーマツト・ワー
ド中にエラー条件を検知した。 テスト、テストIDおよびエコーの結果デイスク
リプタ： 次の表15はテスト、テストIDおよびエコーの
動作について戻されるＢ、ＣおよびＤの結果デイ
スクリプタ中のビツトに関する意義を示してい
る。 表 15 B8 トレイン・イメージ・バツフアがロード
されていない。書込結果デイスクリプタ
のビツトB8の説明を参照せよ。 B4 プリンタ上の正しくないトレイン。書込
結果デイスクリプタのビツトB4の説明
を参照せよ。 B2 コラム幅ビツト２。プリント・ライン１
の長さを特定するためにビツトB1と関
連して用いられる。 B1 コラム幅ビツト１。プリント・ライン１
の長さを特定するためにビツト２に関連
して用いられる。 C8 LPM型ビツト２。プリンタ速度（ジヤン
パの条件）２を示すためにビツトC4に
関連して用いられる。 C4 LPM型ビツト１。プリンタ速度（ジヤン
パの条件）２を示すためにビツトC8と
関連して用いられる。 C2− トレインID。現在プリンタ上に装着され D1 ているトレインに関する６ビツトの識別
番号。 注 １コラム幅 CWB2／＊CWB1／＝132 CWB2／＊CWB1 ＝120 CWB2 ＊CWB1／＝ 80 2LPM型 CTB2／＊LTB1 ＝1100 LTB2 ＊LTB1／＝1500 テスト／待機およびテスト／条件的キヤンセルの
結果デイスクリプタ： 次の表16は、テスト／準備完了待ち、テスト／
準備未完了待ちおよびテスト／条件的キヤンセル
の動作について戻されるＢ、ＣおよびＤの結果デ
イスクリプタ・デイジツトにおけるビツトに関す
る意義を示している。 表 16 B8 トレイン・イメージ・バツフアがロード
されていない。書込結果デイスクリプタ
のビツトB8の説明を参照せよ。 B4 プリンタ上の正しくないトレイン。書込
結果デイスクリプタのビツトB4の説明
を参照せよ。 B2 予約。常にゼロ。 B1 キヤンセル完了。TP−DLPが現在の動作
をキヤンセルした。 C8− 予約。常にゼロ。 C4 C2− トレインID。プリンタ上に現在装着され C1 ているトレインに関する６ビツトの情報
番号。 テスト／スキツプ結果デイスクリプタ： 次の表17はテスト／スキツプ動作について戻さ
れるＢ、ＣおよびＤの結果デイスクリプタ・デイ
ジツト中のビツトに関する意義を示している。 表 17 B8 トレイン・イメージ・バツフアがロード
されていない。書込結果デイスクリプタ
のビツトB8の説明を参照せよ。 B4 プリンタ上の正しくないトレイン。書込
結果デイスクリプタのビツトB4の説明
を参照せよ。 B2 頁の終わり。書込結果デイクリプタのビ
ツトB2の説明を参照せよ。 B1− 予約。常にゼロ。 C1 エラー回復： トレイン・プリンタ・データ・リンク処理装置
は結果デイスクリプタ中にエラー条件の情報を示
す。そのエラーは上位システム・メインテナン
ス・ログ中にログされる。実際の回復方法は上位
システムのソフトウエアの仕事である。 メツセージ発生とパリテイ・チエツキング： Ｉ／Ｏデイスクリプタ、デイスクリプタ・リン
ク（Ｄ／Ｌ）および結果デイスクリプタ（Ｒ／
Ｄ）は、トレイン・プリンタ・データ・リンク処
理装置２０sと上位主システム１０の間でデイス
トリビユーシヨン・カード２０pdを介してメツセ
ージ・レベル・インターフエイス１５i（MLI）
を通して伝送される（第１図）。メツセージ・レ
ベル・インターフエイス１５iは、第２図に見ら
れるように、データ・リンク処理装置のベース・
モジユール２０pを上位主システム１０に接続す
るために用いられる25本のワイヤのケーブルであ
る。 デイスクリプタ転送について検知されるパリテ
イ・エラーまたは無効OPコードは、トレイン・
プリンタDLPに結果デイスクリプタを上位システ
ムへ送らせて、そのデータの転送を抑制するであ
ろう。プリント動作中のデータ転送について検知
されたパリテイ・エラーは、トレイン・プリンタ
DLPにバツフア・ローデイングを完成させ、また
ラインをプリントすることなく結果デイスクリプ
タを上位システム１０へ送らせる。 ロード・トレイン・イメージ・バツフア動作中
のデータ転送について検知されたパリテイ・エラ
ーは、トレイン・プリンタDLPにその動作を完了
させ、また結果デイスクリプタを上位システム１
０へ送らせてトレイン・イメージ・バツフアがロ
ードされていないことを示す。パリテイは、トレ
イン・イメージおよびプリント・イメージの両方
のバツフア中にストアされて（第５Ｂ図、第５Ｃ
図）、プリント動作の間、トレイン・プリンタ
DLPがプリンタ機構上へのプリント・サイクル中
であるときにチエツクされる。もしエラーが検知
された場合、プリンテイングは終了させられて、
そのエラーを示す結果デイスクリプタが上位主シ
ステム１０へ戻される。 トイレン・プリンタDLPの機能： 以下の議論はトレイン・プリンタ・データ・リ
ンク処理装置の主要な機能、すなわち他の重要な
要素に加えて、特にトレイン・イメージ・バツフ
ア、プリント・イメージ・バツフア、区切りキヤ
ラクタ、フオーマツト制御およびトレイン識別に
ついて記述する。 トレイン・イメージ・バツフア： 第５Ａ図のRAM２２と第５Ｂ図および第５Ｃ
図を参照して、トレイン・プリンタDLPはトレイ
ン・イメージ・バツフア（TIB）と名付けられて
いる素子を含んでいる。このバツフアの中身はプ
リンタ機構５０Pのプリント・ハンマを起動すべ
きときを決定するために用いられる。起こるべき
有効なプリンテイングのために、このバツフアは
プリンタ機構中で現在使われているプリント・ト
レイン・ブロツクと合致するキヤラクタ・セツト
でロードされなければならない。トレイン・イメ
ージ・バツフア（TIB）は、トレイン・モジユー
ル上の288キヤラクタに対応するアドレス可能な
288バイトを有している。各バイトはトレイン・
モジユール上の特定のキヤラクタに対応する８ビ
ツトのエントリである。トレイン・プリンタ・デ
ータ・リンク処理装置は各メモリ・アクセスにつ
き２つの８ビツト・バイトを受取る。なぜならそ
のトレイン・イメージ・バツフア（第５Ｂ図）は
ロードされているからである。 新しいトレイン・イメージは、次の場合はいつ
でも上位システムからこのバツフア中へロードさ
れなければならず、その場合とはトレイン・モジ
ユールが交換された場合、またはTP−DLPがメ
インテナンス動作のためにマスタ・クリアされた
かあるいはオフラインにされたかのいずれかの場
合である。 “TIBのロード”動作でトレイン・プリンタ
DLPに伝送されたデータの第１のワードは、ブラ
ンクおよび無効のコード・ビツト・パターン（２
つの予備のキヤラクタが“TIBのロード”動作の
ために与えられており、またそのTIBから別々に
ストアされている）のための上位システムの定義
を含んでいなければならない。これらの特別のキ
ヤラクタは後で述べられる。 “ブランク・コード”ビツト・パターンは、こ
の最初のワードのＡとＢのデイジツト中に現われ
るようにデザインされており、“無効コード”ビ
ツト・パターンはＣとＤのデイジツト中に現われ
る。 同じトレイン・モジユール上の“可変”グラフ
イツク・キヤラクタ・セツトの定義が可能であ
る。さらに部分的セツトまたはより頻繁に用いら
れるキヤラクタが、プリント速度を最大にするた
めに形成されることが可能である。 ほとんどのプリンタ・トレインは各グラフイツ
ク項目の多重コピーを含んでいる。たとえば、48
グラフイツク・トレインについて、そのグラフイ
ツク“Ａ”は位置１８，６６，１１４および１６
２で起こる。もしEBCDICキヤラクタ“Ａ”
（HEX C1とコードされている）がグラフイツク
Ａとしてプリントされるべき場合、HEX C1は位
置１７，６５，１１３，１６１のトレイン・イメ
ージ・バツフア中にロードされなければならな
い。そのトレイン・イメージ・バツフア中の最初
の位置は“０”と指定されている。 もしグラフイツク“Ａ”としてプリントされる
べき“Ａ”に加えて他のEBCDIC値が存在するな
らば、４つのトレイン・イメージ・バツフア位置
は択一的な値の中に分布させられるであろう。た
とえば、もし低い場合のEBCDICキヤラクタ
“ａ”（HEX 81）が高い場合と同様にプリントさ
れるべき場合、トレイン・イメージ・バツフアは
次のようにロードされる：TIB17＝C1；TIB65＝
81；TIB113＝C1およびTIB161＝81。 トレイン・イメージ“ロード”中、もし区切り
キヤラクタ（HEX CF、以後に述べられる）が
検知された場合、トレイン・イメージ・バツフア
が“ロードされていない”であることを示す結果
デイスクリプタを返すことによつてその動作は完
了する。 プリント・バツフア： トレイン・プリンタ・データ・リンク処理装置
は、２つの８ビツト・キヤラクタとワードあたり
のパリテイとからなるデータ・エントリでプリン
ト動作あたりに１回ロードされる“プリント・バ
ツフア”を含んでいる。第５Ｂ図と第５Ｃ図はプ
リント・イメージ・バツフアPIB専用のRAM２
２中の割当てを示している。バツフア容量は１つ
のラインのプリント（最大132文字）のために十
分である。プリント・コラムの数はバツフアが満
たされたとき決まる。結果デイスクリプタは紙の
移動の直前に返される。前記のデイスクリプタま
たはプリントのラインに反応して紙の移動が起こ
つている間、トレイン・プリンタDLPは新しいデ
イスクリプタを受入れ、かつまたはバツフアをロ
ードすることができる。 区切りキヤラクタ： 区切りキヤラクタ（HEX CF）はそれがデー
タ・トレイン中で起こつたとき認識されて、その
データの伝送は中断されて残りのコラムのプリン
トは禁じられる。 区切りキヤラクタはプリントできないもので、
８ビツトのHEX CFコードはいずれのときでも
グラフイツクを表わすために用いられることはな
い。区切りキヤラクタに関するチエツクは、プリ
ントOPコードのバリアント・デイジツトＶ２の
ビツトＣ８をセツトすることにより禁じることが
できる。バリアント・デイジツトＶ２“セツト”
（区切りキヤラクタ・チエツクの禁止）のための
ビツトＣ８でのプリント・イメージ・バツフア・
ロードの間に、区切りキヤラクタが上位システム
から受取られた場合、このキヤラクタは無効とし
てフラグされる。 フオーマツト制御： 紙のスキツピングやスペーシングは、単一ライ
ン・プリント動作についてのデイスクリプタ・バ
リアント・デイジツトＶ３によつて、または多重
ライン・プリント動作でのプリントの各ラインの
ためのデータの最初の16ビツトの転送において受
取られる情報によつて決定される。表12の注２
は、このフオーマツト・ワードの図解的な説明を
与えている。このワードは常に“０”であるべき
11の予約ビツトＲを含んでいる。多重ライン・プ
リント動作において、TP−DLPはフオーマツ
ト・ワードをローデイングしているときこれらの
11のビツトを調べる。もしTP−DLPがこれら11
の位置のいずれにおいても“０”以外に何も検知
しない場合、その動作は終了させられて結果デイ
スクリプタが返されてフオーマツト・エラーを示
す。 多重ライン・プリント動作中にあるラインを受
入れたとき、トレイン・プリンタDLPは少なくと
もプリントされるべき１つのデータ・キヤラクタ
を受取らねばならない。もし上位システムが終了
する場合、またはフオーマツト・ワードの直後に
区切り記号を伝送する場合、フオーマツト・エラ
ー・ビツトが結果デイスクリプタ中にセツトされ
て動作が終了する。トレイン・プリンタ内の紙の
整合はトレイン・プリンタ機構５０P内に挿入さ
れたプリンタ・フオーマツト・テープの利用によ
つて決められる。 トレイン識別： ひとつながりの６ビツトが識別子として各トレ
イン・モジユールから受取られる。この情報は、
テスト・スキツプ動作を除くすべてのテストおよ
びエコー動作に反応して返される結果デイスクリ
プタで報告される。 識別子を伴なわないトレインは“０”の識別子
を有していると解釈される。“ロード・トレイ
ン・イメージ・バツフア・（LTIB）デイスクリプ
タのトレインIDビツトもすべて“０”でなけれ
ばならず、そうしないとプリンテイングが禁じら
れる。 プリンタが“準備未了”から“準備完了”ステ
ートへ変化するときはいつでも、トレイン識別子
IDとトレイン・イメージ・バツフアTIB間の適合
性が再チエツクされる。トレイン・プリンタDLP
がオフラインであるか、またはマスタ・クリアさ
れたときも、いつでも適合性がチエツクされる。
もしその２つが等しくないならば、正しいトレイ
ン・イメージがロードされるまで、または正しい
トレインがプリンタ上に装着されるまで、トレイ
ン・プリンタ・データ・リンク処理装置はすべて
の後続動作のために結果デイスクリプタ中に“プ
リンタ上に誤トレイン”ビツトをセツトする。 速度能力： トレイン・プリンタ・データ・リンク処理装置
は1100LPMと1500LPM（分あたりのライン）能
力を有しており、適当な堅いワイヤのジヤンパ８
２wが備えられている。トレイン・プリンタDLP
の動作は次の場合を除いて変化しない。 (a) “テスト”動作に反応して、結果デイクリプ
タ・ビツトがジヤンパされた速度を示すために
“セツト”される。 (b) トレイン・プリンタDLPが、バリアント・デ
イジツトＶ２（ロード・トレイン・イメージ・
バツフアのビツト位置Ｃ４）デイスクリプタ
（LTIB）にプリンタ速度（すなわち、分あたり
1100または1500ライン）を示すことを期待する
ように設計されている。もしこのビツトがその
装着された（速度）ジヤンパと比較しない場
合、動作は終了して結果デイスクリプタのビツ
トＢ４（誤トレイン）がセツトされる。 ブランク・キヤラクタ： トレイン・イメージ・バツフア（TIB）“ロー
ド”について、トレイン・プリンタDLPは“ブラ
ンク”コードに関する上位システムの限定された
ビツトの配列を受取るよう設計されている。この
“ブランク・キヤラクタ”に関する特性は次のよ
うである。 (a) もしプリント動作においてプリント・バツフ
ア中にロードされる場合、紙の上のコラム位置
に関係付けられているハンマが起動されない。 (b) もしトレイン・イメージ・バツフア中にロー
ドされる場合、プリント・トレイン上の位置に
関係付けられたグラフイツク・キヤラクタは決
してプリントされないであろう。 “ブランク・キヤラクタ”は、ロードTIBデー
タ伝送の最初のワードのＡとＢのデイジツト内で
トレイン・プリンタDLPへ伝送されなければなら
ない。 無効キヤラクタ： “ロードTIB”動作について、トレイン・プリ
ンタDLPは、無効コードのために上位システムの
限定されたビツトの配列を受取るよう設計されて
いる。この配列は上位システムの限定されたブラ
ンク・コード・ビツト・パターン、またはトレイ
ン・イメージ・バツフア（TIB）中の有効に限定
されたキヤラクタのいずれかの１つでなければな
らない。 もしそれが何か他の配列であつて、それが“書
込”動作においてプリント・バツフア中の無効ビ
ツト・パターンの理由でその無効キヤラクタを代
用してプリントする必要が生じた場合、トレイ
ン・プリンタDLPはこのキヤラクタをプリントし
ようと試みる。しかし、プリント・サイクルで限
定されているような“比較イコール”を決して発
見しないので、（以後に述べられる）トレイン・
プリンタDLPは結果デイスクリプタを返して“適
合発見されずハング”を示すことによりその動作
を終了する。 無効キヤラクタは、“TIBロード・データ”伝
送の最初のワードのＣとＤのデイジツトでトレイ
ン・プリンタ・データ・リンク処理装置へ伝送さ
れるだろう。 紙幅決定： 80、120、132コラムの紙幅のためにトレイン・
プリンタDLP中に１つのジヤンパ・オプシヨンが
与えられている。そのジヤンパは、現在使用中の
プリンタに関して正しく装着されなければならな
い。 プリント・サイクル： キヤラクタの実際のプリンテイングは、プリン
トされるべきメツセージをスキヤンしてそれを第
５Ｃ図のトレイン・イメージ・バツフアと比較す
ることにより制御される。プリント・バツフア中
のキヤラクタはプリンタ中のハンマ位置に対応し
ている。トレイン・イメージ・バツフアTIBのア
ドレスはハンマ上に配置されたキヤラクタに対応
する。もしトレイン・イメージ・バツフア中の８
ビツトのエントリがプリント・バツフア中の８ビ
ツトのコードに等しい場合、セツト・レベルがプ
リンタに送られてプリンタの次のプリント・サイ
クルでそのハンマが起動させられる。トレイン・
イメージ・バツフアTIB中へのポインタはトレイ
ンの動きと同期を保つている。プリント・スキヤ
ンの間、プリント・メツセージはスキヤンされて
トレイン・イメージ・バツフアのアドレスはキヤ
ラクタ・ハンマの位置に対応するように変えられ
る。これはプリント・バツフア中のすべてのキヤ
ラクタがプリントされ終わるまで続けられる。 トレイン・プリンタDLP： トレイン・プリンタDLPのハードウエアの要素
が第４Ａ図および第５Ａ図に示されている。 トレイン・プリンタ・データ・リンク処理装置
はDLPベース・モジユールの背面の隣合う細孔に
差込む96チツプの多層印刷された２枚の回路カー
ドからなつている。これらの２枚のプリントされ
た回路ボードは共通フロント・エンド（CFE）
カードと周辺従属ボード（PDB）と名付けられて
いる。これらの２つのボードは、３つの50ピン前
面コネクタによつて互いに接続されている。前に
示された表は数字でそのコネクタを示してお
り、また各ピンに関係付けられた信号の名前を示
している。 第４Ａ図と第５Ａ図に見られるように、CFE
の要素はブロツクの形で示されている。CFEの
中心部はPROM制御装置とストレージ部分１３と
１４である。PROMストレージは1024の52ビツ
ト・ワードの全ストレージ容量を与える13の独立
のPROMチツプからなつており、これは奇数パリ
テイを含んでいる。CFE１０cは、デイストリビ
ユーシヨンとメインテナンスのカードとのDLPイ
ンターフエイスのためにレシーバ１１０を含んで
いる。これらの母線のための“能動化”信号は
PDB８０によつて駆動される。DLP RAMストレ
ージ・バツフア２２（奇数パリテイを含んで1024
の17ビツト・ワードの容量を有している。）も
CFE１０c中に配置されている。しかし、RAMス
トレージ２２はPDB８０によつて全体が制御され
る。表−Ａは適用可能なCFE用語の語彙を含
んでいる。 PROM制御装置： CFE上の要素１３に示された１３のPROMチ
ツプ（第４Ａ図、第５Ａ図）は52ビツトのマイク
ロコード命令語を形成するために組合わされてい
る。その13のPROMチツプへのアドレス・ライン
は互いに母線化されており、したがつてすべての
個々のアドレス・ラインはすべてのチツプに共通
である。13チツプPROMマトリクスのデータ出力
は52ビツト・ワードを形成する。このワードは共
通入力アドレス・ライン上に存在するアドレスの
“読出”である。これらのPROMsはクロツクされ
ていない装置であるので、その出力を８メガヘル
ツのクロツクで同期させる手段が必要である。こ
れはレジスタ・チツプ１４の利用によつて達成さ
れる。そのレジスタ・チツプはそれぞれ８つのフ
リツプフロツプを含んでおり、そして７つのチツ
プが52ビツトのマイクロコード・ワードを同期さ
せてラツチするために用いられる。このラツチさ
れたマイクロコード命令は全データ・リンク処理
装置の動作を制御するために用いられる。各８メ
ガヘルツのクロツク・パルスは次に続くワードを
レジスタ・チツプ１４中へラツチする。 異なつたタイプのデータ・リンク処理装置はそ
れら自身の特有のマイクロコードを必要とし、そ
してすべてのCFEカードは１３のPROMチツプ
以外は同一のハードウエアを含んでいる。PROM
ワードは物理的に52ビツトを含んでいるが、49ビ
ツトだけがマイクロコード・プログラムのために
用いられる。 表ａおよび表ｂはビツトの位置と名前で、
49ビツト（０−48）のマイクロコード・ワードを
示している。すべてのPROM出力信号名にはパウ
ンド・サイン＃が先行するので、それらは図面や
表さらにハードウエアの流れにおいて容易に認識
されることがわかるであろう。マイクロコード・
ワードのビツト３２はパリテイビツト（奇数）で
ある。CFEカードは連続的に奇数パリテイをチ
エツクして、もしいずれかの49ビツトのPROMマ
イクロコード・ワード上でパリテイ・エラー（偶
数パリテイ）が起こつたとき、そのマイクロコー
ド・プログラムを停止する。 RAMバツフア： 第５Ａ図の共通フロント・エンド（CFE）１
０cはランダム・アクセス・メモリ・バツフア
RAM２２を含んでいる。そのRAMバツフア（し
ばしばデータRAMと呼ばれる）は1024の17ビツ
ト・ワードからなつている。このRAMメモリの
すべての入力および出力はPDB８０によつて受取
られまたは駆動される。このオープン・コレクタ
（60ナノセカンド）読取アクセスRAMに用いられ
る命名は“RWON”である。このストレージ領
域は、データ、OPコード、デイスクリプタ・リ
ンク、デイスクリプタ・リンクの水平パリテイ・
ワード（LPW）およびトレイン・プリンタDLP
の動作を適正に制御するために必要な種々のフラ
グをストアするために用いられる。 スタツク・レジスタ： スタツク・レジスタ１１は３つのバイナリ・カ
ウンタ・チツプからなつている。このレジスタは
現在のPROMアドレスの値、またはスタツク・ブ
ランチ動作でサブルーチンから戻るときに用いら
れるアドレスの値を含むことができる。 周辺従属ボード（PDB）： 周辺従属ボードは、アキユムレータのために用
いられる６つの４×４レジスタ・フアイル２１２
からなる一般目的のレジスタ２３０、コラム実行
されたRAM２１４、無効キヤラクタ回路２１
６、LPW（水平パリテイ・ワード）発生器２１
８、周辺インターフエイス２２０、ライン制御ロ
ジツク２２２、データ経路マルチプレクサ２２４
（９つの２重４−１データ選択チツプを用いてい
る）、比較ロジツク２２６、データ母線ドライバ
２８、プラス・エラー検知ロジツクおよび２通り
ブランチング・ロジツクなどを含む。 表−ｂはPDB用語の語彙を含んでいる。“ロ
ード・トレイン・イメージ”バツフア・コマンド
のマイクロコード取扱いの簡単な説明を以下に述
べよう。 トレイン・データ・リンク処理装置（TP−
DLP）は、典型的にはメツセージ・レベル・イン
ターフエイス１５i（MLI）を介して、分あたり
1000および1500ラインのトレイン・プリンタを上
位システムへインターフエイスするために用いら
れる。前に述べられたように、TP−DLPは２枚
のカードからなり、それらは共通フロント・エン
ドカード（CFE）と通常周辺従属ボード
（PDB）と呼ばれる周辺従属カードである。 前に議論したように、共通フロント・エンド・
カードは、データ・ストレージのためのRAMの
1024の17ビツト・ワードとマイクロコードをスト
アするために用いられるPROMの1024の52ビツ
ト・ワードと、メインテナンス・ロジツクと、
DLPインターフエイスの部分とを備えている。 PDB８０は次のものを備えている。 １ トレイン・プリンタ５０Pへの制御信号。 ２ RAMバツフアまたはCFEのためのアドレ
ス・ロジツクとRAMアクセス・ロジツク。 ３ 水平パリテイ・ワード（LPW）と垂直パリ
テイ発生とチエツキングのロジツク。 ４ 識別ジヤンパ。 ５ 12の８ビツト・アキユムレータ。 ６ 一般目的レジスタ。 ７ 比較ロジツク。 ８ 他の必要なフラグと制御ロジツク。 アキユムレータ： 第５Ａ図のアキユムレータ２１２は１２の８ビ
ツト・レジスタ（アキユムレータ０−１１と名付
けられている）のためにデータ・ストレージを備
えている。そのアキユムレータは６つの４×４レ
ジスタ・フアイル・チツプからなつている。いず
れのときでも、これらのチツプのうち２つだけが
同時に選択される。これらのアキユムレータに関
連して８つの入力情報ラインと８つの出力情報ラ
インがある。それらのチツプのアドレシングは以
下の表18によつて示されている。
上記のバリアントＡとＢは常にHEX 02を発す
るために存在し、そして上位システムに対して関
連する周辺装置が“トレイン・プリンタ”である
ことを指示する。バリアントＣとＤは上位主シス
テムに対して付加的な識別を示し、その識別はデ
ータ・リンク処理装置のサブシステム中の多重
TP−DLPs間の識別方法に関する上位システムの
ソフトウエアを提供する。デイジツトＣとＤは識
別の柔軟性を備えるためにフイールドジヤンパ可
能である。 エコー： エコー動作はデータ・リンク処理装置（DLP）
に上位主システムからのバツフアー杯のデータを
受入れさせて、そのデータを上位主システムへ再
び戻す。これはデータ経路の信頼性チエツクのた
めである。 トレイン・プリンタDLP結果デイスクリプタ： トレイン・プリンタDLPは、現在の動作に依存
して異なつた結果デイスクリプタを戻す能力を有
している。Ａデイジツトはすべての結果デイスク
リプタに関して同じである。次の表13はこのＡデ
イジツト中のビツトによつて運ばれる情報の説明
である。 表 13 A8 準備未了。トレイン・プリンタは電源が入
れられておらず、プリントする準備ができ
ていない状態である。 A4 デイスクリプタ・エラー。パリテイ・エラ
ーがＩ／Ｏデイスクリプタまたはデイスク
リプタ・リンクについて検知された。OP
コードはこのとき有効でなかつた（条件的
キヤンセル）か、または無効OPコードが
受取られた。 A2 垂直パリテイ・エラー（主システム・イン
ターフエイス）。垂直パリテイが上位シス
テム・インターフエイス上で偶数であるこ
とを検知した。 A1 水平パリテイ・エラー（上位システム・イ
ンターフエイス）。水平チエツク・ワード
が正しくなかつた。 書込結果デイスクリプタ： 次の表14はいずれかの“書込“動作で戻される
Ｂ、ＣおよびＤの結果デイスクリプタ・デイジツ
ト中のビツトに関する意義を示している。 表 14 B8 トレイン・イメージ・バツフアがロードさ
れていない。TP−DLPが前にTIB中にス
トアされたデータを無効化する条件を検知
した。 B4 プリンタ上の正しくないトレイン。プリン
タ上のトレインのトレイン識別子がTIBで
ストアされているトレインIDと合致しな
い。 B2 頁の終わり。プリンタが現在のプリントの
頁の終わりにある。この条件はシングルま
たはダブル・スペースのフオーマツトが実
行されているときのみ起こる。 B1 予約。常にゼロ。 C8 予約。常にゼロ。 C4 予約。常にゼロ。 C2 プリント・チエツク／同期エラー。TP−
DLPとプリンタ・トレイン間の同期条件か
らのずれが検知された。 C1 プリント・チエツク／無効発見。無効ビツ
ト・パターンがプリント・バツフア・ロー
ドについて検知され、TP−DLPがプリン
ト・バツフア中のその位置でその無効キヤ
ラクタを代用する。 D8 プリント・チエツク／プリントされたエラ
ー・ライン。TP−DLPがビツトＣ１によ
つて報告されたようなエラー条件を検知し
たが、書込動作のタイプのためにそれがそ
のラインをプリントした。 D4 プリント・チエツク／プリント・サイク
ル・パリテイ・エラー。パリテイエラーが
プリントサイクルについて検知された。 D2 プリント・チエツク／ハング、合致が見ら
れない。TP−DLPがプリント・トレイン
の１回転の後にプリント・バツフア中にあ
るビツト・パターンについて“イコール比
較”を発見しなかつた。 D1 プリント・チエツク／フオーマツテイン
グ・エラー。TP−DLPが書込または書
込／停止動作についてフオーマツト・ワー
ド中にエラー条件を検知した。 テスト、テストIDおよびエコーの結果デイスク
リプタ： 次の表15はテスト、テストIDおよびエコーの
動作について戻されるＢ、ＣおよびＤの結果デイ
スクリプタ中のビツトに関する意義を示してい
る。 表 15 B8 トレイン・イメージ・バツフアがロード
されていない。書込結果デイスクリプタ
のビツトB8の説明を参照せよ。 B4 プリンタ上の正しくないトレイン。書込
結果デイスクリプタのビツトB4の説明
を参照せよ。 B2 コラム幅ビツト２。プリント・ライン１
の長さを特定するためにビツトB1と関
連して用いられる。 B1 コラム幅ビツト１。プリント・ライン１
の長さを特定するためにビツト２に関連
して用いられる。 C8 LPM型ビツト２。プリンタ速度（ジヤン
パの条件）２を示すためにビツトC4に
関連して用いられる。 C4 LPM型ビツト１。プリンタ速度（ジヤン
パの条件）２を示すためにビツトC8と
関連して用いられる。 C2− トレインID。現在プリンタ上に装着され D1 ているトレインに関する６ビツトの識別
番号。 注 １コラム幅 CWB2／＊CWB1／＝132 CWB2／＊CWB1 ＝120 CWB2 ＊CWB1／＝ 80 2LPM型 CTB2／＊LTB1 ＝1100 LTB2 ＊LTB1／＝1500 テスト／待機およびテスト／条件的キヤンセルの
結果デイスクリプタ： 次の表16は、テスト／準備完了待ち、テスト／
準備未完了待ちおよびテスト／条件的キヤンセル
の動作について戻されるＢ、ＣおよびＤの結果デ
イスクリプタ・デイジツトにおけるビツトに関す
る意義を示している。 表 16 B8 トレイン・イメージ・バツフアがロード
されていない。書込結果デイスクリプタ
のビツトB8の説明を参照せよ。 B4 プリンタ上の正しくないトレイン。書込
結果デイスクリプタのビツトB4の説明
を参照せよ。 B2 予約。常にゼロ。 B1 キヤンセル完了。TP−DLPが現在の動作
をキヤンセルした。 C8− 予約。常にゼロ。 C4 C2− トレインID。プリンタ上に現在装着され C1 ているトレインに関する６ビツトの情報
番号。 テスト／スキツプ結果デイスクリプタ： 次の表17はテスト／スキツプ動作について戻さ
れるＢ、ＣおよびＤの結果デイスクリプタ・デイ
ジツト中のビツトに関する意義を示している。 表 17 B8 トレイン・イメージ・バツフアがロード
されていない。書込結果デイスクリプタ
のビツトB8の説明を参照せよ。 B4 プリンタ上の正しくないトレイン。書込
結果デイスクリプタのビツトB4の説明
を参照せよ。 B2 頁の終わり。書込結果デイクリプタのビ
ツトB2の説明を参照せよ。 B1− 予約。常にゼロ。 C1 エラー回復： トレイン・プリンタ・データ・リンク処理装置
は結果デイスクリプタ中にエラー条件の情報を示
す。そのエラーは上位システム・メインテナン
ス・ログ中にログされる。実際の回復方法は上位
システムのソフトウエアの仕事である。 メツセージ発生とパリテイ・チエツキング： Ｉ／Ｏデイスクリプタ、デイスクリプタ・リン
ク（Ｄ／Ｌ）および結果デイスクリプタ（Ｒ／
Ｄ）は、トレイン・プリンタ・データ・リンク処
理装置２０sと上位主システム１０の間でデイス
トリビユーシヨン・カード２０pdを介してメツセ
ージ・レベル・インターフエイス１５i（MLI）
を通して伝送される（第１図）。メツセージ・レ
ベル・インターフエイス１５iは、第２図に見ら
れるように、データ・リンク処理装置のベース・
モジユール２０pを上位主システム１０に接続す
るために用いられる25本のワイヤのケーブルであ
る。 デイスクリプタ転送について検知されるパリテ
イ・エラーまたは無効OPコードは、トレイン・
プリンタDLPに結果デイスクリプタを上位システ
ムへ送らせて、そのデータの転送を抑制するであ
ろう。プリント動作中のデータ転送について検知
されたパリテイ・エラーは、トレイン・プリンタ
DLPにバツフア・ローデイングを完成させ、また
ラインをプリントすることなく結果デイスクリプ
タを上位システム１０へ送らせる。 ロード・トレイン・イメージ・バツフア動作中
のデータ転送について検知されたパリテイ・エラ
ーは、トレイン・プリンタDLPにその動作を完了
させ、また結果デイスクリプタを上位システム１
０へ送らせてトレイン・イメージ・バツフアがロ
ードされていないことを示す。パリテイは、トレ
イン・イメージおよびプリント・イメージの両方
のバツフア中にストアされて（第５Ｂ図、第５Ｃ
図）、プリント動作の間、トレイン・プリンタ
DLPがプリンタ機構上へのプリント・サイクル中
であるときにチエツクされる。もしエラーが検知
された場合、プリンテイングは終了させられて、
そのエラーを示す結果デイスクリプタが上位主シ
ステム１０へ戻される。 トイレン・プリンタDLPの機能： 以下の議論はトレイン・プリンタ・データ・リ
ンク処理装置の主要な機能、すなわち他の重要な
要素に加えて、特にトレイン・イメージ・バツフ
ア、プリント・イメージ・バツフア、区切りキヤ
ラクタ、フオーマツト制御およびトレイン識別に
ついて記述する。 トレイン・イメージ・バツフア： 第５Ａ図のRAM２２と第５Ｂ図および第５Ｃ
図を参照して、トレイン・プリンタDLPはトレイ
ン・イメージ・バツフア（TIB）と名付けられて
いる素子を含んでいる。このバツフアの中身はプ
リンタ機構５０Pのプリント・ハンマを起動すべ
きときを決定するために用いられる。起こるべき
有効なプリンテイングのために、このバツフアは
プリンタ機構中で現在使われているプリント・ト
レイン・ブロツクと合致するキヤラクタ・セツト
でロードされなければならない。トレイン・イメ
ージ・バツフア（TIB）は、トレイン・モジユー
ル上の288キヤラクタに対応するアドレス可能な
288バイトを有している。各バイトはトレイン・
モジユール上の特定のキヤラクタに対応する８ビ
ツトのエントリである。トレイン・プリンタ・デ
ータ・リンク処理装置は各メモリ・アクセスにつ
き２つの８ビツト・バイトを受取る。なぜならそ
のトレイン・イメージ・バツフア（第５Ｂ図）は
ロードされているからである。 新しいトレイン・イメージは、次の場合はいつ
でも上位システムからこのバツフア中へロードさ
れなければならず、その場合とはトレイン・モジ
ユールが交換された場合、またはTP−DLPがメ
インテナンス動作のためにマスタ・クリアされた
かあるいはオフラインにされたかのいずれかの場
合である。 “TIBのロード”動作でトレイン・プリンタ
DLPに伝送されたデータの第１のワードは、ブラ
ンクおよび無効のコード・ビツト・パターン（２
つの予備のキヤラクタが“TIBのロード”動作の
ために与えられており、またそのTIBから別々に
ストアされている）のための上位システムの定義
を含んでいなければならない。これらの特別のキ
ヤラクタは後で述べられる。 “ブランク・コード”ビツト・パターンは、こ
の最初のワードのＡとＢのデイジツト中に現われ
るようにデザインされており、“無効コード”ビ
ツト・パターンはＣとＤのデイジツト中に現われ
る。 同じトレイン・モジユール上の“可変”グラフ
イツク・キヤラクタ・セツトの定義が可能であ
る。さらに部分的セツトまたはより頻繁に用いら
れるキヤラクタが、プリント速度を最大にするた
めに形成されることが可能である。 ほとんどのプリンタ・トレインは各グラフイツ
ク項目の多重コピーを含んでいる。たとえば、48
グラフイツク・トレインについて、そのグラフイ
ツク“Ａ”は位置１８，６６，１１４および１６
２で起こる。もしEBCDICキヤラクタ“Ａ”
（HEX C1とコードされている）がグラフイツク
Ａとしてプリントされるべき場合、HEX C1は位
置１７，６５，１１３，１６１のトレイン・イメ
ージ・バツフア中にロードされなければならな
い。そのトレイン・イメージ・バツフア中の最初
の位置は“０”と指定されている。 もしグラフイツク“Ａ”としてプリントされる
べき“Ａ”に加えて他のEBCDIC値が存在するな
らば、４つのトレイン・イメージ・バツフア位置
は択一的な値の中に分布させられるであろう。た
とえば、もし低い場合のEBCDICキヤラクタ
“ａ”（HEX 81）が高い場合と同様にプリントさ
れるべき場合、トレイン・イメージ・バツフアは
次のようにロードされる：TIB17＝C1；TIB65＝
81；TIB113＝C1およびTIB161＝81。 トレイン・イメージ“ロード”中、もし区切り
キヤラクタ（HEX CF、以後に述べられる）が
検知された場合、トレイン・イメージ・バツフア
が“ロードされていない”であることを示す結果
デイスクリプタを返すことによつてその動作は完
了する。 プリント・バツフア： トレイン・プリンタ・データ・リンク処理装置
は、２つの８ビツト・キヤラクタとワードあたり
のパリテイとからなるデータ・エントリでプリン
ト動作あたりに１回ロードされる“プリント・バ
ツフア”を含んでいる。第５Ｂ図と第５Ｃ図はプ
リント・イメージ・バツフアPIB専用のRAM２
２中の割当てを示している。バツフア容量は１つ
のラインのプリント（最大132文字）のために十
分である。プリント・コラムの数はバツフアが満
たされたとき決まる。結果デイスクリプタは紙の
移動の直前に返される。前記のデイスクリプタま
たはプリントのラインに反応して紙の移動が起こ
つている間、トレイン・プリンタDLPは新しいデ
イスクリプタを受入れ、かつまたはバツフアをロ
ードすることができる。 区切りキヤラクタ： 区切りキヤラクタ（HEX CF）はそれがデー
タ・トレイン中で起こつたとき認識されて、その
データの伝送は中断されて残りのコラムのプリン
トは禁じられる。 区切りキヤラクタはプリントできないもので、
８ビツトのHEX CFコードはいずれのときでも
グラフイツクを表わすために用いられることはな
い。区切りキヤラクタに関するチエツクは、プリ
ントOPコードのバリアント・デイジツトＶ２の
ビツトＣ８をセツトすることにより禁じることが
できる。バリアント・デイジツトＶ２“セツト”
（区切りキヤラクタ・チエツクの禁止）のための
ビツトＣ８でのプリント・イメージ・バツフア・
ロードの間に、区切りキヤラクタが上位システム
から受取られた場合、このキヤラクタは無効とし
てフラグされる。 フオーマツト制御： 紙のスキツピングやスペーシングは、単一ライ
ン・プリント動作についてのデイスクリプタ・バ
リアント・デイジツトＶ３によつて、または多重
ライン・プリント動作でのプリントの各ラインの
ためのデータの最初の16ビツトの転送において受
取られる情報によつて決定される。表12の注２
は、このフオーマツト・ワードの図解的な説明を
与えている。このワードは常に“０”であるべき
11の予約ビツトＲを含んでいる。多重ライン・プ
リント動作において、TP−DLPはフオーマツ
ト・ワードをローデイングしているときこれらの
11のビツトを調べる。もしTP−DLPがこれら11
の位置のいずれにおいても“０”以外に何も検知
しない場合、その動作は終了させられて結果デイ
スクリプタが返されてフオーマツト・エラーを示
す。 多重ライン・プリント動作中にあるラインを受
入れたとき、トレイン・プリンタDLPは少なくと
もプリントされるべき１つのデータ・キヤラクタ
を受取らねばならない。もし上位システムが終了
する場合、またはフオーマツト・ワードの直後に
区切り記号を伝送する場合、フオーマツト・エラ
ー・ビツトが結果デイスクリプタ中にセツトされ
て動作が終了する。トレイン・プリンタ内の紙の
整合はトレイン・プリンタ機構５０P内に挿入さ
れたプリンタ・フオーマツト・テープの利用によ
つて決められる。 トレイン識別： ひとつながりの６ビツトが識別子として各トレ
イン・モジユールから受取られる。この情報は、
テスト・スキツプ動作を除くすべてのテストおよ
びエコー動作に反応して返される結果デイスクリ
プタで報告される。 識別子を伴なわないトレインは“０”の識別子
を有していると解釈される。“ロード・トレイ
ン・イメージ・バツフア・（LTIB）デイスクリプ
タのトレインIDビツトもすべて“０”でなけれ
ばならず、そうしないとプリンテイングが禁じら
れる。 プリンタが“準備未了”から“準備完了”ステ
ートへ変化するときはいつでも、トレイン識別子
IDとトレイン・イメージ・バツフアTIB間の適合
性が再チエツクされる。トレイン・プリンタDLP
がオフラインであるか、またはマスタ・クリアさ
れたときも、いつでも適合性がチエツクされる。
もしその２つが等しくないならば、正しいトレイ
ン・イメージがロードされるまで、または正しい
トレインがプリンタ上に装着されるまで、トレイ
ン・プリンタ・データ・リンク処理装置はすべて
の後続動作のために結果デイスクリプタ中に“プ
リンタ上に誤トレイン”ビツトをセツトする。 速度能力： トレイン・プリンタ・データ・リンク処理装置
は1100LPMと1500LPM（分あたりのライン）能
力を有しており、適当な堅いワイヤのジヤンパ８
２wが備えられている。トレイン・プリンタDLP
の動作は次の場合を除いて変化しない。 (a) “テスト”動作に反応して、結果デイクリプ
タ・ビツトがジヤンパされた速度を示すために
“セツト”される。 (b) トレイン・プリンタDLPが、バリアント・デ
イジツトＶ２（ロード・トレイン・イメージ・
バツフアのビツト位置Ｃ４）デイスクリプタ
（LTIB）にプリンタ速度（すなわち、分あたり
1100または1500ライン）を示すことを期待する
ように設計されている。もしこのビツトがその
装着された（速度）ジヤンパと比較しない場
合、動作は終了して結果デイスクリプタのビツ
トＢ４（誤トレイン）がセツトされる。 ブランク・キヤラクタ： トレイン・イメージ・バツフア（TIB）“ロー
ド”について、トレイン・プリンタDLPは“ブラ
ンク”コードに関する上位システムの限定された
ビツトの配列を受取るよう設計されている。この
“ブランク・キヤラクタ”に関する特性は次のよ
うである。 (a) もしプリント動作においてプリント・バツフ
ア中にロードされる場合、紙の上のコラム位置
に関係付けられているハンマが起動されない。 (b) もしトレイン・イメージ・バツフア中にロー
ドされる場合、プリント・トレイン上の位置に
関係付けられたグラフイツク・キヤラクタは決
してプリントされないであろう。 “ブランク・キヤラクタ”は、ロードTIBデー
タ伝送の最初のワードのＡとＢのデイジツト内で
トレイン・プリンタDLPへ伝送されなければなら
ない。 無効キヤラクタ： “ロードTIB”動作について、トレイン・プリ
ンタDLPは、無効コードのために上位システムの
限定されたビツトの配列を受取るよう設計されて
いる。この配列は上位システムの限定されたブラ
ンク・コード・ビツト・パターン、またはトレイ
ン・イメージ・バツフア（TIB）中の有効に限定
されたキヤラクタのいずれかの１つでなければな
らない。 もしそれが何か他の配列であつて、それが“書
込”動作においてプリント・バツフア中の無効ビ
ツト・パターンの理由でその無効キヤラクタを代
用してプリントする必要が生じた場合、トレイ
ン・プリンタDLPはこのキヤラクタをプリントし
ようと試みる。しかし、プリント・サイクルで限
定されているような“比較イコール”を決して発
見しないので、（以後に述べられる）トレイン・
プリンタDLPは結果デイスクリプタを返して“適
合発見されずハング”を示すことによりその動作
を終了する。 無効キヤラクタは、“TIBロード・データ”伝
送の最初のワードのＣとＤのデイジツトでトレイ
ン・プリンタ・データ・リンク処理装置へ伝送さ
れるだろう。 紙幅決定： 80、120、132コラムの紙幅のためにトレイン・
プリンタDLP中に１つのジヤンパ・オプシヨンが
与えられている。そのジヤンパは、現在使用中の
プリンタに関して正しく装着されなければならな
い。 プリント・サイクル： キヤラクタの実際のプリンテイングは、プリン
トされるべきメツセージをスキヤンしてそれを第
５Ｃ図のトレイン・イメージ・バツフアと比較す
ることにより制御される。プリント・バツフア中
のキヤラクタはプリンタ中のハンマ位置に対応し
ている。トレイン・イメージ・バツフアTIBのア
ドレスはハンマ上に配置されたキヤラクタに対応
する。もしトレイン・イメージ・バツフア中の８
ビツトのエントリがプリント・バツフア中の８ビ
ツトのコードに等しい場合、セツト・レベルがプ
リンタに送られてプリンタの次のプリント・サイ
クルでそのハンマが起動させられる。トレイン・
イメージ・バツフアTIB中へのポインタはトレイ
ンの動きと同期を保つている。プリント・スキヤ
ンの間、プリント・メツセージはスキヤンされて
トレイン・イメージ・バツフアのアドレスはキヤ
ラクタ・ハンマの位置に対応するように変えられ
る。これはプリント・バツフア中のすべてのキヤ
ラクタがプリントされ終わるまで続けられる。 トレイン・プリンタDLP： トレイン・プリンタDLPのハードウエアの要素
が第４Ａ図および第５Ａ図に示されている。 トレイン・プリンタ・データ・リンク処理装置
はDLPベース・モジユールの背面の隣合う細孔に
差込む96チツプの多層印刷された２枚の回路カー
ドからなつている。これらの２枚のプリントされ
た回路ボードは共通フロント・エンド（CFE）
カードと周辺従属ボード（PDB）と名付けられて
いる。これらの２つのボードは、３つの50ピン前
面コネクタによつて互いに接続されている。前に
示された表は数字でそのコネクタを示してお
り、また各ピンに関係付けられた信号の名前を示
している。 第４Ａ図と第５Ａ図に見られるように、CFE
の要素はブロツクの形で示されている。CFEの
中心部はPROM制御装置とストレージ部分１３と
１４である。PROMストレージは1024の52ビツ
ト・ワードの全ストレージ容量を与える13の独立
のPROMチツプからなつており、これは奇数パリ
テイを含んでいる。CFE１０cは、デイストリビ
ユーシヨンとメインテナンスのカードとのDLPイ
ンターフエイスのためにレシーバ１１０を含んで
いる。これらの母線のための“能動化”信号は
PDB８０によつて駆動される。DLP RAMストレ
ージ・バツフア２２（奇数パリテイを含んで1024
の17ビツト・ワードの容量を有している。）も
CFE１０c中に配置されている。しかし、RAMス
トレージ２２はPDB８０によつて全体が制御され
る。表−Ａは適用可能なCFE用語の語彙を含
んでいる。 PROM制御装置： CFE上の要素１３に示された１３のPROMチ
ツプ（第４Ａ図、第５Ａ図）は52ビツトのマイク
ロコード命令語を形成するために組合わされてい
る。その13のPROMチツプへのアドレス・ライン
は互いに母線化されており、したがつてすべての
個々のアドレス・ラインはすべてのチツプに共通
である。13チツプPROMマトリクスのデータ出力
は52ビツト・ワードを形成する。このワードは共
通入力アドレス・ライン上に存在するアドレスの
“読出”である。これらのPROMsはクロツクされ
ていない装置であるので、その出力を８メガヘル
ツのクロツクで同期させる手段が必要である。こ
れはレジスタ・チツプ１４の利用によつて達成さ
れる。そのレジスタ・チツプはそれぞれ８つのフ
リツプフロツプを含んでおり、そして７つのチツ
プが52ビツトのマイクロコード・ワードを同期さ
せてラツチするために用いられる。このラツチさ
れたマイクロコード命令は全データ・リンク処理
装置の動作を制御するために用いられる。各８メ
ガヘルツのクロツク・パルスは次に続くワードを
レジスタ・チツプ１４中へラツチする。 異なつたタイプのデータ・リンク処理装置はそ
れら自身の特有のマイクロコードを必要とし、そ
してすべてのCFEカードは１３のPROMチツプ
以外は同一のハードウエアを含んでいる。PROM
ワードは物理的に52ビツトを含んでいるが、49ビ
ツトだけがマイクロコード・プログラムのために
用いられる。 表ａおよび表ｂはビツトの位置と名前で、
49ビツト（０−48）のマイクロコード・ワードを
示している。すべてのPROM出力信号名にはパウ
ンド・サイン＃が先行するので、それらは図面や
表さらにハードウエアの流れにおいて容易に認識
されることがわかるであろう。マイクロコード・
ワードのビツト３２はパリテイビツト（奇数）で
ある。CFEカードは連続的に奇数パリテイをチ
エツクして、もしいずれかの49ビツトのPROMマ
イクロコード・ワード上でパリテイ・エラー（偶
数パリテイ）が起こつたとき、そのマイクロコー
ド・プログラムを停止する。 RAMバツフア： 第５Ａ図の共通フロント・エンド（CFE）１
０cはランダム・アクセス・メモリ・バツフア
RAM２２を含んでいる。そのRAMバツフア（し
ばしばデータRAMと呼ばれる）は1024の17ビツ
ト・ワードからなつている。このRAMメモリの
すべての入力および出力はPDB８０によつて受取
られまたは駆動される。このオープン・コレクタ
（60ナノセカンド）読取アクセスRAMに用いられ
る命名は“RWON”である。このストレージ領
域は、データ、OPコード、デイスクリプタ・リ
ンク、デイスクリプタ・リンクの水平パリテイ・
ワード（LPW）およびトレイン・プリンタDLP
の動作を適正に制御するために必要な種々のフラ
グをストアするために用いられる。 スタツク・レジスタ： スタツク・レジスタ１１は３つのバイナリ・カ
ウンタ・チツプからなつている。このレジスタは
現在のPROMアドレスの値、またはスタツク・ブ
ランチ動作でサブルーチンから戻るときに用いら
れるアドレスの値を含むことができる。 周辺従属ボード（PDB）： 周辺従属ボードは、アキユムレータのために用
いられる６つの４×４レジスタ・フアイル２１２
からなる一般目的のレジスタ２３０、コラム実行
されたRAM２１４、無効キヤラクタ回路２１
６、LPW（水平パリテイ・ワード）発生器２１
８、周辺インターフエイス２２０、ライン制御ロ
ジツク２２２、データ経路マルチプレクサ２２４
（９つの２重４−１データ選択チツプを用いてい
る）、比較ロジツク２２６、データ母線ドライバ
２８、プラス・エラー検知ロジツクおよび２通り
ブランチング・ロジツクなどを含む。 表−ｂはPDB用語の語彙を含んでいる。“ロ
ード・トレイン・イメージ”バツフア・コマンド
のマイクロコード取扱いの簡単な説明を以下に述
べよう。 トレイン・データ・リンク処理装置（TP−
DLP）は、典型的にはメツセージ・レベル・イン
ターフエイス１５i（MLI）を介して、分あたり
1000および1500ラインのトレイン・プリンタを上
位システムへインターフエイスするために用いら
れる。前に述べられたように、TP−DLPは２枚
のカードからなり、それらは共通フロント・エン
ドカード（CFE）と通常周辺従属ボード
（PDB）と呼ばれる周辺従属カードである。 前に議論したように、共通フロント・エンド・
カードは、データ・ストレージのためのRAMの
1024の17ビツト・ワードとマイクロコードをスト
アするために用いられるPROMの1024の52ビツ
ト・ワードと、メインテナンス・ロジツクと、
DLPインターフエイスの部分とを備えている。 PDB８０は次のものを備えている。 １ トレイン・プリンタ５０Pへの制御信号。 ２ RAMバツフアまたはCFEのためのアドレ
ス・ロジツクとRAMアクセス・ロジツク。 ３ 水平パリテイ・ワード（LPW）と垂直パリ
テイ発生とチエツキングのロジツク。 ４ 識別ジヤンパ。 ５ 12の８ビツト・アキユムレータ。 ６ 一般目的レジスタ。 ７ 比較ロジツク。 ８ 他の必要なフラグと制御ロジツク。 アキユムレータ： 第５Ａ図のアキユムレータ２１２は１２の８ビ
ツト・レジスタ（アキユムレータ０−１１と名付
けられている）のためにデータ・ストレージを備
えている。そのアキユムレータは６つの４×４レ
ジスタ・フアイル・チツプからなつている。いず
れのときでも、これらのチツプのうち２つだけが
同時に選択される。これらのアキユムレータに関
連して８つの入力情報ラインと８つの出力情報ラ
インがある。それらのチツプのアドレシングは以
下の表18によつて示されている。
【表】
アキユム
レータ 利 用
０ トレイン絶対アドレス。
１ TIBサブスキヤン・アドレス。
２ TIBサブスキヤン・アドレス（再スト
ア）。 ３ プリント・バツフア・サブスキヤン・
アドレス。 ４ プリント・フラグ。 ５ CSLカウント。 ６ 結果デイスクリプタのＡとＤデイジツ
ト。 ７ 結果デイスクリプタＢとＣデイジツ
ト。 ８ LPWフラグの開始、プリントされた
コラム。 ９ ブランク・アドレスのプレスキヤン。 10 フラグの開始、プリント・データ・フ
ラグ。 11 種々のアドレス（ワーキング・レジス
タ） アキユムレータ４ ビツト 説 明 ０ コラムのボトム／トツプ（０＝トツ
プ）。 １ １＝PCSL3または４。 ２ ０＝４から１へカウントされたPCSL。 ３ トレイン絶対ボトム／トツプ（０＝トツ
プ）。 ４ １＝絶対トレイン・アドレス・オーバフ
ロー。 ５ 不使用。 ６ 不使用。 ７ トレイン・サブスキヤン・ボトム／トツ
プ（０＝トツプ）。 アキユムレータ５ ビツト 説 明 ０ WAITAFフラグ。WAITAF手続への退
出のためのPCSL最新手続を告げる。 １ PRINTフラグ。WRITE手続へ戻るため
の種々の手続を告げる。 ２ ECHOフラグ。ECHO手続へ戻るための
種々の手続を告げる。 ３ ロード・トレイン・バツフア・フラグ。
LOAD TIB手続へ戻るための種々の手
続を告げる。 ４−７ CSLカウント。この値はCSLが予測され
た各時に１だけ増加させられる。 アキユムレータ10 ビツト 説 明 ０ 待機フラグ（１＝待機動作がペンデイン
グ）。 １ 準備のための待機（１＝準備完了のため
の待機がペンデイング）。 ２ テストIDフラグ。第２のID結果ワード
を送るための結果手続を告げる。 ３ プリント停止フラグ。無効が起こつた場
合に、ラインをプリントしない書込手続
を告げる。 ４ 移動第１フラグ。単一ライン・プリント
のために最初に紙を動かす書込手続を告
げる。 ５ 多重ライン・フラグ。これは多重ライ
ン・プリントであるという書込手続を告
げる。 ６ 終了フラグ。多重ライン・プリントを停
止するための書込手続を告げる。 ７ バツクアツプ・フラグ。１つのキヤラク
タのMLIバツクアツプを行なうための書
込手続を告げる。 レジスタ・チツプ選択はデコーダ・チツプ（示
されていない）によつて信号ACC８とACC４か
ら引出される。チツプＬ０（示されていない）は
ACC８とACC４によつて選択されたチツプに
“書込能動化”を与える。もう１つのチツプＫ０
（示されていない）はACC８とACC４によつて選
択されたチツプに“読取能動化”を与える。 ４×４レジスタ・フアイル・チツプ中の位置は
表18に見られるように信号ACC１とACC２によ
つてアドレスされる。 アキユムレータ２１２への入力は、
MPXSELAD制御信号のステートに依存して、
＃CONSTラインか、または＃CONSTラインと
RAMADライン（BCレジスタ）の和かのいずれ
かである。 一般目的レジスタ： 一般目的レジスタ２３０はアキユムレータ２１
２のための唯一のシンクを提供する。一般目的レ
ジスタは８つの入力情報ラインと16の出力情報ラ
インを有しており、そのレジスタは４つの４ビツ
ト部分Ａ，Ｂ，ＣおよびＤに分割されている。こ
れら４ビツトの部分は、２つの８ビツト部分であ
るADとBCにグループ化されている。信号
LDREGCAD（ロード・レジスタ・コラム・アド
レス）、LDREGRAD（ロード・レジスタRAMア
ドレス）のそれぞれにまたは両方に依存して、情
報はレジスタの部分ADまたはBCあるいはその両
方へアキユムレータ２１２からロードされる。 ８ビツトBCレジスタは、CFEカード１０c上の
RAMバツフアのためにアドレス・ラインを駆動
する。８ビツトADレジスタは、コラム“実行さ
れたコラム”RAMチツプ２１４をアドレスす
る。レジスタ（Ａ、Ｂ、ＣおよびＤデイジツト）
からの16ビツトは、データ・マルチプレクサ２２
４のために４つのソースの１つを供給する。 実行されたコラム・ロジツク： このロジツク２１４の目的は、コラムが“プリ
ントされた”かどうかを決定することで、すなわ
ちニユーモニツクCOLDONEが与えられる。こ
の出力信号は、高いとき、そのコラムが既に印刷
されたことまたはそのコラムが印刷されることを
意図していない（たとえば、ブランクがコラム中
に残されるべき）ことを示す。 第４Ｄ図（DLP接続ロジツク）のブロツク図と
一般目的レジスタである第５Ｇ図における概略図
を参照すると、実行されたコラム・ロジツクは１
つの1K RAMチツプＬ４からなつている。この
チツプＬ４へのアドレス入力は、レジスタ２３０
のADレジスタおよび高い活性のマイクロコード
出力である信号THRAMCLD（実行されたRAM
コラムの上半分）によつて制御される。 信号THRAMCLDは“上半分／下半分コラム選
択”（１＝上半分）を指定する。信号WECOLDN
（実行されたコラムの書込能動化）は、チツプに
“書込能動化”を与えるマイクロコードによつて
発生させられる低い活性の信号である。信号
DIRAMCOL（実行されたコラムRAMへのデータ
入力）は、RAM２２へ入力情報を与えるマイク
ロコードによつて発生させられた高い活性の信号
である。 RAM制御： 第５Ａ図、第５Ｂ図および第５Ｃ図に見られる
ように、ランダム・アクセス・メモリ・バツフア
２２（RAM）は1K×17ビツト（１つの奇数パリ
テイビツトを伴なう16のデータ・ビツト）のスト
レージ容量を有しており、CFEカード１０c上に
配置されている。すべての入力、出力、アドレ
ス・書込能動化ラインやチツプ選択ラインは周辺
従属ボード８０上に位置している。上述の信号は
上２つの全面コネクタ８０aと８０bを介してPDB
８０に接続されている。 RAMADnライン５３は、常にレジスタ２３０
中のBCレジスタの内容によつて駆動される。信
号WE／（書込能動化／）は、適正なタイミング
のためにクロツク（８クロツク１）でゲートされ
るマイクロコード出力によつて発生させられる。
信号CS／（チツプ選択／）は、PDB８０上でア
ースされており、したがつてRAM２２を連続的
に能動化している。 信号WE／が“高い”とき、RAM２２は“読
取”モードに置かれている。RAMADnライン５
３（RAMアドレス）によつてアドレスされた位
置における情報は、RAMxn（RAM出力）ライン
２２a上に置かれており、データ・マルチプレク
サ８３nへ送られ、次にデータ比較ロジツク２２
６の２−１マルチプレクサへ送られる。 信号WE／が“低い”とき、RAM２２は“書
込”モードに置かれている。ラインDBUSxnは、
周辺従属ボード８０上のINRAMxnライン１００
に直接接続されている。DBUSxnライン上に含ま
れる情報は、RAMADnライン５３によつてアド
レスされた位置のRAM２２中へ書込まれる。 RAMバツフア２２は、“トレイン・イメージ”
とさらにプリント・イメージ、OPコード、デイ
スクリプタ・リンク、水平パリテイ・ワード
（LPW）と他の情報をストアするために用いられ
る。これはRAMバツフア２２のマツピングを示
す第５Ｂ図および第５Ｃ図中に示されている。 第５Ｂ図はワード０から１０２３までに従つて
マツプされた全RAMを示している。RAMの上半
分は用いられておらず（ワード５１２−１０２
３）、そしてRAMD９（アドレス・ビツト５１
２）はPDB８０上でアースされている。 用いられているRAMバツフア２２の512個の位
置は第５Ｂ図と第５Ｃ図に示されている下半分の
RAM（RAMAD8＝０）と上半分のRAM
（RAMD8＝１）として言及されている。 第５Ｂ図はRAMバツフア２２のマツプを図示
しており、アドレス５１２から１０２３は使われ
ていないことがわかる。バツフア空間の残りの部
分はアドレス０−２５５を含むRAMの下半分
（RAMD8＝０）に分割されて、この空間はデイ
スクリプタと制御ワード（アドレス０−１６）の
ために用いられ、一方、アドレス１９０−２５５
はプレント・イメージ・バツフアにために用いら
れる。 RAM２２の上半分（RAMD8＝１）はアドレス
２５６−５１１に関連し、アドレス２５６−３６
７は制御ワード専用であり、アドレス３６８−５
１１はトレイン・イメージ・バツフアのために与
えられている。 次の表19は下半分および上半分のRAMバツフ
ア２２の割り振りを示している。 表 19 下半分RAM（RAMD8−１） 十進法の アドレス ストアされた情報 ０ デイスクリプタ（一時的結果デイスク
リプタ）。 １ デイスクリプタLPW。 ２ デイスクリプタ・リンク＃１。 ３ デイスクリプタ・リンク＃２。 ４ デイスクリプタ・リンク＃３
（LPW） ５ 多重ライン・フオーマツト。 ７ トレインID（最後のロードTIB動作か
ら）。 ９ 呼出されたID。 16 バツクアツプ・ワード（01）。 190 132コラム・プリンタのためのPIB開
始アドレス。 196 120コラム・プリンタのためのPIB開
始アドレス。 216 80コラム・プリンタのためのPIB開始
アドレス。 255 バツフア端。 上半分RAM（RAMD8−１） ０ テスト／待機中のデイスクリプタ。 １ テスト／待機中のデイスクリプタ
LPW。 ２ テスト／待機中のデイスクリプタ・リ
ンク＃１。 ３ テスト／待機中のデイスクリプタ・リ
ンク＃２。 ４ テスト／待機中のデイスクリプタ・リ
ンク＃３（LPW）。 ５ 比較（2800）のためのキヤンセルOP
コード。 111 ブランク／無効アドレス。 112 TIB開始アドレス。 255 TIB終了アドレス。 無効キヤラクタ検知： 印刷されるべきキヤラクタが有効かまたは無効
かを決定する手段を備えるために1K×１ビツト
RAMチツプが用いられ（RWOO）、これは第５
Ａ図の要素２１６上にある無効RAMとして言及
される。無効RAMのアドレスラインは、２つの
４ビツト・ラツチ２１５として用いられる２つの
チツプの内容によつて駆動される。 1K−RAM２１６へのDI（データ入力）接続は
DIRAMINV（RAM中のデータが無効）であり、
その信号はマイクロコード発生させられる。無効
RAM２１６へのWE／接続はWERMINV（無効
RAMへの書込能動化）で、それもまたマイクロ
コード発生させられる。無効キヤラクタ検知は、
全体にマイクロコードによつて行なわれる。 データ経路マルチプレクサ： 第５Ａ図に見られるように、データ・マルチプ
レクサ２２４は、４つの可能な“ソース”のいず
れがDBUSとINRM母線１００を駆動するかを選
択するために用いられる。データ・マルチプレク
サ２２４は９つの２連４−１データ選択チツプか
らなつており、それらのチツプは、18ビツトの出
力を与え、そのうち17ビツトだけが用いられる。
９つのデータ選択チツプは、ストローブ入力
（ST１／とST２）のアースによつて常に能動化
されている。９つのデータ選択チツプへのSLA
入力は共通であり、マイクロコード用語
MPXDAA（マルチプレクサ・データＡ）によつ
て駆動される。SLB入力も共通であり、マイクロ
コード用語MPXDATAB（マルチプレクサ・デー
タＢ）によつて駆動される。 データ・マルチプレクサ２２４のデータ選択チ
ツプは次の４つのソースによつて供給される。 １ データ選択チツプのＡ−１とＡ−２の入力に
接続されている一般目的レジスタ２３０からの
16ビツト（IRAMAD7−IRAMAD0および
RAMAD7−RAMAD0）。 ２ テスト／ID結果デイスクリプタの第２のワ
ード（IDワード）を形成する16ビツト。これ
はIDジヤンパ８２と固いワイヤの回路８２wか
らくる。 今までテスト／IDの説明で述べたように、８
つの最も重要なビツトは固定されている。チツプ
Ｄ３のB2入力に接続されているビツトＢ２は、
1100ohm引上げレジスタを介して高いに引上げら
れ、一方、残りの７ビツトはアースされてHEX
０２の固定されたバイトを形成する。重要でない
８つのビツトは、識別ジヤンパICD８−DID１か
らのものである。これはデータ選択チツプの第２
のソースであり、このソースはデータ選択チツプ
のＢ１，Ｂ２に接続している。 ３ データ選択チツプのＣ１とＣ２に接続されて
いるRAMnn母線２２a（RAMA８−RAMD１
とRAMPAR）上の1K×17ビツトRAM２２
（CFE１０c上にある）出力ラインからの17ビ
ツト。 ４ データ・マルチプレクサ２２４に入力を与え
るラインLPWnn上のLPW発生器２１８からの
16ビツト。これらのビツトはLPWA８−LPWD
１と名付けられており、それらはマルチプレク
サ２２４のデータ選択チツプのＤ１とＤ２の入
力に接続されている。 垂直パリテイ（奇数）は各16ビツト・ソースの
ために発生させられて、入力Ａ２，Ｂ２、および
Ｄ２を有するチツプＨ４（２１７中の垂直パリテ
イ回路）へ接続されている。これはPARGEN
（パリテイ発生）と名付けられている。RAM２２
出力はRAMPARと名付けられているそれ自身の
パリテイ・ビツトを満たす唯一のソースである。 次に示された表20は、データ選択マルチプレク
サ２２４への入力のソースの選択を示している。
ア）。 ３ プリント・バツフア・サブスキヤン・
アドレス。 ４ プリント・フラグ。 ５ CSLカウント。 ６ 結果デイスクリプタのＡとＤデイジツ
ト。 ７ 結果デイスクリプタＢとＣデイジツ
ト。 ８ LPWフラグの開始、プリントされた
コラム。 ９ ブランク・アドレスのプレスキヤン。 10 フラグの開始、プリント・データ・フ
ラグ。 11 種々のアドレス（ワーキング・レジス
タ） アキユムレータ４ ビツト 説 明 ０ コラムのボトム／トツプ（０＝トツ
プ）。 １ １＝PCSL3または４。 ２ ０＝４から１へカウントされたPCSL。 ３ トレイン絶対ボトム／トツプ（０＝トツ
プ）。 ４ １＝絶対トレイン・アドレス・オーバフ
ロー。 ５ 不使用。 ６ 不使用。 ７ トレイン・サブスキヤン・ボトム／トツ
プ（０＝トツプ）。 アキユムレータ５ ビツト 説 明 ０ WAITAFフラグ。WAITAF手続への退
出のためのPCSL最新手続を告げる。 １ PRINTフラグ。WRITE手続へ戻るため
の種々の手続を告げる。 ２ ECHOフラグ。ECHO手続へ戻るための
種々の手続を告げる。 ３ ロード・トレイン・バツフア・フラグ。
LOAD TIB手続へ戻るための種々の手
続を告げる。 ４−７ CSLカウント。この値はCSLが予測され
た各時に１だけ増加させられる。 アキユムレータ10 ビツト 説 明 ０ 待機フラグ（１＝待機動作がペンデイン
グ）。 １ 準備のための待機（１＝準備完了のため
の待機がペンデイング）。 ２ テストIDフラグ。第２のID結果ワード
を送るための結果手続を告げる。 ３ プリント停止フラグ。無効が起こつた場
合に、ラインをプリントしない書込手続
を告げる。 ４ 移動第１フラグ。単一ライン・プリント
のために最初に紙を動かす書込手続を告
げる。 ５ 多重ライン・フラグ。これは多重ライ
ン・プリントであるという書込手続を告
げる。 ６ 終了フラグ。多重ライン・プリントを停
止するための書込手続を告げる。 ７ バツクアツプ・フラグ。１つのキヤラク
タのMLIバツクアツプを行なうための書
込手続を告げる。 レジスタ・チツプ選択はデコーダ・チツプ（示
されていない）によつて信号ACC８とACC４か
ら引出される。チツプＬ０（示されていない）は
ACC８とACC４によつて選択されたチツプに
“書込能動化”を与える。もう１つのチツプＫ０
（示されていない）はACC８とACC４によつて選
択されたチツプに“読取能動化”を与える。 ４×４レジスタ・フアイル・チツプ中の位置は
表18に見られるように信号ACC１とACC２によ
つてアドレスされる。 アキユムレータ２１２への入力は、
MPXSELAD制御信号のステートに依存して、
＃CONSTラインか、または＃CONSTラインと
RAMADライン（BCレジスタ）の和かのいずれ
かである。 一般目的レジスタ： 一般目的レジスタ２３０はアキユムレータ２１
２のための唯一のシンクを提供する。一般目的レ
ジスタは８つの入力情報ラインと16の出力情報ラ
インを有しており、そのレジスタは４つの４ビツ
ト部分Ａ，Ｂ，ＣおよびＤに分割されている。こ
れら４ビツトの部分は、２つの８ビツト部分であ
るADとBCにグループ化されている。信号
LDREGCAD（ロード・レジスタ・コラム・アド
レス）、LDREGRAD（ロード・レジスタRAMア
ドレス）のそれぞれにまたは両方に依存して、情
報はレジスタの部分ADまたはBCあるいはその両
方へアキユムレータ２１２からロードされる。 ８ビツトBCレジスタは、CFEカード１０c上の
RAMバツフアのためにアドレス・ラインを駆動
する。８ビツトADレジスタは、コラム“実行さ
れたコラム”RAMチツプ２１４をアドレスす
る。レジスタ（Ａ、Ｂ、ＣおよびＤデイジツト）
からの16ビツトは、データ・マルチプレクサ２２
４のために４つのソースの１つを供給する。 実行されたコラム・ロジツク： このロジツク２１４の目的は、コラムが“プリ
ントされた”かどうかを決定することで、すなわ
ちニユーモニツクCOLDONEが与えられる。こ
の出力信号は、高いとき、そのコラムが既に印刷
されたことまたはそのコラムが印刷されることを
意図していない（たとえば、ブランクがコラム中
に残されるべき）ことを示す。 第４Ｄ図（DLP接続ロジツク）のブロツク図と
一般目的レジスタである第５Ｇ図における概略図
を参照すると、実行されたコラム・ロジツクは１
つの1K RAMチツプＬ４からなつている。この
チツプＬ４へのアドレス入力は、レジスタ２３０
のADレジスタおよび高い活性のマイクロコード
出力である信号THRAMCLD（実行されたRAM
コラムの上半分）によつて制御される。 信号THRAMCLDは“上半分／下半分コラム選
択”（１＝上半分）を指定する。信号WECOLDN
（実行されたコラムの書込能動化）は、チツプに
“書込能動化”を与えるマイクロコードによつて
発生させられる低い活性の信号である。信号
DIRAMCOL（実行されたコラムRAMへのデータ
入力）は、RAM２２へ入力情報を与えるマイク
ロコードによつて発生させられた高い活性の信号
である。 RAM制御： 第５Ａ図、第５Ｂ図および第５Ｃ図に見られる
ように、ランダム・アクセス・メモリ・バツフア
２２（RAM）は1K×17ビツト（１つの奇数パリ
テイビツトを伴なう16のデータ・ビツト）のスト
レージ容量を有しており、CFEカード１０c上に
配置されている。すべての入力、出力、アドレ
ス・書込能動化ラインやチツプ選択ラインは周辺
従属ボード８０上に位置している。上述の信号は
上２つの全面コネクタ８０aと８０bを介してPDB
８０に接続されている。 RAMADnライン５３は、常にレジスタ２３０
中のBCレジスタの内容によつて駆動される。信
号WE／（書込能動化／）は、適正なタイミング
のためにクロツク（８クロツク１）でゲートされ
るマイクロコード出力によつて発生させられる。
信号CS／（チツプ選択／）は、PDB８０上でア
ースされており、したがつてRAM２２を連続的
に能動化している。 信号WE／が“高い”とき、RAM２２は“読
取”モードに置かれている。RAMADnライン５
３（RAMアドレス）によつてアドレスされた位
置における情報は、RAMxn（RAM出力）ライン
２２a上に置かれており、データ・マルチプレク
サ８３nへ送られ、次にデータ比較ロジツク２２
６の２−１マルチプレクサへ送られる。 信号WE／が“低い”とき、RAM２２は“書
込”モードに置かれている。ラインDBUSxnは、
周辺従属ボード８０上のINRAMxnライン１００
に直接接続されている。DBUSxnライン上に含ま
れる情報は、RAMADnライン５３によつてアド
レスされた位置のRAM２２中へ書込まれる。 RAMバツフア２２は、“トレイン・イメージ”
とさらにプリント・イメージ、OPコード、デイ
スクリプタ・リンク、水平パリテイ・ワード
（LPW）と他の情報をストアするために用いられ
る。これはRAMバツフア２２のマツピングを示
す第５Ｂ図および第５Ｃ図中に示されている。 第５Ｂ図はワード０から１０２３までに従つて
マツプされた全RAMを示している。RAMの上半
分は用いられておらず（ワード５１２−１０２
３）、そしてRAMD９（アドレス・ビツト５１
２）はPDB８０上でアースされている。 用いられているRAMバツフア２２の512個の位
置は第５Ｂ図と第５Ｃ図に示されている下半分の
RAM（RAMAD8＝０）と上半分のRAM
（RAMD8＝１）として言及されている。 第５Ｂ図はRAMバツフア２２のマツプを図示
しており、アドレス５１２から１０２３は使われ
ていないことがわかる。バツフア空間の残りの部
分はアドレス０−２５５を含むRAMの下半分
（RAMD8＝０）に分割されて、この空間はデイ
スクリプタと制御ワード（アドレス０−１６）の
ために用いられ、一方、アドレス１９０−２５５
はプレント・イメージ・バツフアにために用いら
れる。 RAM２２の上半分（RAMD8＝１）はアドレス
２５６−５１１に関連し、アドレス２５６−３６
７は制御ワード専用であり、アドレス３６８−５
１１はトレイン・イメージ・バツフアのために与
えられている。 次の表19は下半分および上半分のRAMバツフ
ア２２の割り振りを示している。 表 19 下半分RAM（RAMD8−１） 十進法の アドレス ストアされた情報 ０ デイスクリプタ（一時的結果デイスク
リプタ）。 １ デイスクリプタLPW。 ２ デイスクリプタ・リンク＃１。 ３ デイスクリプタ・リンク＃２。 ４ デイスクリプタ・リンク＃３
（LPW） ５ 多重ライン・フオーマツト。 ７ トレインID（最後のロードTIB動作か
ら）。 ９ 呼出されたID。 16 バツクアツプ・ワード（01）。 190 132コラム・プリンタのためのPIB開
始アドレス。 196 120コラム・プリンタのためのPIB開
始アドレス。 216 80コラム・プリンタのためのPIB開始
アドレス。 255 バツフア端。 上半分RAM（RAMD8−１） ０ テスト／待機中のデイスクリプタ。 １ テスト／待機中のデイスクリプタ
LPW。 ２ テスト／待機中のデイスクリプタ・リ
ンク＃１。 ３ テスト／待機中のデイスクリプタ・リ
ンク＃２。 ４ テスト／待機中のデイスクリプタ・リ
ンク＃３（LPW）。 ５ 比較（2800）のためのキヤンセルOP
コード。 111 ブランク／無効アドレス。 112 TIB開始アドレス。 255 TIB終了アドレス。 無効キヤラクタ検知： 印刷されるべきキヤラクタが有効かまたは無効
かを決定する手段を備えるために1K×１ビツト
RAMチツプが用いられ（RWOO）、これは第５
Ａ図の要素２１６上にある無効RAMとして言及
される。無効RAMのアドレスラインは、２つの
４ビツト・ラツチ２１５として用いられる２つの
チツプの内容によつて駆動される。 1K−RAM２１６へのDI（データ入力）接続は
DIRAMINV（RAM中のデータが無効）であり、
その信号はマイクロコード発生させられる。無効
RAM２１６へのWE／接続はWERMINV（無効
RAMへの書込能動化）で、それもまたマイクロ
コード発生させられる。無効キヤラクタ検知は、
全体にマイクロコードによつて行なわれる。 データ経路マルチプレクサ： 第５Ａ図に見られるように、データ・マルチプ
レクサ２２４は、４つの可能な“ソース”のいず
れがDBUSとINRM母線１００を駆動するかを選
択するために用いられる。データ・マルチプレク
サ２２４は９つの２連４−１データ選択チツプか
らなつており、それらのチツプは、18ビツトの出
力を与え、そのうち17ビツトだけが用いられる。
９つのデータ選択チツプは、ストローブ入力
（ST１／とST２）のアースによつて常に能動化
されている。９つのデータ選択チツプへのSLA
入力は共通であり、マイクロコード用語
MPXDAA（マルチプレクサ・データＡ）によつ
て駆動される。SLB入力も共通であり、マイクロ
コード用語MPXDATAB（マルチプレクサ・デー
タＢ）によつて駆動される。 データ・マルチプレクサ２２４のデータ選択チ
ツプは次の４つのソースによつて供給される。 １ データ選択チツプのＡ−１とＡ−２の入力に
接続されている一般目的レジスタ２３０からの
16ビツト（IRAMAD7−IRAMAD0および
RAMAD7−RAMAD0）。 ２ テスト／ID結果デイスクリプタの第２のワ
ード（IDワード）を形成する16ビツト。これ
はIDジヤンパ８２と固いワイヤの回路８２wか
らくる。 今までテスト／IDの説明で述べたように、８
つの最も重要なビツトは固定されている。チツプ
Ｄ３のB2入力に接続されているビツトＢ２は、
1100ohm引上げレジスタを介して高いに引上げら
れ、一方、残りの７ビツトはアースされてHEX
０２の固定されたバイトを形成する。重要でない
８つのビツトは、識別ジヤンパICD８−DID１か
らのものである。これはデータ選択チツプの第２
のソースであり、このソースはデータ選択チツプ
のＢ１，Ｂ２に接続している。 ３ データ選択チツプのＣ１とＣ２に接続されて
いるRAMnn母線２２a（RAMA８−RAMD１
とRAMPAR）上の1K×17ビツトRAM２２
（CFE１０c上にある）出力ラインからの17ビ
ツト。 ４ データ・マルチプレクサ２２４に入力を与え
るラインLPWnn上のLPW発生器２１８からの
16ビツト。これらのビツトはLPWA８−LPWD
１と名付けられており、それらはマルチプレク
サ２２４のデータ選択チツプのＤ１とＤ２の入
力に接続されている。 垂直パリテイ（奇数）は各16ビツト・ソースの
ために発生させられて、入力Ａ２，Ｂ２、および
Ｄ２を有するチツプＨ４（２１７中の垂直パリテ
イ回路）へ接続されている。これはPARGEN
（パリテイ発生）と名付けられている。RAM２２
出力はRAMPARと名付けられているそれ自身の
パリテイ・ビツトを満たす唯一のソースである。 次に示された表20は、データ選択マルチプレク
サ２２４への入力のソースの選択を示している。
【表】
マルチプレクサ２２４の出力はDBUSnnへの経
路MPXnnを与える。これは３つのトリステー
ト・チツプを介して行なわれる。これらの装置
は、マイクロコード発生させられた信号
ENMPX／（能動化マルチプレクサ／）が“低
い”とき能動化される。 LPW発生器／チエツカ： 水平パリテイ・ワード発生器チエツカ２１８
は、16のJKフリツプフロツプからなつている。
すべてのクロツク入力は、マイクロコード用語
CLKLPW RG（クロツクLPWレジスタ）によつ
て駆動される。すべての現在の入力は、クロツク
（8CLK2）でゲートされるマイクロコード用語
RESTLPW（リセツトLPW）によつて駆動され
る。各フリツプフロツプのＪとＫの入力は、
DBUSの16ビツト１つによつて互いに結合されて
いる。LPW発生器２１８の出力ラインはLPWA
８−LPWD１と名付けられており、これらはデー
タ・マルチプレクサ２２４への４つの入力の１つ
を供給する。 LPW発生器２１８は、最初にマイクロコード
信号RESTLPWによつてすべてが１にリセツト
される。“受取り”または“伝送”データは、
LPW発生器への入力としてDBUSへ供給される。
次にマイクロコードは、クロツク・パルスをその
LPW発生器２１８（CLKLPWRG）へ供給す
る。それぞれすべてのデータ・ビツトが“高い”
場合、関連するフリツプフロツプはトグル
（toggle）する。もしそのデータ・ビツトが“低
い”とき、関連するフリツプフロツプはその前の
ステートを維持する。受取られたまたは伝送され
た各データ・ワードは、DBUS上に置かれて、
CLKLPWRGによつてクロツクされる。 TP−DLP“から”の伝送のために、このデー
タは上位主システム１０へ伝送される。なぜなら
それはLPW発生器２１８へクロツクされるから
である。すべてのデータが伝送された後、LPW
発生器中に残された16ビツト・ワードは水平パリ
テイ・ワードあり、それは上位主システムへ伝送
された次のワードである。 TP−DLP“へ”の伝送のため、LPW発生器２
１８はマイクロコード信号RESTLPWによつて
プリセツトされる。各ワードが受取られたとき、
それはDBUSnn上へ与えられる。そのマイクロコ
ードは、この受取つたデータでLPW発生器をク
ロツクするために、CLKLPWRGを発生する。丁
度LPW発生器２１８のデータ伝送動作のよう
に、LPW発生器はDLP発生した水平パリテイ・
ワードを含んでいる。データ転送において、トレ
イン・プリンタ・データ・リンク処理装置によつ
て受取られた最後のワードは、上位システム１０
からのLPWである。このLPWはDBUS上へゲー
トされて、またCLKLPWRG信号によつてLPW
発生器２１８中へクロツクされる。データ・リン
グ処理装置発生したLPWは、上位システムの供
給されたLPWと等しくなければならない。もし
LPWエラーが起こらないならそのLPWは“０”
に等しいであろう。 識別ジヤンパ： 周辺従属ボード（PDB）８０上に８つの識別ジ
ヤンパ８２（第３図）が存在し、それらはCID８
−DED１と名付けられている。これらの信号は
1100ohm引上げレジスタに接続されており、それ
はジヤンパが存在しないときロジツクに“高い”
を与える。それぞれすべての信号は、ジヤンパの
装着によつて“低い”が強制される。これらの信
号はデータ・マルチプレクサ２２４へ供給され
る。 比較ロジツク： 比較ロジツク２２６（第５Ａ図）は２つの４ビ
ツト・コンパレータ・チツプを用いる。これらの
チツプは、２つの８ビツト・ソース間の比較を行
なうために、タンデム様式に配置されている。 比較ロジツクのためのソースＡは、２つの４ビ
ツト・カウンタ・チツプからなる８ビツトの比較
ラツチ２１５である。 ソースＢは２つのクワツド（quad）２−１マ
ルチプレクサ・チツプ８３nの８ビツト出力であ
る。これらのマルチプレクサへの16ビツト入力
は、ライン２２a上のRAMバツフア２２の出力か
らくる。これらの16ビツトは、RAM２２の上半
分または下半分の選択に依存して、“トツプ”と
“ボトム”の８ビツト部分に分割される。 マルチプレクサ・チツプ８３nへのSL入力は一
緒に結ばれており、“トツプ”または“ボトム”
の８ビツト部分のいずれが選択されているかに関
して制御される。SL入力はマイクロコード信号
であるSLTHBH（“高い”が下半分と等しい）に
接続されている。比較レジスタは、マイクロコー
ド発生させられた低い活性の用語LATPADAT
（比較レジスタをプリント・データでロードせ
よ）に接続されているLD／（ロード／）入力を
有している。 マルチプレクサ・チツプ８３nからのデータ
は、用語LATPRDATが低いときクロツク（８
CLK／３）の立ち上がりで比較レジスタ中にロ
ードされる。この比較レジスタからのデータは、
フオーマツト制御へのデータ経路でもある。比較
ロジツク２２６の出力は、８−１マルチプレク
サ・チツプ２２１p中に供給される用語“TIBが
PIBに等しい”である。マイクロコードは、マイ
クロコード出力＃BRANCH５と＃BRANCH２か
ら用語AOを発生させるために、その用語TIB＝
PIBを用いることができる。用語＃BRANCH５は
効果的にSEL２／を低いに駆動し、それは８−１
マルチプレクサ・チツプ２２１pを能動化させて
信号AOにTIB＝PIBのステートを生じさせる。 エラー検知： TP−DLP中のエラー検知の大部分は、２つの
512×４ビツトPROMチツプ中で行なわれる。第
５Ｈ図に見られるように、これらはPR５０aと
PR５０bと名付けられている。 信号OP DECSEL（OPデコード選択）は、
PROMチツプPR５０aとPR５０bへのA8アドレ
ス・ライン入力に供給される。OPデコード選択
信号は、実際にPROMの機能を次のように指定す
る。 １ OPDECSELが“高い”とき、PROM５０aと
５０bがOPコードをデコードするためと無効
OPコードを検知するために用いられる。 ２ OPDECSELが“低い”とき、PROM５０aと
５０bは、垂直パリテイ発生／検知、LPWエラ
ー検知、フオーマツト・エラー検知、および区
切りキヤラクタ検知のために用いられる。
PROM５０aはDBUSのデイジツトＡとＢをモ
ニタするために用いられ、一方PROM５０bは
DBUSのデイジツトＣとＤをモニタする。
DBUS上の情報はPROMsへのアドレスとして
用いられる。PROM５０aと５０bおよびCSO／
能動化ライン入力は常に能動化されており、す
なわちアースされている。８つのPROM出力
は、DBUS中の16の入力によつて決定される機
能を生ずる。次の表21は５０aと５０bの８つの
PROM出力の機能を示している。
路MPXnnを与える。これは３つのトリステー
ト・チツプを介して行なわれる。これらの装置
は、マイクロコード発生させられた信号
ENMPX／（能動化マルチプレクサ／）が“低
い”とき能動化される。 LPW発生器／チエツカ： 水平パリテイ・ワード発生器チエツカ２１８
は、16のJKフリツプフロツプからなつている。
すべてのクロツク入力は、マイクロコード用語
CLKLPW RG（クロツクLPWレジスタ）によつ
て駆動される。すべての現在の入力は、クロツク
（8CLK2）でゲートされるマイクロコード用語
RESTLPW（リセツトLPW）によつて駆動され
る。各フリツプフロツプのＪとＫの入力は、
DBUSの16ビツト１つによつて互いに結合されて
いる。LPW発生器２１８の出力ラインはLPWA
８−LPWD１と名付けられており、これらはデー
タ・マルチプレクサ２２４への４つの入力の１つ
を供給する。 LPW発生器２１８は、最初にマイクロコード
信号RESTLPWによつてすべてが１にリセツト
される。“受取り”または“伝送”データは、
LPW発生器への入力としてDBUSへ供給される。
次にマイクロコードは、クロツク・パルスをその
LPW発生器２１８（CLKLPWRG）へ供給す
る。それぞれすべてのデータ・ビツトが“高い”
場合、関連するフリツプフロツプはトグル
（toggle）する。もしそのデータ・ビツトが“低
い”とき、関連するフリツプフロツプはその前の
ステートを維持する。受取られたまたは伝送され
た各データ・ワードは、DBUS上に置かれて、
CLKLPWRGによつてクロツクされる。 TP−DLP“から”の伝送のために、このデー
タは上位主システム１０へ伝送される。なぜなら
それはLPW発生器２１８へクロツクされるから
である。すべてのデータが伝送された後、LPW
発生器中に残された16ビツト・ワードは水平パリ
テイ・ワードあり、それは上位主システムへ伝送
された次のワードである。 TP−DLP“へ”の伝送のため、LPW発生器２
１８はマイクロコード信号RESTLPWによつて
プリセツトされる。各ワードが受取られたとき、
それはDBUSnn上へ与えられる。そのマイクロコ
ードは、この受取つたデータでLPW発生器をク
ロツクするために、CLKLPWRGを発生する。丁
度LPW発生器２１８のデータ伝送動作のよう
に、LPW発生器はDLP発生した水平パリテイ・
ワードを含んでいる。データ転送において、トレ
イン・プリンタ・データ・リンク処理装置によつ
て受取られた最後のワードは、上位システム１０
からのLPWである。このLPWはDBUS上へゲー
トされて、またCLKLPWRG信号によつてLPW
発生器２１８中へクロツクされる。データ・リン
グ処理装置発生したLPWは、上位システムの供
給されたLPWと等しくなければならない。もし
LPWエラーが起こらないならそのLPWは“０”
に等しいであろう。 識別ジヤンパ： 周辺従属ボード（PDB）８０上に８つの識別ジ
ヤンパ８２（第３図）が存在し、それらはCID８
−DED１と名付けられている。これらの信号は
1100ohm引上げレジスタに接続されており、それ
はジヤンパが存在しないときロジツクに“高い”
を与える。それぞれすべての信号は、ジヤンパの
装着によつて“低い”が強制される。これらの信
号はデータ・マルチプレクサ２２４へ供給され
る。 比較ロジツク： 比較ロジツク２２６（第５Ａ図）は２つの４ビ
ツト・コンパレータ・チツプを用いる。これらの
チツプは、２つの８ビツト・ソース間の比較を行
なうために、タンデム様式に配置されている。 比較ロジツクのためのソースＡは、２つの４ビ
ツト・カウンタ・チツプからなる８ビツトの比較
ラツチ２１５である。 ソースＢは２つのクワツド（quad）２−１マ
ルチプレクサ・チツプ８３nの８ビツト出力であ
る。これらのマルチプレクサへの16ビツト入力
は、ライン２２a上のRAMバツフア２２の出力か
らくる。これらの16ビツトは、RAM２２の上半
分または下半分の選択に依存して、“トツプ”と
“ボトム”の８ビツト部分に分割される。 マルチプレクサ・チツプ８３nへのSL入力は一
緒に結ばれており、“トツプ”または“ボトム”
の８ビツト部分のいずれが選択されているかに関
して制御される。SL入力はマイクロコード信号
であるSLTHBH（“高い”が下半分と等しい）に
接続されている。比較レジスタは、マイクロコー
ド発生させられた低い活性の用語LATPADAT
（比較レジスタをプリント・データでロードせ
よ）に接続されているLD／（ロード／）入力を
有している。 マルチプレクサ・チツプ８３nからのデータ
は、用語LATPRDATが低いときクロツク（８
CLK／３）の立ち上がりで比較レジスタ中にロ
ードされる。この比較レジスタからのデータは、
フオーマツト制御へのデータ経路でもある。比較
ロジツク２２６の出力は、８−１マルチプレク
サ・チツプ２２１p中に供給される用語“TIBが
PIBに等しい”である。マイクロコードは、マイ
クロコード出力＃BRANCH５と＃BRANCH２か
ら用語AOを発生させるために、その用語TIB＝
PIBを用いることができる。用語＃BRANCH５は
効果的にSEL２／を低いに駆動し、それは８−１
マルチプレクサ・チツプ２２１pを能動化させて
信号AOにTIB＝PIBのステートを生じさせる。 エラー検知： TP−DLP中のエラー検知の大部分は、２つの
512×４ビツトPROMチツプ中で行なわれる。第
５Ｈ図に見られるように、これらはPR５０aと
PR５０bと名付けられている。 信号OP DECSEL（OPデコード選択）は、
PROMチツプPR５０aとPR５０bへのA8アドレ
ス・ライン入力に供給される。OPデコード選択
信号は、実際にPROMの機能を次のように指定す
る。 １ OPDECSELが“高い”とき、PROM５０aと
５０bがOPコードをデコードするためと無効
OPコードを検知するために用いられる。 ２ OPDECSELが“低い”とき、PROM５０aと
５０bは、垂直パリテイ発生／検知、LPWエラ
ー検知、フオーマツト・エラー検知、および区
切りキヤラクタ検知のために用いられる。
PROM５０aはDBUSのデイジツトＡとＢをモ
ニタするために用いられ、一方PROM５０bは
DBUSのデイジツトＣとＤをモニタする。
DBUS上の情報はPROMsへのアドレスとして
用いられる。PROM５０aと５０bおよびCSO／
能動化ライン入力は常に能動化されており、す
なわちアースされている。８つのPROM出力
は、DBUS中の16の入力によつて決定される機
能を生ずる。次の表21は５０aと５０bの８つの
PROM出力の機能を示している。
【表】
垂直パリテイ発生／検知：
表22と第５Ｈ図に見られるように、PROMs
（５０aと５０b）からの２つの出力信号は垂直パ
リテイ発生と検知のために用いられる。これらは
OPDEC８（ABPARGEN）とCDPARGENであ
る。OPDEC８は、DBUSのＡとＢのデイジツト
の奇数パリテイに関して“高い”であり、一方
CDPARGENはＣとＤのデイジツトの奇数パリテ
イに関して“高い”である。
（５０aと５０b）からの２つの出力信号は垂直パ
リテイ発生と検知のために用いられる。これらは
OPDEC８（ABPARGEN）とCDPARGENであ
る。OPDEC８は、DBUSのＡとＢのデイジツト
の奇数パリテイに関して“高い”であり、一方
CDPARGENはＣとＤのデイジツトの奇数パリテ
イに関して“高い”である。
【表】
【表】
垂直パリテイ発生に関して、偶数パリテイのた
めに“高い”レベルを、また奇数パリテイのため
に“低い”レベルを発生することが必要である。
垂直パリテイ検知に関して、もし次の２つの条件
のいずれかが存在する場合、パリテイエラーを示
すために高いレベルを発生する必要がある。 １ データの16ビツトがビツト“オン”の奇数を
有している間、パリテイ・ビツトが高い。 ２ データの16ビツトがビツト“オン”の偶数を
有している間、パリテイ・ビツトが低い。 第５Ｉ図に見られるように、これらの機能は２
連４−１データ選択チツプＳ４によつて発生させ
られる。SLAとSLBはデータ選択チツプＳ４への
選択入力である。 信号PARGENはデータ経路マルチプレクサ２
２４へのパリテイ・ビツト入力である。そのマル
チプレクサ入力のマイクロコード選択は、この
PARGENビツトが用いられるとき決まる。信号
PARERROR（パリテイ・エラー）は、マイクロ
コードによつてテストされるために、前面を介し
てTEST５としてCFE１０cへ送られる。 LPWエラー検知： PROMs５０a，５０bからの２つの出力信号
は、以前に示された表21と第５Ｈ図でわかるよう
に、LPWエラー検出のために用いられる。これ
ら２つの出力信号は、OPDEC４（LPWAB）お
よびLPWCDと名付けられている。OPDEC４
（LPWAB）は、DBUのＡとＢのデイジツトが０
に等しいとき“高い”である。LPWCDは、
DBUSのＣとＤのデイジツトが０に等しいとき
“高い”である。 第５Ｈ図に見られるように、PROM出力
OPDEC４とLPWCDはNANDゲート５０g中へ供
給されて、出力信号LPWERROR（高いがエラー
に等しい）を進展さす。この信号は、マイクロコ
ードによつてテストされるために、前面を介して
TEST６としてCFE１０cへ送られる。 フオーマツト・エラー検知： 表21を参照して、第５Ｈ図のPROMs５０aと５
０bからの２つの出力信号は、多重ライン動作に
ついての有効なフオーマツト・コマンドに関する
チエツキングにおいて用いられる。これらの信号
は、OPDEC１（デイジツトＡが８に等しい、ま
たはＡが０に等しい）およびLPWCDと名付けら
れている。信号OPDEC１は、DBUSのデイジツ
トＡが８に等しいかまたは０に等しい場合に“高
い”である。LPWCDは、ＣとＤのデイジツトが
０に等しい場合に“高い”である。前の表12は、
注２でフオーマツト・ワードの組成を示してい
る。 第５Ｈ図を参照して、PROM出力OPDEC１
（OPDEC４の代わり）とLPWCDは、NANDゲー
ト５０g中に供給され、LPWERROR（高いがエ
ラーに等しい）の代わりに出力信号FORERROR
を進展させる。この信号は前面を介してTEST１
０としてCFE１０cへ送られ、マイクロコードに
よつてテストされる。 区切りキヤラクタ検知： PROMs５０aと５０bからの２つの出力信号
は、表21と第５Ｊ図に見られるように、区切りキ
ヤラクタ検知のためにも用いられる。これらの信
号は、OPDEC２（TOPCF／）およびBOTCF／
（上半分と下半分を表わす）と名付けられてい
る。信号OPDEC２（TOPCF／）は、DBUSのＡ
とＢのデイジツトがHEX CF（区切りキヤラク
タ）に等しい場合に“低い”である。信号
BOTCF／は、第５Ｊ図に見られるようにDBUS
のＣとＤのデイジツトがHEX CFに等しい場合
に“低い”である。 PROM出力OPDEC２とBOTCF／はNANDゲ
ート５０g中へ供給され、出力信号DELFOUND
（区切り記号発見）を進展させる。この信号は、
マイクロコードによつてテストされるために
（“高い”が区切り記号発見に等しい）、前面を介
してTEST８としてCFE１０cへ送られる。マイ
クロコードが区切り記号を検知した後、それはＡ
とＢのデイジツト中で区切り記号を検知したかま
たはＣとＤのデイジツト中で検知したかを知るた
めにテストする。それは、前面（低いが先頭の区
切り記号に等しい）を介してCFE１０cへ送られ
る信号TET９（先頭の区切り記号）をテストす
ることによつて行なわれる。 動作デコード（OPDEC）： 第５Ｈ図に見られるように、動作デコーデイン
グは、アドレスＡ８入力（OPDECSEL）が“高
い”とき、PROM５０aによつて行なわれる。こ
の信号はマイクロコードによつて制御され、OP
デコーデイングが必要なとき“高い”に強制され
る。OPDECSELが高い間、このPROMはDBUS
のＡとＢのデイジツトのモニタリング機能として
働き、次に示されている表23に従つて、実行され
るべき動作に対応してOPDECラインを発生させ
る。
めに“高い”レベルを、また奇数パリテイのため
に“低い”レベルを発生することが必要である。
垂直パリテイ検知に関して、もし次の２つの条件
のいずれかが存在する場合、パリテイエラーを示
すために高いレベルを発生する必要がある。 １ データの16ビツトがビツト“オン”の奇数を
有している間、パリテイ・ビツトが高い。 ２ データの16ビツトがビツト“オン”の偶数を
有している間、パリテイ・ビツトが低い。 第５Ｉ図に見られるように、これらの機能は２
連４−１データ選択チツプＳ４によつて発生させ
られる。SLAとSLBはデータ選択チツプＳ４への
選択入力である。 信号PARGENはデータ経路マルチプレクサ２
２４へのパリテイ・ビツト入力である。そのマル
チプレクサ入力のマイクロコード選択は、この
PARGENビツトが用いられるとき決まる。信号
PARERROR（パリテイ・エラー）は、マイクロ
コードによつてテストされるために、前面を介し
てTEST５としてCFE１０cへ送られる。 LPWエラー検知： PROMs５０a，５０bからの２つの出力信号
は、以前に示された表21と第５Ｈ図でわかるよう
に、LPWエラー検出のために用いられる。これ
ら２つの出力信号は、OPDEC４（LPWAB）お
よびLPWCDと名付けられている。OPDEC４
（LPWAB）は、DBUのＡとＢのデイジツトが０
に等しいとき“高い”である。LPWCDは、
DBUSのＣとＤのデイジツトが０に等しいとき
“高い”である。 第５Ｈ図に見られるように、PROM出力
OPDEC４とLPWCDはNANDゲート５０g中へ供
給されて、出力信号LPWERROR（高いがエラー
に等しい）を進展さす。この信号は、マイクロコ
ードによつてテストされるために、前面を介して
TEST６としてCFE１０cへ送られる。 フオーマツト・エラー検知： 表21を参照して、第５Ｈ図のPROMs５０aと５
０bからの２つの出力信号は、多重ライン動作に
ついての有効なフオーマツト・コマンドに関する
チエツキングにおいて用いられる。これらの信号
は、OPDEC１（デイジツトＡが８に等しい、ま
たはＡが０に等しい）およびLPWCDと名付けら
れている。信号OPDEC１は、DBUSのデイジツ
トＡが８に等しいかまたは０に等しい場合に“高
い”である。LPWCDは、ＣとＤのデイジツトが
０に等しい場合に“高い”である。前の表12は、
注２でフオーマツト・ワードの組成を示してい
る。 第５Ｈ図を参照して、PROM出力OPDEC１
（OPDEC４の代わり）とLPWCDは、NANDゲー
ト５０g中に供給され、LPWERROR（高いがエ
ラーに等しい）の代わりに出力信号FORERROR
を進展させる。この信号は前面を介してTEST１
０としてCFE１０cへ送られ、マイクロコードに
よつてテストされる。 区切りキヤラクタ検知： PROMs５０aと５０bからの２つの出力信号
は、表21と第５Ｊ図に見られるように、区切りキ
ヤラクタ検知のためにも用いられる。これらの信
号は、OPDEC２（TOPCF／）およびBOTCF／
（上半分と下半分を表わす）と名付けられてい
る。信号OPDEC２（TOPCF／）は、DBUSのＡ
とＢのデイジツトがHEX CF（区切りキヤラク
タ）に等しい場合に“低い”である。信号
BOTCF／は、第５Ｊ図に見られるようにDBUS
のＣとＤのデイジツトがHEX CFに等しい場合
に“低い”である。 PROM出力OPDEC２とBOTCF／はNANDゲ
ート５０g中へ供給され、出力信号DELFOUND
（区切り記号発見）を進展させる。この信号は、
マイクロコードによつてテストされるために
（“高い”が区切り記号発見に等しい）、前面を介
してTEST８としてCFE１０cへ送られる。マイ
クロコードが区切り記号を検知した後、それはＡ
とＢのデイジツト中で区切り記号を検知したかま
たはＣとＤのデイジツト中で検知したかを知るた
めにテストする。それは、前面（低いが先頭の区
切り記号に等しい）を介してCFE１０cへ送られ
る信号TET９（先頭の区切り記号）をテストす
ることによつて行なわれる。 動作デコード（OPDEC）： 第５Ｈ図に見られるように、動作デコーデイン
グは、アドレスＡ８入力（OPDECSEL）が“高
い”とき、PROM５０aによつて行なわれる。こ
の信号はマイクロコードによつて制御され、OP
デコーデイングが必要なとき“高い”に強制され
る。OPDECSELが高い間、このPROMはDBUS
のＡとＢのデイジツトのモニタリング機能として
働き、次に示されている表23に従つて、実行され
るべき動作に対応してOPDECラインを発生させ
る。
【表】
ＡとＢのデイジツト中のいずれかの無効の（決
められていない）ビツト・コードは、OPDECn
ライン上のHEX７の出力を生じる。ＡとＢのデ
イジツト中にビツト・コードが存在しない場合
は、OPDECnライン上のHEX ＥまたはＦの出力
を生じるであろう（OPDECSELが高いとき、
PROM５０はこのビツト・パターンを出力するよ
うにプログラムされていない）。これらの
OPDECnラインは、アドレス・マルチプレクサ
１２への入力として用いられるために、前面を介
してCFE１０cへ送られる。これは、OPコードの
12通りのブランチを実行するために、マイクロコ
ード・プログラムを能動化する。第５Ａ図はアド
レス・マルチプレクサ１２へ供給する８３dから
の４つのOPDECODEラインを示している。 停止ビツト発生： 第５Ｋ図に見られるように、“停止ビツト”発
生を供給するPROMが示されている。このPROM
５０sはINTERFLG（マイクロコード中のSTOP
ビツトを意味する）と名付けられているライン出
力Ｄ４から“高い”を生ずる。これは次の条件の
いずれか１つに対して行なわれる。 １ 区切り記号が検知された。 ２ BCレジスタが最大カウント（BC＝FF）に
達した。 ３ 垂直パリテイ・エラーが起こつた。 ４ “終了”が上位主システムから受取られた。 マイクロコードは、適正なマイクロコード
＃BRANCHラインを用いることにより用語AOを
発生するために、“停止ビツト”（INTERFLG）
を用いることができる。 制御ロジツク： 第５Ａ図と制御ロジツク２２２を参照して、８
CLK1時の間、３−８デコーダが能動化されてい
る。マイクロコード出力信号CONTRAD１，２
および３は、デコーダに低い出力を使用じさせ
る；RSETPCSL（リセツトPCSL）から；
LDREGCAD（ロード・レジスタ・コラム・アド
レスまたはロードADレジスタ）から；
WECOLDN（無効RAMへの書込能動化）から；
RSETTIB／（トレイン・イメージ・バツフア・
ロードのリセツト／）から；SETCSLF（セツト
CSLF）から；または全く生じさせないために用
いられる。もう１つの３−８デコーダは常時能動
化されており、マイクロコード信号であるその出
力信号CONTRAD４，５および６のバイナリ・
ウエイトに依存して低い出力を生ずる。“低い”
に駆動される出力は次のものである；
MPXSELAD（高い＝アキユムレータへの入力と
しての選択アダー出力）；DIRAMCOL（実行さ
れたコラムRAMへのデータ入力）、DIRAMINV
（無効RAMへのデータ入力）へ；LATPRDAT
（比較レジスタへのラツチ・プリント・データ）
へ；比較ロジツク中の４ビツト・バイナリ・カウ
ンタへロード入力；あるいはいずれの出力でもな
い。 ロジツク・ブロツク２２２中のもう１つの４ビ
ツト・バイナリ・カウンタは４ビツト・ラツチと
して用いられる；それは入力＃CONST４から７
（マイクロコード出力）を有し、それらの入力は
クロツク８CLK／１の立上がりで低い
LOADCONT（ロード制御レジスター−それはマ
イクロコード出力である）によつてラツチされ
る。その出力は、OPDECSEL（OPデコード選
択）、DC1LCTR（DC1L、制御レジスタ出力）、
DC2LCTR（DC2L、制御レジスタ出力）および
DT1LCTRL（DC1L制御レジスタ出力）であ
る。 比較ロジツク中の４ビツト・カウンタは４ビツ
ト・ラツチとして用いられる。それは入力
＃CONST０から３（マイクロコード出力）を有
し、それらの入力は、クロツク８CLK／１の立
上がりエツジの間、第２の３−８デコーダのＹ
７／出力によつてラツチされる。その４ビツトカ
ウンタは、RAMAD８（RAMバツフア・アドレ
ス・ライン８）とMOSTCTR（プリンタのため
のモータ始動信号）である２２０の出力を有して
いる。 AOアドレス発生： CFE１０c中のマイクロコードは求められる条
件についてビツト・テストを行ない、それはそれ
らの条件を第４Ａ図と第５Ａ図に見られるAOラ
イン上へゲートすることによつて行なわれる。こ
のラインAOはマイクロコードPROMアドレスの
重要でないビツトである。求められるテスト条件
（ビツト）は、＃BRANCHラインとマイクロコー
ドからの＃Ｉ４とによつて選択される。
＃BRANCH４，５およびBR６（＃Ｉ４）ライン
はSELn／ラインを進展させる。次の表24は、
AOライン発生のために用いられるPDB８０上の
テスト条件のすべてと、それらの条件を選択する
ために必要な用語を示している。
められていない）ビツト・コードは、OPDECn
ライン上のHEX７の出力を生じる。ＡとＢのデ
イジツト中にビツト・コードが存在しない場合
は、OPDECnライン上のHEX ＥまたはＦの出力
を生じるであろう（OPDECSELが高いとき、
PROM５０はこのビツト・パターンを出力するよ
うにプログラムされていない）。これらの
OPDECnラインは、アドレス・マルチプレクサ
１２への入力として用いられるために、前面を介
してCFE１０cへ送られる。これは、OPコードの
12通りのブランチを実行するために、マイクロコ
ード・プログラムを能動化する。第５Ａ図はアド
レス・マルチプレクサ１２へ供給する８３dから
の４つのOPDECODEラインを示している。 停止ビツト発生： 第５Ｋ図に見られるように、“停止ビツト”発
生を供給するPROMが示されている。このPROM
５０sはINTERFLG（マイクロコード中のSTOP
ビツトを意味する）と名付けられているライン出
力Ｄ４から“高い”を生ずる。これは次の条件の
いずれか１つに対して行なわれる。 １ 区切り記号が検知された。 ２ BCレジスタが最大カウント（BC＝FF）に
達した。 ３ 垂直パリテイ・エラーが起こつた。 ４ “終了”が上位主システムから受取られた。 マイクロコードは、適正なマイクロコード
＃BRANCHラインを用いることにより用語AOを
発生するために、“停止ビツト”（INTERFLG）
を用いることができる。 制御ロジツク： 第５Ａ図と制御ロジツク２２２を参照して、８
CLK1時の間、３−８デコーダが能動化されてい
る。マイクロコード出力信号CONTRAD１，２
および３は、デコーダに低い出力を使用じさせ
る；RSETPCSL（リセツトPCSL）から；
LDREGCAD（ロード・レジスタ・コラム・アド
レスまたはロードADレジスタ）から；
WECOLDN（無効RAMへの書込能動化）から；
RSETTIB／（トレイン・イメージ・バツフア・
ロードのリセツト／）から；SETCSLF（セツト
CSLF）から；または全く生じさせないために用
いられる。もう１つの３−８デコーダは常時能動
化されており、マイクロコード信号であるその出
力信号CONTRAD４，５および６のバイナリ・
ウエイトに依存して低い出力を生ずる。“低い”
に駆動される出力は次のものである；
MPXSELAD（高い＝アキユムレータへの入力と
しての選択アダー出力）；DIRAMCOL（実行さ
れたコラムRAMへのデータ入力）、DIRAMINV
（無効RAMへのデータ入力）へ；LATPRDAT
（比較レジスタへのラツチ・プリント・データ）
へ；比較ロジツク中の４ビツト・バイナリ・カウ
ンタへロード入力；あるいはいずれの出力でもな
い。 ロジツク・ブロツク２２２中のもう１つの４ビ
ツト・バイナリ・カウンタは４ビツト・ラツチと
して用いられる；それは入力＃CONST４から７
（マイクロコード出力）を有し、それらの入力は
クロツク８CLK／１の立上がりで低い
LOADCONT（ロード制御レジスター−それはマ
イクロコード出力である）によつてラツチされ
る。その出力は、OPDECSEL（OPデコード選
択）、DC1LCTR（DC1L、制御レジスタ出力）、
DC2LCTR（DC2L、制御レジスタ出力）および
DT1LCTRL（DC1L制御レジスタ出力）であ
る。 比較ロジツク中の４ビツト・カウンタは４ビツ
ト・ラツチとして用いられる。それは入力
＃CONST０から３（マイクロコード出力）を有
し、それらの入力は、クロツク８CLK／１の立
上がりエツジの間、第２の３−８デコーダのＹ
７／出力によつてラツチされる。その４ビツトカ
ウンタは、RAMAD８（RAMバツフア・アドレ
ス・ライン８）とMOSTCTR（プリンタのため
のモータ始動信号）である２２０の出力を有して
いる。 AOアドレス発生： CFE１０c中のマイクロコードは求められる条
件についてビツト・テストを行ない、それはそれ
らの条件を第４Ａ図と第５Ａ図に見られるAOラ
イン上へゲートすることによつて行なわれる。こ
のラインAOはマイクロコードPROMアドレスの
重要でないビツトである。求められるテスト条件
（ビツト）は、＃BRANCHラインとマイクロコー
ドからの＃Ｉ４とによつて選択される。
＃BRANCH４，５およびBR６（＃Ｉ４）ライン
はSELn／ラインを進展させる。次の表24は、
AOライン発生のために用いられるPDB８０上の
テスト条件のすべてと、それらの条件を選択する
ために必要な用語を示している。
【表】
【表】
オペレーテイング・マイクロコード、一般的説
明： 第５Ａ図、第５Ｅ図および第５Ｆ図を参照し
て、TP−DLPはCFFカードのPROM１３中に含
まれるマイクロコードによつて制御される。マイ
クロコードは、単に目的コードまたはプログラ
ム・コードを意味する。CFEカード上のPROM
マイクロコード・レジスタ１４からのPROM出力
は、PROMCLK／の立上がりエツジで新しいマ
イクロコード・ワードを生ずるために変化する。 表25を参照して、TP−DLPは通常アイドル・
ステータス（ステータス＝３）にある。このステ
ートにおいて、それは上位システムからのＩ／Ｏ
デイスクリプタを受入れることができる。TP−
DLPはステータス＝３の間、Ｉ／Ｏデイスクリプ
タを受入れて、ステータス＝11へ行き、Ｉ／Ｏデ
イスクリプタLPWを受入れる。次にTP−DLP
は、２つのデイスクリプタ・リンクとそれらの
LPWを受入れるために、ステータス＝６へ行
く、次にDLPはステータス＝１へ行き、ステータ
ス＝３のときにＩ／Ｏデイスクリプタの部分とし
て受取るOPコードに依存する16通りブランチを
実行する。 第５Ｆ図に見られるようなトレイン・イメー
ジ・バツフアのローデイングについて、トレイ
ン・イメージ・バツフア・ロード動作の説明は、
ステータス・カウントによつて次の表25中に示さ
れている。 表 25 ステータス＝03 １ アイドル ２ AF／が低いとき、ステータス＝11をセツ
トする。 ３ ステツプ１へ行け。 ステータス＝11 １ 下部RAMバツフア・アドレス０にＩ／Ｏ
デイスクリプタを書込め。 ２ ステータス＝06をセツトせよ。 ステータス＝06 １ 下部RAMバツフア・アドレス１にデイス
クリプタLPWを書込め。 ２ 下部RAMバツフア・アドレス２にデイス
クリプタ・リンク＃１を書込め。 ３ 下部RAMバツフア・アドレス３にデイス
クリプタ・リンク＃２を書込め。 ４ 下部RAMバツフア・アドレス４にデイス
クリプタ・リンクLPWを書込め。 ５ ステータス＝01をセツトせよ。 ステータス＝01 １ 下部RAMバツフア・アドレス０（Ｉ／Ｏ
デイスクリプタの位置）を読取れ。 ２ OPDECnラインを用いて16通りブランチ
を実行せよ。 ３ ステータス＝05をセツトせよ。 ステータス＝05 １ 上位システムへデイスクリプタ・リンクを
送り返せ（それぞれ下部RAMバツフア・ア
ドレス２、３、および４に位置しているデイ
スクリプタ・リンク＃１、デイスクリプタ・
リンク＃２、およびデイスクリプタ・リンク
LPW）。 ２ ステータス＝08をセツトせよ。 ステータス＝08 １ アキユムレータ11（ブランクのアドレスと
無効キヤラクタ・ストレージ）中にHEX 6F
（111の10進値）をストアせよ。 ２ 上位システムから最初のワードを受取り
（ACBのデイジツトはブランク・キヤラクタ
のためのコードを含んでおり、一方ＣとＤの
デイジツトは無効キヤラクタのためのコード
を含んでいる）、かつアキユムレータ11によ
つてアドレスされているようにそれを上部
RAMバツフア中に書込め。 ３ 停止条件が存在するとき、ステータス＝14
をセツトせよ。 ４ アキユムレータ11を増加させよ。 ５ 上位システムから次のワードを受取つて、
それをアキユムレータ11によつてアドレスさ
れているように上部RAMバツフア中に書込
め。 ６ ステツプ＃３へ行け。 ステータス＝14 １ 上位システムからダミー・ワードを受取
れ。 ２ ステータス＝12をセツトせよ。 ステータス＝12 １ 上位システムからLPWを受取れ。 ２ ステータス＝01をセツトせよ。 ステータス＝01 １ 無効RAMを無効でフラツシユせよ（無効
RAMのすべてのアドレスに１を書込め）。 ２ アキユムレータ11（ブランクのアドレスと
無効キヤラクタ・ストレージ）中にHEX 6F
（111の10進値）をストアせよ。 ３ アキユムレータ11をレジスタBC（RAMバ
ツフア・アドレス）へ移動させよ。 ４ RAMバツフア出力の先頭のキヤラクタを
比較レジスタ中へラツチせよ。 ５ 無効RAM中に０を書込め。無効RAMのア
ドレスは、比較レジスタ中にラツチされてい
るキヤラクタである。この動作は、このキヤ
ラクタに有効キヤラクタ・コードとして印を
付ける。 ６ RAMバツフア出力のボトム・キヤラクタ
を比較レジスタ中へラツチせよ。 ７ ステツプ＃５と同じ。 ８ アキユムレータ11を増加させよ。 ９ アキユムレータ11をレジスタBC（RAMバ
ツフア・アドレス）へ移動させよ。 10 レジスタBC＝HEX FF（MAXCOUNT＝
１）のとき、上位システムへ再接続てステー
タス＝05をセツトせよ。 11 ステツプ＃４へ行け。 ステータス＝05 １ デイスクリプタ・リンクを上位システムへ
送り返せ（それぞれ下部RAMバツフア・ア
ドレス２、３、および４に位置しているデイ
スクリプタ・リンク＃１、デイスクリプタ・
リンク＃２、およびデイスクリプタ・リンク
LPW）。 ２ ステータス＝07をセツトせよ。 ステータス＝07 １ アキユムレータ６をADレジスタ（結果デ
イスクリプタのＡとＤのデイジツト）へ移動
させよ。 ２ アキユムレータ７をBCレジスタ（結果デ
イスクリプタのＢとＣのデイジツト）へ移動
させよ。 ３ この結果デイスクリプタを上位システムへ
送れ。 ４ ステータス15をセツトせよ。 ステータス＝15 １ 結果デイスクリプタLPWを上位システム
へ送れ。 ２ ステータス＝03をセツトせよ。このステツ
プは開始点（アイドル）で再スタートする。 TP−DLPステータスの定義： DLPステータス情報は、TP−DLPがその条件
と要求を上位システム１０と通信する手段であ
る。ステータス・ステートは、TP−DLPが上位
システムに接続されているとき伝送される。ステ
ータス・ステートの利用は、TP−DLPと上位シ
ステム間のメツセージ伝送が順序正しく行なわれ
るように設計されている。 次の表26は、トレイン・プリンタ・データ・リ
ンク処理装置中で特定的に用いられる各それぞれ
のステータス・ステート動作を定義している。 表 26 ステータス・ステート （TP−DLP） ステータス＝０ クリアされている。DLPはクリアされたステー
トにある。このステータスは、DLPがマスタクリ
ア、ローカルクリア、または選択的クリアされた
ときに非同期的に入れられる。 ステータス＝１ 分離。DLPが使用中で、新しいＩ／Ｏデイスク
リプタを受入れることができない。 ステータス＝３ アイドル。DLPは、このときＩ／Ｏデイスクリ
プタを受入れることができる。 ステータス＝４ データを読取れ。これはエコー動作の読取バツ
フア部分である。 ステータス＝５ デイスクリプタ・リンクを送れ。DLPがデイス
クリプタ・リンクとそれらの水平パリテイ・ワー
ド（LPW）を上位システムへ送つている。 ステータス＝６ デイスクリプタ・リンクを受取れ、DLPがデイ
スクリプタ・リンクとそれらのLPWを受取つて
いるか、または受取る準備ができている。 ステータス＝７ 結果デイスクリプタ。DLPは次のDLPストロー
ブで結果デイスクリプタを上位システムへ送る。 ステータス＝８ データを書込め。DLPが上位システムからトレ
イン・イメージまたはプリント・イメージ・バツ
フア・データを受入れることができる。 ステータス＝９ エンコードされたステータス（バツクアツ
プ）。DLPアドレス・バツクアツプ情報がデー
タ・ライン上に存在していることを上位システム
へ示す。 ステータス＝11 デイスクリプタLPWを受取れ。このステータ
スは、DLPがＩ／ＯデイスクリプタLPWを受取
ることを期待していることを上位システムへ知ら
せる。 ステータス＝12 ブレーク。DLPは、それが終了条件に達したの
で、もうそれ以上のデータを要求していない。上
位システムは次のストローブでデータLPWを送
る。 ステータス＝14 キヤラクタ転送。上位システムからの単一キヤ
ラクタ転送を取扱うために、または上述システム
からの最後のキヤラクタまたはワードを受取るた
めにDLPによつて使われる。このステータスは上
位システムへのリクエストのように働き、それに
よつて上位システムからそれに送られた最後のワ
ードが単一キヤラクタ（８ビツト）であるかフ
ル・ワードであるかを知らせるように上位システ
ムへ要求する。もし送られたワードが単一キヤラ
クタのとき、上位システムは次のSTIOLと終了
で応答し、最後のワードがフル・ワードであつた
場合はSTIOLと終了せずで応答する。 ステータス＝15 結果デイスクリプタLPW。DLPが結果デイス
クリプタを送つている。LPWが次のDLPストロ
ーブを伴なつて続く。 PCTP発生： これは、第５Ｄ図のプリンタ・コラム・タイミ
ング・パルスPCTPを発生するプリンタ・コラ
ム・パルス発生器に関する。そのPCTP発生器
は、バイナリ・カウンタ、SJKフリツプフロツ
プ、2NORゲートおよびトリステート・インバー
タからなつている。第５Ａ図において、その
PCTP発生器は要素２３２として示されている。
そのバイナリ・カウンタはこのタイミング・ネツ
トワークの心臓部であり、プリンタ・コラム・タ
イミング・パルス・ジヤンパはプリンタの速度に
合わせて装着されている。最大のPCTP周波数は
ジヤンパが装着されていないときに達成され、そ
して低いPCTP周波数はジヤンパが装着されてい
るときに生じる。バイナリ・カウンタはクロツク
（８CLK／）の立上がりエツジでインクリメント
する。カウンタが16のカウントに達したとき、
“キヤリイ出力”が発生させられる（125ナノセカ
ンドの正のパルス）。このパルスはフリツプフロ
ツプへのＪとＫの入力へ供給されて、クロツク
（８CLK）の次の立下がりエツジでそのフリツプ
フロツプをトグルさせる。そのキヤリイ出力も
NORゲートによつて反転させられて、バイナリ
カウンタのLD／（ロード／）入力へ供給され、
その入力はバイナリ・カウンタをPCTPジヤンパ
の値でロードする。そして、そのサイクルは繰返
される。 分あたり1100ライン（LPM）動作のために、
すべてのPCTPジヤンパが装着されて、従つてバ
イナリ・カウンタにキヤリイ出力を発する前にす
べての16ステツプをカウントするよう強制する。
トリステート・インバータからの信号PCTP／
（第５Ｄ図）は250キロヘルツの矩形波（２マイク
ロセカンドのパルス幅）である。信号
PCTPFLAGは、各PCTPパルスの終わりでマイ
クロコードをフラグする125ナノセカンドの正の
パルスで、４マイクロセカンド間隔で起こる。 周辺インターフエイス： プリンタ・インターフエイス制御２２０が第５
Ａ図に見られる。TP−DLPはプリンタ５０pから
の９つの信号を受取り、それらをトリステート・
インバータへ供給する。これらの非同期信号は同
期信号に変換されて、表24に見られるようにAO
ブランチングのための入力として用いられる。プ
リンタ５０pからの信号PRSL／はチツプを通し
て供給されない。なぜならそれはパルスでなくて
レベルであり、同期化させる必要がないからであ
る。 トレイン・プリンタ・データ・リンク処理装置
は８つの信号をプリンタ５０pへ送る。これらす
べてのインターフエイス信号はトリステート・イ
ンバータによつて駆動されて、GPRIF（ゲー
ト・メインテナンス週辺ライン信号）が“低い”
とき、すべてのトリステート・イインターフエイ
スのドライバとレシーバが（DTnL／ラインを除
いて能動化される。プリンタ・インターフエイス
２２０とプリンタ５０p間のインターフエイス信
号が次の表27に示されている。 表 27 DLPへのプリンタ・インターフエイス プリンタから 前面信号 ピン PCSL／ S87 CSL／ S86 PFCL／ S88 PAML／ S89 EDPL／ S90 CIDL／ S95 PR1L／ S85 PR2L／ S96 PRSL／ S91 プリンタへ 前面信号 ピン DC1L／ S78 DC2L／ S79 MOST／ S84 PCTP／ S77 DT8L／ S83 DT4L／ S82 DT2L／ S81 DT1L／ S80 プリントとフオーマツト制御： トレイン・プリンタ・データ・リンク処理装置
は、第５Ｄ図に示された信号を運ぶDC1Lと
DC2L信号ラインを経由して、プリンタ５０pに
アイドルを維持するか、またはデータをプリント
するか、あるいは紙を進めるかを命令する。プリ
ンタ５０pはデコードして表28に示された信号に
応答する。
明： 第５Ａ図、第５Ｅ図および第５Ｆ図を参照し
て、TP−DLPはCFFカードのPROM１３中に含
まれるマイクロコードによつて制御される。マイ
クロコードは、単に目的コードまたはプログラ
ム・コードを意味する。CFEカード上のPROM
マイクロコード・レジスタ１４からのPROM出力
は、PROMCLK／の立上がりエツジで新しいマ
イクロコード・ワードを生ずるために変化する。 表25を参照して、TP−DLPは通常アイドル・
ステータス（ステータス＝３）にある。このステ
ートにおいて、それは上位システムからのＩ／Ｏ
デイスクリプタを受入れることができる。TP−
DLPはステータス＝３の間、Ｉ／Ｏデイスクリプ
タを受入れて、ステータス＝11へ行き、Ｉ／Ｏデ
イスクリプタLPWを受入れる。次にTP−DLP
は、２つのデイスクリプタ・リンクとそれらの
LPWを受入れるために、ステータス＝６へ行
く、次にDLPはステータス＝１へ行き、ステータ
ス＝３のときにＩ／Ｏデイスクリプタの部分とし
て受取るOPコードに依存する16通りブランチを
実行する。 第５Ｆ図に見られるようなトレイン・イメー
ジ・バツフアのローデイングについて、トレイ
ン・イメージ・バツフア・ロード動作の説明は、
ステータス・カウントによつて次の表25中に示さ
れている。 表 25 ステータス＝03 １ アイドル ２ AF／が低いとき、ステータス＝11をセツ
トする。 ３ ステツプ１へ行け。 ステータス＝11 １ 下部RAMバツフア・アドレス０にＩ／Ｏ
デイスクリプタを書込め。 ２ ステータス＝06をセツトせよ。 ステータス＝06 １ 下部RAMバツフア・アドレス１にデイス
クリプタLPWを書込め。 ２ 下部RAMバツフア・アドレス２にデイス
クリプタ・リンク＃１を書込め。 ３ 下部RAMバツフア・アドレス３にデイス
クリプタ・リンク＃２を書込め。 ４ 下部RAMバツフア・アドレス４にデイス
クリプタ・リンクLPWを書込め。 ５ ステータス＝01をセツトせよ。 ステータス＝01 １ 下部RAMバツフア・アドレス０（Ｉ／Ｏ
デイスクリプタの位置）を読取れ。 ２ OPDECnラインを用いて16通りブランチ
を実行せよ。 ３ ステータス＝05をセツトせよ。 ステータス＝05 １ 上位システムへデイスクリプタ・リンクを
送り返せ（それぞれ下部RAMバツフア・ア
ドレス２、３、および４に位置しているデイ
スクリプタ・リンク＃１、デイスクリプタ・
リンク＃２、およびデイスクリプタ・リンク
LPW）。 ２ ステータス＝08をセツトせよ。 ステータス＝08 １ アキユムレータ11（ブランクのアドレスと
無効キヤラクタ・ストレージ）中にHEX 6F
（111の10進値）をストアせよ。 ２ 上位システムから最初のワードを受取り
（ACBのデイジツトはブランク・キヤラクタ
のためのコードを含んでおり、一方ＣとＤの
デイジツトは無効キヤラクタのためのコード
を含んでいる）、かつアキユムレータ11によ
つてアドレスされているようにそれを上部
RAMバツフア中に書込め。 ３ 停止条件が存在するとき、ステータス＝14
をセツトせよ。 ４ アキユムレータ11を増加させよ。 ５ 上位システムから次のワードを受取つて、
それをアキユムレータ11によつてアドレスさ
れているように上部RAMバツフア中に書込
め。 ６ ステツプ＃３へ行け。 ステータス＝14 １ 上位システムからダミー・ワードを受取
れ。 ２ ステータス＝12をセツトせよ。 ステータス＝12 １ 上位システムからLPWを受取れ。 ２ ステータス＝01をセツトせよ。 ステータス＝01 １ 無効RAMを無効でフラツシユせよ（無効
RAMのすべてのアドレスに１を書込め）。 ２ アキユムレータ11（ブランクのアドレスと
無効キヤラクタ・ストレージ）中にHEX 6F
（111の10進値）をストアせよ。 ３ アキユムレータ11をレジスタBC（RAMバ
ツフア・アドレス）へ移動させよ。 ４ RAMバツフア出力の先頭のキヤラクタを
比較レジスタ中へラツチせよ。 ５ 無効RAM中に０を書込め。無効RAMのア
ドレスは、比較レジスタ中にラツチされてい
るキヤラクタである。この動作は、このキヤ
ラクタに有効キヤラクタ・コードとして印を
付ける。 ６ RAMバツフア出力のボトム・キヤラクタ
を比較レジスタ中へラツチせよ。 ７ ステツプ＃５と同じ。 ８ アキユムレータ11を増加させよ。 ９ アキユムレータ11をレジスタBC（RAMバ
ツフア・アドレス）へ移動させよ。 10 レジスタBC＝HEX FF（MAXCOUNT＝
１）のとき、上位システムへ再接続てステー
タス＝05をセツトせよ。 11 ステツプ＃４へ行け。 ステータス＝05 １ デイスクリプタ・リンクを上位システムへ
送り返せ（それぞれ下部RAMバツフア・ア
ドレス２、３、および４に位置しているデイ
スクリプタ・リンク＃１、デイスクリプタ・
リンク＃２、およびデイスクリプタ・リンク
LPW）。 ２ ステータス＝07をセツトせよ。 ステータス＝07 １ アキユムレータ６をADレジスタ（結果デ
イスクリプタのＡとＤのデイジツト）へ移動
させよ。 ２ アキユムレータ７をBCレジスタ（結果デ
イスクリプタのＢとＣのデイジツト）へ移動
させよ。 ３ この結果デイスクリプタを上位システムへ
送れ。 ４ ステータス15をセツトせよ。 ステータス＝15 １ 結果デイスクリプタLPWを上位システム
へ送れ。 ２ ステータス＝03をセツトせよ。このステツ
プは開始点（アイドル）で再スタートする。 TP−DLPステータスの定義： DLPステータス情報は、TP−DLPがその条件
と要求を上位システム１０と通信する手段であ
る。ステータス・ステートは、TP−DLPが上位
システムに接続されているとき伝送される。ステ
ータス・ステートの利用は、TP−DLPと上位シ
ステム間のメツセージ伝送が順序正しく行なわれ
るように設計されている。 次の表26は、トレイン・プリンタ・データ・リ
ンク処理装置中で特定的に用いられる各それぞれ
のステータス・ステート動作を定義している。 表 26 ステータス・ステート （TP−DLP） ステータス＝０ クリアされている。DLPはクリアされたステー
トにある。このステータスは、DLPがマスタクリ
ア、ローカルクリア、または選択的クリアされた
ときに非同期的に入れられる。 ステータス＝１ 分離。DLPが使用中で、新しいＩ／Ｏデイスク
リプタを受入れることができない。 ステータス＝３ アイドル。DLPは、このときＩ／Ｏデイスクリ
プタを受入れることができる。 ステータス＝４ データを読取れ。これはエコー動作の読取バツ
フア部分である。 ステータス＝５ デイスクリプタ・リンクを送れ。DLPがデイス
クリプタ・リンクとそれらの水平パリテイ・ワー
ド（LPW）を上位システムへ送つている。 ステータス＝６ デイスクリプタ・リンクを受取れ、DLPがデイ
スクリプタ・リンクとそれらのLPWを受取つて
いるか、または受取る準備ができている。 ステータス＝７ 結果デイスクリプタ。DLPは次のDLPストロー
ブで結果デイスクリプタを上位システムへ送る。 ステータス＝８ データを書込め。DLPが上位システムからトレ
イン・イメージまたはプリント・イメージ・バツ
フア・データを受入れることができる。 ステータス＝９ エンコードされたステータス（バツクアツ
プ）。DLPアドレス・バツクアツプ情報がデー
タ・ライン上に存在していることを上位システム
へ示す。 ステータス＝11 デイスクリプタLPWを受取れ。このステータ
スは、DLPがＩ／ＯデイスクリプタLPWを受取
ることを期待していることを上位システムへ知ら
せる。 ステータス＝12 ブレーク。DLPは、それが終了条件に達したの
で、もうそれ以上のデータを要求していない。上
位システムは次のストローブでデータLPWを送
る。 ステータス＝14 キヤラクタ転送。上位システムからの単一キヤ
ラクタ転送を取扱うために、または上述システム
からの最後のキヤラクタまたはワードを受取るた
めにDLPによつて使われる。このステータスは上
位システムへのリクエストのように働き、それに
よつて上位システムからそれに送られた最後のワ
ードが単一キヤラクタ（８ビツト）であるかフ
ル・ワードであるかを知らせるように上位システ
ムへ要求する。もし送られたワードが単一キヤラ
クタのとき、上位システムは次のSTIOLと終了
で応答し、最後のワードがフル・ワードであつた
場合はSTIOLと終了せずで応答する。 ステータス＝15 結果デイスクリプタLPW。DLPが結果デイス
クリプタを送つている。LPWが次のDLPストロ
ーブを伴なつて続く。 PCTP発生： これは、第５Ｄ図のプリンタ・コラム・タイミ
ング・パルスPCTPを発生するプリンタ・コラ
ム・パルス発生器に関する。そのPCTP発生器
は、バイナリ・カウンタ、SJKフリツプフロツ
プ、2NORゲートおよびトリステート・インバー
タからなつている。第５Ａ図において、その
PCTP発生器は要素２３２として示されている。
そのバイナリ・カウンタはこのタイミング・ネツ
トワークの心臓部であり、プリンタ・コラム・タ
イミング・パルス・ジヤンパはプリンタの速度に
合わせて装着されている。最大のPCTP周波数は
ジヤンパが装着されていないときに達成され、そ
して低いPCTP周波数はジヤンパが装着されてい
るときに生じる。バイナリ・カウンタはクロツク
（８CLK／）の立上がりエツジでインクリメント
する。カウンタが16のカウントに達したとき、
“キヤリイ出力”が発生させられる（125ナノセカ
ンドの正のパルス）。このパルスはフリツプフロ
ツプへのＪとＫの入力へ供給されて、クロツク
（８CLK）の次の立下がりエツジでそのフリツプ
フロツプをトグルさせる。そのキヤリイ出力も
NORゲートによつて反転させられて、バイナリ
カウンタのLD／（ロード／）入力へ供給され、
その入力はバイナリ・カウンタをPCTPジヤンパ
の値でロードする。そして、そのサイクルは繰返
される。 分あたり1100ライン（LPM）動作のために、
すべてのPCTPジヤンパが装着されて、従つてバ
イナリ・カウンタにキヤリイ出力を発する前にす
べての16ステツプをカウントするよう強制する。
トリステート・インバータからの信号PCTP／
（第５Ｄ図）は250キロヘルツの矩形波（２マイク
ロセカンドのパルス幅）である。信号
PCTPFLAGは、各PCTPパルスの終わりでマイ
クロコードをフラグする125ナノセカンドの正の
パルスで、４マイクロセカンド間隔で起こる。 周辺インターフエイス： プリンタ・インターフエイス制御２２０が第５
Ａ図に見られる。TP−DLPはプリンタ５０pから
の９つの信号を受取り、それらをトリステート・
インバータへ供給する。これらの非同期信号は同
期信号に変換されて、表24に見られるようにAO
ブランチングのための入力として用いられる。プ
リンタ５０pからの信号PRSL／はチツプを通し
て供給されない。なぜならそれはパルスでなくて
レベルであり、同期化させる必要がないからであ
る。 トレイン・プリンタ・データ・リンク処理装置
は８つの信号をプリンタ５０pへ送る。これらす
べてのインターフエイス信号はトリステート・イ
ンバータによつて駆動されて、GPRIF（ゲー
ト・メインテナンス週辺ライン信号）が“低い”
とき、すべてのトリステート・イインターフエイ
スのドライバとレシーバが（DTnL／ラインを除
いて能動化される。プリンタ・インターフエイス
２２０とプリンタ５０p間のインターフエイス信
号が次の表27に示されている。 表 27 DLPへのプリンタ・インターフエイス プリンタから 前面信号 ピン PCSL／ S87 CSL／ S86 PFCL／ S88 PAML／ S89 EDPL／ S90 CIDL／ S95 PR1L／ S85 PR2L／ S96 PRSL／ S91 プリンタへ 前面信号 ピン DC1L／ S78 DC2L／ S79 MOST／ S84 PCTP／ S77 DT8L／ S83 DT4L／ S82 DT2L／ S81 DT1L／ S80 プリントとフオーマツト制御： トレイン・プリンタ・データ・リンク処理装置
は、第５Ｄ図に示された信号を運ぶDC1Lと
DC2L信号ラインを経由して、プリンタ５０pに
アイドルを維持するか、またはデータをプリント
するか、あるいは紙を進めるかを命令する。プリ
ンタ５０pはデコードして表28に示された信号に
応答する。
【表】
DCnL＝２のとき、インターフエイス２２０か
らのDTnLラインは、プリンタのためのフオーマ
ツト情報を含んでいる。しかし、DCnL＝１の
間、DTnLラインのDT1Lのみが用いられて、そ
れはデータ整合のために“高い”である。 インターフエイス２２０中の３−８ライン・デ
コーダ（第５Ａ図）は、PROMパリテイ・エラー
が起こつた場合にのみ不能化される。この３−８
ライン・デコーダは、３つの入力ラインのバイナ
リ・ウエイトに対応する出力に低い活性の信号を
生ずる。信号GPRIFはメインテナンス・カード
２０0n上で発生し、PDB周辺ケーブル・ラインを
効果的に分離するためと、それらを周辺シミユレ
ーシヨン・ラインで置換えるために“高い”であ
る。 インターフエイス２２０中の前述の３−８デコ
ーダは２つのモードで動作し、すなわちそれは、
３−８デコーダチツプへの第３の入力である
GPR1F／の単一のステートに依存する“メイン
テナンス”と“通常”のモードである。その通常
モードの動作は高いGPRIF／を伴ない、PNDTX
１／（DT1Lを能動化する）またはENFOR／
（フオーマツト／を能動化する）を能動化する
か、あるいはいずれをも能動化しない。信号
ENPTX１／は、低いとき、インターフエイス２
２０中の４ビツト・バイナリ・カウンタからプリ
ンタ５０pへフオーマツト情報を供給するトリス
テート・インバータを能動化する。GPRIFも、
低いとき、プリンタ５０pへDCnL／信号を供給
する。 メインテナンスのための周辺ライン： PRIFnn／０と名付けられているラインは、ト
レイン・プリンタ・データ・リンク処理装置の周
辺従属ボード（PDB）の動作を確かめてチエツク
するためにメインテナンス・カード２０0nによつ
て用いられる。これらのPRIFnn／０ラインは、
PT−DLP中のトリステート・チツプによつて能
動化される。これらの周辺メインテナンス・ライ
ンは、信号GPRIF／が“低い”のとき能動化さ
れる。信号GPRIFはメインテナンス・カードMC
２０0nで発生する。これらのラインは、メインテ
ナンス・カード２０0nによつてトレイン・プリン
タのシミユレーシヨンを可能にする。次の表29
は、これらのシミユレートされた周辺ライン
PRIFnn／０のリストを示すとともに、前述のト
リステート・チツプへの対応する入力と出力を示
している。 表 29 PDBからまたはPDBへのメ インテナンス・カード・ライン PRIFライン 出力 入力 PRIF01／０ MPCTP／ PRIF02／０ MDC1L／ PRIF03／０ MDC2L／ PRIF04／０ MT8L／ PRIF05／０ MT4L／ PRIF06／０ MT2L／ PRIF07／０ MT1L／ PRIF08／０ MPRSL／ PRIF09／０ MPCSL／ PRIF10／０ MCSL／ PRIF11／０ MPFCL／ PRIF12／０ MPAML／ PRIF13／０ MEDPL／ PRIF14／０ MCIDL／ PRIF15／０ MPR1L／ PRIF16／０ MPR2L／ PRIF17／０ MOST／ メインテナンス・デイスプレイ・ライン： トレイン・プリンタ・データ・リンク処理装置
は、PDB８０をそのメインテナンス・デイスプレ
イ・ライン（DPLY11／０−DPLY13／０、表21
で参照可能）で能動化するために用いられる３つ
の８−１マルチプレクサ・チツプを含んでいる。
これらのラインは、トレイン・プリンタ・デー
タ・リンク処理装置の周辺従属ボード（PDB）の
動作を確かめてチエツクするために、メインテナ
ンス・カード２０0nによつて用いられる。
DSELn／ラインは背面メインテナンス母線上へ
能動化される内部信号を選択するために用いられ
る。DSELn／ラインは共通フロント・エンド
CFE１０cからPDB８０へ送られ、データ・リン
ク処理装置がアドレスされた“メインテナンス・
カード”であるとき能動化される。 トレイン・プリンタへのデータ・リンク処理装置
インターフエイス： トレイン・プリンタ５０への接続を有するプリ
ンタ・インターフエイス制御２２０が示されてい
る第５Ａ図、およびトレイン・プリンタへのイン
ターフエイス制御信号のためのタイミング・ダイ
ヤグラムを示している第５Ｄ図を参照して、以下
の議論で、分あたり1100ラインのトレイン・プリ
ンタのような典型的なトレイン・プリンタに関し
て、このインターフエイスを説明する。 プリンタ・コラム・タイミング・パルス
（PCTP）は250キロヘルツの周波数で動作してい
る2.0マイクロセカンドのパルスである。“情報転
送サイクル”の間、PCTPはビツト情報をコラ
ム・ストレージへゲートするためとプリンタ・コ
ラム・カウンタを進めるために用いられる。プリ
ンタ・コラム・タイミング・パルス信号はプリン
タ中の電源が“オン”のとき常に伝送される。す
べてのインターフエイス信号は、信号MOST
（モータ始動）と信号EDPL（ページ・レベルの
終わり）以外は、PCTPの立下がりエツジで開始
する。 DC1LとDC2L（表28）と名付けられている２
つのデータ制御レベル信号が存在する。データ制
御レベルは、“正しい”とき、プリンタ情報また
はフオーマツト制御情報のいずれかがデータ転送
ライン（DTXL）上に存在していることを示す。
その制御レベルはPCTPの立下がりエツジでのみ
ステートを変える。“プリント・サイクル”はバ
イナリ１に等しいDC1LとDC2Lを受取つてスタ
ートし、バイナリ２に等しい信号DC1LとDC2L
を受取つた場合のみ終了する。紙移動サイクルは
バイナリ２に等しい信号DC1LとDC2Lを受取つ
てスタートし、“誤り”になる信号PAML（紙移
動レベル）の立下がりエツジで終了し、そのとき
同時にPCSL（プリンタ・コラム・ストローブ・
レベル）は“誤り”である。 もしプリンタ・コラム・ストレージへ転送され
るべきビツト情報が存在するとき、バイナリ１ス
テートはPCSL後の最初のPCTPの立下がりエツ
ジで“正しい”になるであろう。データはコラ
ム・ストレージへ転送され、そのコラム・カウン
タはPCTPの割合で進められる。プリンタ・コラ
ムはコラム１から始まつて数えられる。もし特定
のコラムが同じライン上に再びプリントされるべ
き場合は、空間抑制コード（フオーマツト＝０）
が伝送されなければならない。もしプリンタが
“準備未了”になされるべき場合、バイナリ１ス
テートの後にバイナリ２が続くべきである。 バイナリ２ステートは、PAMLレベルが“誤
り”であるときはいつでも伝送されることが可能
で、1PCTPの最小期間の間、存在すべきであ
る。バイナリ２ステートに対する応答は、PCSL
が“誤り”になるまで起こらないであろう。バイ
ナリ２ステートは、少なくとも印刷される各ライ
ンに関して１回伝送されるであろう。 データ転送ライン： データ転送ラインはDT1L、DT2L、DT4L、
DT8Lと名付けられている。制御レベルDC1Lと
DC2Lがバイナリ１に等しいとき、データ転送ラ
インDT1Lはプリント情報をプリンタ・コラム・
ストレージへ転送するために用いられる。データ
は、常にプリンタ・コラム・タイミング・パルス
の立下がりエツジで、データ転送ラインからプリ
ンタへ転送される。 制御レベルDC1LとDC2Lがバイナリ２に等し
いとき、データ転送ライン（DT1L、DT2L、
DT4L、DT8L）は、プリンタへフオーマツト情
報を転送するために用いられる。 データ転送ラインは次の表30に示されている。 表 30 プリンタへのデータ転送ライン データ転送ライン：DT1L、DT2L、DT4L、
DT8L。 フオーマツト情報の転送の間、データ転送ライ
ンのバイナリ和DTXLは次のような結果を生ず
る。 DTXL＝０ 無前進（空間抑制）。 DTXL＝１ 出だし位置へ進め。 DTXL＝２−11 指令されたフイールド位置へ進
め。 DTXL＝12 ページ位置の終りへ進め。 DTXL＝13 無効コード。１つの第２紙回転と、
機能表示パネル上に紙回転の表示とを生ずる。 DTXL＝14 シングル・スペース進めよ。 DTXL＝15 ダブル・スペース進めよ。 PR1Lが“正しい”（それはプリンタが“準備完
了”ステートにあることを示す）ときはいつで
も、モータ始動レベル（MOST）は、“正しい”
のとき、トレイン駆動モータを始動させるために
使われ、PR2Lが“誤り”であるときはトレイン
駆動モータがオフであることを示している。 データ転送ラインは、データ・リンク処理装置
のような周辺装置からトレイン・プリンタへの信
号に関係する。これは、モータ始動レベル信号
MOSTの正しいでもある。 プリンタがデータ・リンク処理装置へ与える信
号が存在し、それは“プリンタ準備完了レベル”
と呼ばれており、PR1LおよびPR2Lと名付けられ
ている。 プリンタ準備完了レベルPR1Lは、“正しい”と
き、次のことを示している：電源がオンである；
紙が装着されている；回転警告がない；トレイン
が装着されてプリント位置にロツクされている；
準備完了スイツチが押されている。 単一プリンタ・スイツチの押し下げは紙出しス
イツチを無視して、PR1Lが“正しい”になるこ
とを許す。信号PR2Lも“正しい”のとき、トレ
イン駆動モータは“オン”である。 信号PR2Lが“正しい”になつた後、PR1Lも正
しいである場合、インターフエイス制御２２０か
ら受取られる最初の信号DC1LまたはDC2Lは、
プリントまたは紙移動サイクルを開始する。 プリンタがプリント動作にあるときに準備完了
スイツチが押された場合、PR1LとPR2Lのレベル
は、それに続くPAML（紙移動レベル信号）の後
に最小の１つのPCTPクロツク周期が開始される
まで、ステートの変化が禁じられるであろう。指
示された紙移動動作は、たとえプリンタが準備で
きていない場合でも遂行される。最後のコマンド
がプリント・コマンド（DC1LとDC2Lがバイナ
リ１に等しい）であつたならば、プリンタが“準
備未了”にされることはあり得ない。準備完了レ
ベルは、PCSL（プリンタ・コラム・ストロー
ブ・レベル）が“誤り”のときで、かつPCTPの
立下がりエツジでのみステートが変化するであろ
う。
らのDTnLラインは、プリンタのためのフオーマ
ツト情報を含んでいる。しかし、DCnL＝１の
間、DTnLラインのDT1Lのみが用いられて、そ
れはデータ整合のために“高い”である。 インターフエイス２２０中の３−８ライン・デ
コーダ（第５Ａ図）は、PROMパリテイ・エラー
が起こつた場合にのみ不能化される。この３−８
ライン・デコーダは、３つの入力ラインのバイナ
リ・ウエイトに対応する出力に低い活性の信号を
生ずる。信号GPRIFはメインテナンス・カード
２０0n上で発生し、PDB周辺ケーブル・ラインを
効果的に分離するためと、それらを周辺シミユレ
ーシヨン・ラインで置換えるために“高い”であ
る。 インターフエイス２２０中の前述の３−８デコ
ーダは２つのモードで動作し、すなわちそれは、
３−８デコーダチツプへの第３の入力である
GPR1F／の単一のステートに依存する“メイン
テナンス”と“通常”のモードである。その通常
モードの動作は高いGPRIF／を伴ない、PNDTX
１／（DT1Lを能動化する）またはENFOR／
（フオーマツト／を能動化する）を能動化する
か、あるいはいずれをも能動化しない。信号
ENPTX１／は、低いとき、インターフエイス２
２０中の４ビツト・バイナリ・カウンタからプリ
ンタ５０pへフオーマツト情報を供給するトリス
テート・インバータを能動化する。GPRIFも、
低いとき、プリンタ５０pへDCnL／信号を供給
する。 メインテナンスのための周辺ライン： PRIFnn／０と名付けられているラインは、ト
レイン・プリンタ・データ・リンク処理装置の周
辺従属ボード（PDB）の動作を確かめてチエツク
するためにメインテナンス・カード２０0nによつ
て用いられる。これらのPRIFnn／０ラインは、
PT−DLP中のトリステート・チツプによつて能
動化される。これらの周辺メインテナンス・ライ
ンは、信号GPRIF／が“低い”のとき能動化さ
れる。信号GPRIFはメインテナンス・カードMC
２０0nで発生する。これらのラインは、メインテ
ナンス・カード２０0nによつてトレイン・プリン
タのシミユレーシヨンを可能にする。次の表29
は、これらのシミユレートされた周辺ライン
PRIFnn／０のリストを示すとともに、前述のト
リステート・チツプへの対応する入力と出力を示
している。 表 29 PDBからまたはPDBへのメ インテナンス・カード・ライン PRIFライン 出力 入力 PRIF01／０ MPCTP／ PRIF02／０ MDC1L／ PRIF03／０ MDC2L／ PRIF04／０ MT8L／ PRIF05／０ MT4L／ PRIF06／０ MT2L／ PRIF07／０ MT1L／ PRIF08／０ MPRSL／ PRIF09／０ MPCSL／ PRIF10／０ MCSL／ PRIF11／０ MPFCL／ PRIF12／０ MPAML／ PRIF13／０ MEDPL／ PRIF14／０ MCIDL／ PRIF15／０ MPR1L／ PRIF16／０ MPR2L／ PRIF17／０ MOST／ メインテナンス・デイスプレイ・ライン： トレイン・プリンタ・データ・リンク処理装置
は、PDB８０をそのメインテナンス・デイスプレ
イ・ライン（DPLY11／０−DPLY13／０、表21
で参照可能）で能動化するために用いられる３つ
の８−１マルチプレクサ・チツプを含んでいる。
これらのラインは、トレイン・プリンタ・デー
タ・リンク処理装置の周辺従属ボード（PDB）の
動作を確かめてチエツクするために、メインテナ
ンス・カード２０0nによつて用いられる。
DSELn／ラインは背面メインテナンス母線上へ
能動化される内部信号を選択するために用いられ
る。DSELn／ラインは共通フロント・エンド
CFE１０cからPDB８０へ送られ、データ・リン
ク処理装置がアドレスされた“メインテナンス・
カード”であるとき能動化される。 トレイン・プリンタへのデータ・リンク処理装置
インターフエイス： トレイン・プリンタ５０への接続を有するプリ
ンタ・インターフエイス制御２２０が示されてい
る第５Ａ図、およびトレイン・プリンタへのイン
ターフエイス制御信号のためのタイミング・ダイ
ヤグラムを示している第５Ｄ図を参照して、以下
の議論で、分あたり1100ラインのトレイン・プリ
ンタのような典型的なトレイン・プリンタに関し
て、このインターフエイスを説明する。 プリンタ・コラム・タイミング・パルス
（PCTP）は250キロヘルツの周波数で動作してい
る2.0マイクロセカンドのパルスである。“情報転
送サイクル”の間、PCTPはビツト情報をコラ
ム・ストレージへゲートするためとプリンタ・コ
ラム・カウンタを進めるために用いられる。プリ
ンタ・コラム・タイミング・パルス信号はプリン
タ中の電源が“オン”のとき常に伝送される。す
べてのインターフエイス信号は、信号MOST
（モータ始動）と信号EDPL（ページ・レベルの
終わり）以外は、PCTPの立下がりエツジで開始
する。 DC1LとDC2L（表28）と名付けられている２
つのデータ制御レベル信号が存在する。データ制
御レベルは、“正しい”とき、プリンタ情報また
はフオーマツト制御情報のいずれかがデータ転送
ライン（DTXL）上に存在していることを示す。
その制御レベルはPCTPの立下がりエツジでのみ
ステートを変える。“プリント・サイクル”はバ
イナリ１に等しいDC1LとDC2Lを受取つてスタ
ートし、バイナリ２に等しい信号DC1LとDC2L
を受取つた場合のみ終了する。紙移動サイクルは
バイナリ２に等しい信号DC1LとDC2Lを受取つ
てスタートし、“誤り”になる信号PAML（紙移
動レベル）の立下がりエツジで終了し、そのとき
同時にPCSL（プリンタ・コラム・ストローブ・
レベル）は“誤り”である。 もしプリンタ・コラム・ストレージへ転送され
るべきビツト情報が存在するとき、バイナリ１ス
テートはPCSL後の最初のPCTPの立下がりエツ
ジで“正しい”になるであろう。データはコラ
ム・ストレージへ転送され、そのコラム・カウン
タはPCTPの割合で進められる。プリンタ・コラ
ムはコラム１から始まつて数えられる。もし特定
のコラムが同じライン上に再びプリントされるべ
き場合は、空間抑制コード（フオーマツト＝０）
が伝送されなければならない。もしプリンタが
“準備未了”になされるべき場合、バイナリ１ス
テートの後にバイナリ２が続くべきである。 バイナリ２ステートは、PAMLレベルが“誤
り”であるときはいつでも伝送されることが可能
で、1PCTPの最小期間の間、存在すべきであ
る。バイナリ２ステートに対する応答は、PCSL
が“誤り”になるまで起こらないであろう。バイ
ナリ２ステートは、少なくとも印刷される各ライ
ンに関して１回伝送されるであろう。 データ転送ライン： データ転送ラインはDT1L、DT2L、DT4L、
DT8Lと名付けられている。制御レベルDC1Lと
DC2Lがバイナリ１に等しいとき、データ転送ラ
インDT1Lはプリント情報をプリンタ・コラム・
ストレージへ転送するために用いられる。データ
は、常にプリンタ・コラム・タイミング・パルス
の立下がりエツジで、データ転送ラインからプリ
ンタへ転送される。 制御レベルDC1LとDC2Lがバイナリ２に等し
いとき、データ転送ライン（DT1L、DT2L、
DT4L、DT8L）は、プリンタへフオーマツト情
報を転送するために用いられる。 データ転送ラインは次の表30に示されている。 表 30 プリンタへのデータ転送ライン データ転送ライン：DT1L、DT2L、DT4L、
DT8L。 フオーマツト情報の転送の間、データ転送ライ
ンのバイナリ和DTXLは次のような結果を生ず
る。 DTXL＝０ 無前進（空間抑制）。 DTXL＝１ 出だし位置へ進め。 DTXL＝２−11 指令されたフイールド位置へ進
め。 DTXL＝12 ページ位置の終りへ進め。 DTXL＝13 無効コード。１つの第２紙回転と、
機能表示パネル上に紙回転の表示とを生ずる。 DTXL＝14 シングル・スペース進めよ。 DTXL＝15 ダブル・スペース進めよ。 PR1Lが“正しい”（それはプリンタが“準備完
了”ステートにあることを示す）ときはいつで
も、モータ始動レベル（MOST）は、“正しい”
のとき、トレイン駆動モータを始動させるために
使われ、PR2Lが“誤り”であるときはトレイン
駆動モータがオフであることを示している。 データ転送ラインは、データ・リンク処理装置
のような周辺装置からトレイン・プリンタへの信
号に関係する。これは、モータ始動レベル信号
MOSTの正しいでもある。 プリンタがデータ・リンク処理装置へ与える信
号が存在し、それは“プリンタ準備完了レベル”
と呼ばれており、PR1LおよびPR2Lと名付けられ
ている。 プリンタ準備完了レベルPR1Lは、“正しい”と
き、次のことを示している：電源がオンである；
紙が装着されている；回転警告がない；トレイン
が装着されてプリント位置にロツクされている；
準備完了スイツチが押されている。 単一プリンタ・スイツチの押し下げは紙出しス
イツチを無視して、PR1Lが“正しい”になるこ
とを許す。信号PR2Lも“正しい”のとき、トレ
イン駆動モータは“オン”である。 信号PR2Lが“正しい”になつた後、PR1Lも正
しいである場合、インターフエイス制御２２０か
ら受取られる最初の信号DC1LまたはDC2Lは、
プリントまたは紙移動サイクルを開始する。 プリンタがプリント動作にあるときに準備完了
スイツチが押された場合、PR1LとPR2Lのレベル
は、それに続くPAML（紙移動レベル信号）の後
に最小の１つのPCTPクロツク周期が開始される
まで、ステートの変化が禁じられるであろう。指
示された紙移動動作は、たとえプリンタが準備で
きていない場合でも遂行される。最後のコマンド
がプリント・コマンド（DC1LとDC2Lがバイナ
リ１に等しい）であつたならば、プリンタが“準
備未了”にされることはあり得ない。準備完了レ
ベルは、PCSL（プリンタ・コラム・ストロー
ブ・レベル）が“誤り”のときで、かつPCTPの
立下がりエツジでのみステートが変化するであろ
う。
【表】
第５Ｄ図のタイミング・ダイヤグラムを再び参
照して、プリンタ中の“スキヤン・サイクル”は
プリンタ・コラム・ストローブ・レベルまたは
PCSLによつてモニタされる。信号PCSLは、“正
しい”とき、PR1LとPR2Lが“正しい”であるこ
とに関連して、プリンタがコラム・ストレージ中
に情報を受入れる用意ができていることを示す。
PCSL信号は、PCTT（プリンタ・コラム・タイ
ミング・パルス）の立下がりエツジでのみステー
トを変化する。 第５Ｄ図に見られるように、１つの“スキヤ
ン・セツト”は４つのPCSLパルスからなつてい
る。1100LPMプリンタの場合、PCSLのための最
小のパルス長さは144マイクロセカンドである。
コラム１，５，９および１３のためのデータは、
スキヤン・セツトの最初のPCSLの間に転送され
る。コラム２，６，１０および１４のためのデー
タは、スキヤン・セツトの第２のPCSLの間に転
送される。次に、コラム３，７，１１および１５
のためのデータは、スキヤン・セツトの第３の
PCSLの間に転送される。コラム４，８，１２お
よび１６のためのデータは、スキヤン・セツトの
第４のPCSLの間に転送される。最小の４つの
PCSL（または１つの“スキヤン・セツト”）
は、１行全体のプリントを転送するために必要で
ある。各トレイン上の第２のグラフイツクは、ト
レイン同期レベルとも呼ばれるチエイン同期レベ
ル（CSL）に続くスキヤン・セツトの最初の
PCSLの間にプリント位置１にあるグラフイツク
である。 トレイン同期レベルはCSLと名付けられてお
り、トレイン１回転あたり１回起こる信号であ
る。それはトレイン・セツトの始まりを規定す
る。信号CSLは、PCTPの立下がりエツジでのみ
ステートを変える。CSLは６つのPCTPに関して
“正しい”であり、それはスキヤン・セツトの第
４のPCSLの終わりの前に“正しい”１つのパル
スになる。 トレイン識別レベル： CIDLと名付けられているトレイン識別レベル
は、連続的に伝送された６ビツト・コード（最初
にくる最も重要なビツト）であり、各ビツトは６
パルス（PCTP）の幅である。各識別ビツトは、
チエイン同期レベル（CSL）の同期信号に続く各
それぞれの第６番目のPCSLの終わりの前に、１
つのパルスを発生する。識別ビツトはPCTPの立
下がりエツジでのみステートを変える。この識別
はトレインの１回転あたり１回だけ現われるであ
ろう。 プリンタ最終コラム・レベル： この信号はPFCLと名付けられており、サブス
キヤンの最後のキヤラクタに関する情報転送に先
立つPCTPの立下がりエツジで、このレベルは
“正しい”になる。プリンタは、PFCLが“正し
い”になつた後、１つの付加的な情報を受入れる
であろう。信号PFCLはPCTPの立下がりエツジ
でステートを変える。各サブスキヤンの終わり
で、プリンタ最終コラム・レベルPFCLは、信号
PCSLが“誤り”になるとき“誤り”になる。 紙移動レベル： PAMLと名付けられているこの信号は、データ
制御レベルDC1LとDC2Lがバイナリ２に等しい
とき、データ転送ラインDTXL上のフオーマツト
情報に応答して“正しい”になる。紙移動信号
PAMLは、決められた紙の前進が完了するまで
“正しい”を維持する。PAMLはPCSLが誤りの
とき、パルス（PCTP）の立下がりエツジでのみ
ステートを変える。 サブスキヤン（PCSL）の間に信号DC1Lと
DC2Lがバイナリ２に等しい場合、信号PAMLは
PCSLが誤りになるまでステートを変えないであ
ろう。プリンタがスペース抑制コード（フオーマ
ツト＝０）を受取つた場合、PR1LとPR2Lがステ
ートを変化しない限り、１ライン進む間にPAML
レベルを発するであろう。その場合表31のよう
に、プリンタは、そのプリンタが“準備未了”ス
テートに変わる前にインターフエイス上の１つの
PCTPクロツク周期の最小持続時間にPAMLレベ
ルを発するであろう。 PAMLラインが“正しい”であるときはいつで
も、プリンタへ次のいかなるコマンドを発する前
に、PAMLを正しいにさせる動作をそのプリンタ
が完了するまで、制御装置２２０は待たなければ
ならない。誤りになる信号PAMLは、動作が完了
したことを示す。 ページ終了レベル： この信号はEDPLと名付けられており、このレ
ベルは“正しい”とき、シングル・スペースまた
はダブル・スペースのモード（DTXLがバイナリ
１４またはバイナリ１５に等しい）で紙を進める
前に、“ページ終了”が感知されたことを示す。
信号EDPLは、紙移動情報が次のラインのために
伝送されるとき（DTXL＝０のときを除く）リセ
ツトされる。EDPL信号はプリンタ・コラム・タ
イミング・パルスPCTPと同期されていない。 プリント・サイクル： キヤラクタのプリンテイングは、プリントされ
るべきメツセージをスキヤニングすることと、そ
れをTIBトレイン・イメージ・バツフアと比較す
ることにより制御される。プリント・バツフア中
のキヤラクタ位置は、トレインプリンタ中のハン
マ位置と対応する。トレイン・イメージ・バツフ
ア（TIB）のアドレスは、ハンマに配置されたキ
ヤラクタに対応する。トレイン・イメージ・バツ
フア（TIB）中の８ビツト・エントリがプリン
ト・バツフア中の８ビツト・コードに“等しい”
とき、“セツト”レベル信号はプリンタへ送られ
て、その特定のハンマがプリンタの次のプリン
ト・サイクルで起動させられる。 トレイン・イメージ・バツフア（TIB）中への
ポインタ（アキユムレータ２１２とレジスタ２３
０）は、トレイン・キヤラクタの動きと同期を保
つている。プリント・スキヤンの間、プリントメ
ツセージはスキヤンされて、トレイン・イメー
ジ・バツフアのアドレスはキヤラクタハンマ位置
と対応するように変化させられる。 第５Ｄ図では、レジスタ２３０と実行されたコ
ラムロジツク２１４とに関連して働くアキユムレ
ータ２１２が示されている。アキユムレータ２１
２は、レジスタ２３０とともに第５Ａ図と第５Ｄ
図で前述されたポインタとして働く要素である。
表18はアキユムレータ２１２における利用を示し
ている。 データ・リンク処理装置のための比較ロジツク回
路： 第５Ａ図を参照して、比較ロジツク回路は、比
較ロジツク２２６の使用（ソースＡとＢからの信
号受取りのような）をラツチ回路２１２およびマ
ルチプレクサ８３nと結合する。第５Ｌ図は、概
略的に、比較ロジツク回路関係を示している。 比較ロジツクは、２つの４ビツト・コンパレー
タ・チツプＦ１とＧ１からなつている。これらの
チツプは、ソースＡとソースＢに名付けられた２
つの８ビツト・ソース間の比較を行なうためにタ
ンデム様式に配置されている。 ソースＡは、２つの４ビツト・カウンタ・チツ
プＤ１とＥ１からなる８ビツトの比較ラツチ２１
５のための比較ロジツクである。ソースＢは、２
つのクワツド（quad）２−１マルチプレクサ８
３nチツプD0とE0の８ビツト出力である。マルチ
プレクサ・チツプD0とE0への16ビツト入力は、
RAM２２からのRAMバツフア出力からくる。こ
れらの16ビツトは、“上部”と“下部”の８ビツ
ト部分に分割される。マルチプレクサ・チツプ
（D0とE0）８３nへのSL入力は結合されており、
“上部”または“下部”のいずれの８ビツト部分
が選択されるかを制御するために用いられる。
SL入力は、マイクロコード信号である
SELTHBH（高い信号＝“下半分”に接続されて
いる。 比較ラツチ・レジスタD1とE1のためのチツプ
は、低い活性の用語LATPRDAT（比較レジスタ
をプリントされたデータでロードせよ）に接続さ
れているLD／（ロード／）入力を有している。
用語LATPRDATは発生させられたマイクロコー
ドである。マルチプレクサ・チツプD0，E0から
のデータは、用語LATPRDATが“低い”とき、
８CLK／３の立下がりエツジで比較レジスタ
D1，E1上にロードされる。 比較レジスタD1，E1からのデータもフオーマ
ツト制御へのデータ経路を形成する。 比較ロジツクF1，G1の出力は用語TIB＝PIBで
あり、その信号は８−１マルチプレクサ・チツプ
P4へ供給される。 マイクロコードは、そのマイクロコードの出力
＃BRANCH５と＃BRANCH２を生じることによ
り用語AOを発生させるために、用語TIB＝PIBを
用いることができる。用語＃BRANCH５は、信
号AOにTIP＝PIBのステートを反映させる８−１
マルチプレクサ・チツプP4を能動化させるライン
SEL２／を効果的に“低い”にする。この信号
AOはPROM１３とスタツク・レジスタ１１に接
続するアドレス・ライン発生２２１pとして第５
Ａ図に示されている。 ライン変更ロジツク回路： 第５Ｍ図に示されたライン変更ロジツクに関し
て、この回路は第５Ａ図に見られるように、デイ
ストリビユーシヨン・カード２０0d（その背面を
介して）とトレイン・プリンタ・データ・リンク
処理装置間のデータ流れの方向を制御する。 (a) １つの流れ方向において、ドライバ２２８は
DBUSからデータを取り、それを背面コネクタ
0Bを通してデイストビユーシヨン制御カード２
０0dへ供給する。 (b) ライン変更ロジツクによつて向きが変えられ
たもう１つのライン方向において、レシーバ１
１０はデイストリビユーシヨン・カードからデ
ータを受取り、それをDBUS上へ供給し、垂直
パリテイ・チエツク発生器２１７と、水平パリ
テイ・ワード発生器２１８と、OPデコーダ８
３dと、ライン１００でRAM２２へいく
INRAM母線へ伝送する。 方向(a)において、データ・マルチプレクサ２２
４は、背面２０0Bを介してデイストリビユーシヨ
ン制御をカード２０0dへデータを運ぶために、ド
ライバ２２８へ供給するTBUSnnへデータを与え
る。 しかし方向(b)において、マルチプレクサ２２４
は“遮断”することができ、デイストリビユーシ
ヨン制御カードはデータをレシーバ１１０へ伝送
し、そのレシーバはデータをトレイン・プリン
タ・データ・リンク処理装置のDBUSへ供給し、
そこではデータが第５Ａ図の要素２１７，２１
８，３８および２２へ運ばれる。 したがつて、第５Ｍ図に示されたライン変更ロ
ジツクは次のデータ流れを制御する。 (a) デイストリビユーシヨン制御（DC）２０0d
カードからデータ・リンク処理装置へ。 (b) トレイン・プリンタ・データ・リンク処理装
置から（マルチプレクサ２２４を介して）ドラ
イバ２２８へ、そこからデイストリビユーシヨ
ン制御カード２０0dへ。 第５Ｍ図を参照して、ライン変更ロジツクは以
下に述べられる６つの入力信号を有するPROM３
０２を構成している。 (1) OFFLINE／：この信号は、低いとき、メイ
ンテナンスとチエツク・アウトの目的のめに
DLPが“ローカル”モードにあることを表わ
す。 (2) LOCAL／：この信号は、低いとき、メイン
テナンス・カードがトレイン・プリンタDLPに
対するアクセスを有していることを示す。 (3) IOSF：これはＩ／Ｏ送出フリツプフロツプ
からPDB８０への信号である。 (4) CONECT／：この信号は、“低い”とき、
DLPがデイストリビユーシヨン・カード２０0d
を介して上位主システムへ接続されていること
を示す。 (5) SW１／：メインテナンス・カードからのス
イツチ信号。 (6) PERF／：この信号はCFEカード１０c上の
パリテイ・エラー・フリツプフロツプからのも
ので、トレイン・プリンタへの信号を殺すため
に用いられる。 PROM３０２の４つの出力は、ヘツクスレジス
タ３０４へ供給される。その出力の２つは、次の
ような出力を有するトリステート・バツフア３０
６へ供給される。 (a) LCV／：この“受取り”信号は、“低い”と
き、デイストリビユーシヨン・カード２０0dか
らデータを受取るためにレシーバ１１０
（DATAnnライン）を“オン”する。 (b) SIMRCV／：PDB８０中のライン変更ロジツ
クによつて発生させられるこの信号は、レシー
バ１１０へのDATAnラインをシミユレートす
るためのメインテナンス・テステイングの間に
用いられる。 ヘツクスレジスタ３０４は次に定義される２
つの出力(c)と(d)を有している。 (c) XMIT／：この“伝送”信号は、“低い”と
き、デイストリビユーシヨン・カード２０0dへ
データを送るためにドライバ２２８を能動化す
る。 (d) LOCDIS／：これは、メインテナンス・カー
ドへのデータ・シミユレート（DXIMxn）ライ
ンを活性化させる“ローカル・デイスプレイ”
信号である。 したがつて、４つの出力(a)、(b)、(c)および(d)は
次のような入力ステートに依存するであろう。 １ XMIT／は、次のすべての条件が満たされた
とき低い。 ａ CONECT／が低い。 ｂ SW１／が高い。 ｃ IOSFが高い。 ｄ PERF／が高い。 ｅ OFFLINE／が高い。 ２ RECV／は、次のすべての条件が満たされた
とき低い。 ａ CONECT／が低い。 ｂ SW１／が高い。 ｃ IOSFが低い。 ｄ PERF／が高い。 ｅ OFFLINE／が高い。 ３ LOCDIS／は、次の条件の１つが満たされた
とき低い。 ａ 次の条件のすべてが満たされる。 (1) SW１／が高い。 (2) IOSFが高い。 (3) OFFLINE／が低い。 (4) LOCAL／が低い。 ｂ 次の条件のすべてが満たされる。 (1) SW１／が高い。 (2) OFFLINE／が高い。 (3) LOCAL／が低い。 ４ SIMRCV／は、次の条件の１つが満たされた
とき低い。 ａ 次の条件のすべてが満たされる。 (1) SW１／が高い。 (2) IOSFが低い。 (3) OFFLINE／が低い。 (4) LOCAL／が低い。 ｂ SW１／が低い。 第５Ｍ−１図には、第５Ｍ図のロジツク手段３
０２，３０４が２つの異なつた母線接続システム
を制御する２重流れ制御システムに関係する主要
な要素のブロツク図が見られる。 第５Ｍ−１図で、DR母線はデイストリビユー
シヨン・カード２０0dをレシーバ１１０とドライ
バ２２８へ接続する。“両方向”母線DRは、第５
Ｍ−１図で、（図解と簡明の都合で）２つの部分
を有するように見られる単一の母線である。 レシーバ１１０とドライバ２２８への制御信号
RCV／とXMIT／は、（第５Ａ図に示されている
ように）Ｄ母線を介して、RAMバツフア２２へ
またはRAMバツフア２２からのいずれかのデー
タの流れ方向を決定する。 同様に、メインテナンス・モードが上位コンピ
ユータ１０によつて始動させられたとき、メイン
テナンス・テスト回路カード２０0nは、背面を通
してレシーバ１１０Mとドライバ２２８Mへ第５Ｍ
−１図の“両方向”母線MDRで接続される。メ
インテナンス・モード条件で、第５Ｍ図の流れ制
御ロジツク３０２，３０４は、両方向母線MDR
上で動作可能な流れ方向を決めるためにレシーバ
１００Mとドライバ２２８Mを制御するために、
SIMRCV／とLOCDIS／信号を用い、その両方向
母線MDRは、テスト・データがRAM２２へまた
はRAM２２からのいずれかに流れるかを決定す
るであろう。 ここで述べられた好ましい実施例は単に説明に
すぎず、それらは添付された特許請求の範囲に示
されたような発明の精神から離れることなく、構
成や配置、さらに使用において種々の修正や変更
が可能であることが理解されるであろう。
照して、プリンタ中の“スキヤン・サイクル”は
プリンタ・コラム・ストローブ・レベルまたは
PCSLによつてモニタされる。信号PCSLは、“正
しい”とき、PR1LとPR2Lが“正しい”であるこ
とに関連して、プリンタがコラム・ストレージ中
に情報を受入れる用意ができていることを示す。
PCSL信号は、PCTT（プリンタ・コラム・タイ
ミング・パルス）の立下がりエツジでのみステー
トを変化する。 第５Ｄ図に見られるように、１つの“スキヤ
ン・セツト”は４つのPCSLパルスからなつてい
る。1100LPMプリンタの場合、PCSLのための最
小のパルス長さは144マイクロセカンドである。
コラム１，５，９および１３のためのデータは、
スキヤン・セツトの最初のPCSLの間に転送され
る。コラム２，６，１０および１４のためのデー
タは、スキヤン・セツトの第２のPCSLの間に転
送される。次に、コラム３，７，１１および１５
のためのデータは、スキヤン・セツトの第３の
PCSLの間に転送される。コラム４，８，１２お
よび１６のためのデータは、スキヤン・セツトの
第４のPCSLの間に転送される。最小の４つの
PCSL（または１つの“スキヤン・セツト”）
は、１行全体のプリントを転送するために必要で
ある。各トレイン上の第２のグラフイツクは、ト
レイン同期レベルとも呼ばれるチエイン同期レベ
ル（CSL）に続くスキヤン・セツトの最初の
PCSLの間にプリント位置１にあるグラフイツク
である。 トレイン同期レベルはCSLと名付けられてお
り、トレイン１回転あたり１回起こる信号であ
る。それはトレイン・セツトの始まりを規定す
る。信号CSLは、PCTPの立下がりエツジでのみ
ステートを変える。CSLは６つのPCTPに関して
“正しい”であり、それはスキヤン・セツトの第
４のPCSLの終わりの前に“正しい”１つのパル
スになる。 トレイン識別レベル： CIDLと名付けられているトレイン識別レベル
は、連続的に伝送された６ビツト・コード（最初
にくる最も重要なビツト）であり、各ビツトは６
パルス（PCTP）の幅である。各識別ビツトは、
チエイン同期レベル（CSL）の同期信号に続く各
それぞれの第６番目のPCSLの終わりの前に、１
つのパルスを発生する。識別ビツトはPCTPの立
下がりエツジでのみステートを変える。この識別
はトレインの１回転あたり１回だけ現われるであ
ろう。 プリンタ最終コラム・レベル： この信号はPFCLと名付けられており、サブス
キヤンの最後のキヤラクタに関する情報転送に先
立つPCTPの立下がりエツジで、このレベルは
“正しい”になる。プリンタは、PFCLが“正し
い”になつた後、１つの付加的な情報を受入れる
であろう。信号PFCLはPCTPの立下がりエツジ
でステートを変える。各サブスキヤンの終わり
で、プリンタ最終コラム・レベルPFCLは、信号
PCSLが“誤り”になるとき“誤り”になる。 紙移動レベル： PAMLと名付けられているこの信号は、データ
制御レベルDC1LとDC2Lがバイナリ２に等しい
とき、データ転送ラインDTXL上のフオーマツト
情報に応答して“正しい”になる。紙移動信号
PAMLは、決められた紙の前進が完了するまで
“正しい”を維持する。PAMLはPCSLが誤りの
とき、パルス（PCTP）の立下がりエツジでのみ
ステートを変える。 サブスキヤン（PCSL）の間に信号DC1Lと
DC2Lがバイナリ２に等しい場合、信号PAMLは
PCSLが誤りになるまでステートを変えないであ
ろう。プリンタがスペース抑制コード（フオーマ
ツト＝０）を受取つた場合、PR1LとPR2Lがステ
ートを変化しない限り、１ライン進む間にPAML
レベルを発するであろう。その場合表31のよう
に、プリンタは、そのプリンタが“準備未了”ス
テートに変わる前にインターフエイス上の１つの
PCTPクロツク周期の最小持続時間にPAMLレベ
ルを発するであろう。 PAMLラインが“正しい”であるときはいつで
も、プリンタへ次のいかなるコマンドを発する前
に、PAMLを正しいにさせる動作をそのプリンタ
が完了するまで、制御装置２２０は待たなければ
ならない。誤りになる信号PAMLは、動作が完了
したことを示す。 ページ終了レベル： この信号はEDPLと名付けられており、このレ
ベルは“正しい”とき、シングル・スペースまた
はダブル・スペースのモード（DTXLがバイナリ
１４またはバイナリ１５に等しい）で紙を進める
前に、“ページ終了”が感知されたことを示す。
信号EDPLは、紙移動情報が次のラインのために
伝送されるとき（DTXL＝０のときを除く）リセ
ツトされる。EDPL信号はプリンタ・コラム・タ
イミング・パルスPCTPと同期されていない。 プリント・サイクル： キヤラクタのプリンテイングは、プリントされ
るべきメツセージをスキヤニングすることと、そ
れをTIBトレイン・イメージ・バツフアと比較す
ることにより制御される。プリント・バツフア中
のキヤラクタ位置は、トレインプリンタ中のハン
マ位置と対応する。トレイン・イメージ・バツフ
ア（TIB）のアドレスは、ハンマに配置されたキ
ヤラクタに対応する。トレイン・イメージ・バツ
フア（TIB）中の８ビツト・エントリがプリン
ト・バツフア中の８ビツト・コードに“等しい”
とき、“セツト”レベル信号はプリンタへ送られ
て、その特定のハンマがプリンタの次のプリン
ト・サイクルで起動させられる。 トレイン・イメージ・バツフア（TIB）中への
ポインタ（アキユムレータ２１２とレジスタ２３
０）は、トレイン・キヤラクタの動きと同期を保
つている。プリント・スキヤンの間、プリントメ
ツセージはスキヤンされて、トレイン・イメー
ジ・バツフアのアドレスはキヤラクタハンマ位置
と対応するように変化させられる。 第５Ｄ図では、レジスタ２３０と実行されたコ
ラムロジツク２１４とに関連して働くアキユムレ
ータ２１２が示されている。アキユムレータ２１
２は、レジスタ２３０とともに第５Ａ図と第５Ｄ
図で前述されたポインタとして働く要素である。
表18はアキユムレータ２１２における利用を示し
ている。 データ・リンク処理装置のための比較ロジツク回
路： 第５Ａ図を参照して、比較ロジツク回路は、比
較ロジツク２２６の使用（ソースＡとＢからの信
号受取りのような）をラツチ回路２１２およびマ
ルチプレクサ８３nと結合する。第５Ｌ図は、概
略的に、比較ロジツク回路関係を示している。 比較ロジツクは、２つの４ビツト・コンパレー
タ・チツプＦ１とＧ１からなつている。これらの
チツプは、ソースＡとソースＢに名付けられた２
つの８ビツト・ソース間の比較を行なうためにタ
ンデム様式に配置されている。 ソースＡは、２つの４ビツト・カウンタ・チツ
プＤ１とＥ１からなる８ビツトの比較ラツチ２１
５のための比較ロジツクである。ソースＢは、２
つのクワツド（quad）２−１マルチプレクサ８
３nチツプD0とE0の８ビツト出力である。マルチ
プレクサ・チツプD0とE0への16ビツト入力は、
RAM２２からのRAMバツフア出力からくる。こ
れらの16ビツトは、“上部”と“下部”の８ビツ
ト部分に分割される。マルチプレクサ・チツプ
（D0とE0）８３nへのSL入力は結合されており、
“上部”または“下部”のいずれの８ビツト部分
が選択されるかを制御するために用いられる。
SL入力は、マイクロコード信号である
SELTHBH（高い信号＝“下半分”に接続されて
いる。 比較ラツチ・レジスタD1とE1のためのチツプ
は、低い活性の用語LATPRDAT（比較レジスタ
をプリントされたデータでロードせよ）に接続さ
れているLD／（ロード／）入力を有している。
用語LATPRDATは発生させられたマイクロコー
ドである。マルチプレクサ・チツプD0，E0から
のデータは、用語LATPRDATが“低い”とき、
８CLK／３の立下がりエツジで比較レジスタ
D1，E1上にロードされる。 比較レジスタD1，E1からのデータもフオーマ
ツト制御へのデータ経路を形成する。 比較ロジツクF1，G1の出力は用語TIB＝PIBで
あり、その信号は８−１マルチプレクサ・チツプ
P4へ供給される。 マイクロコードは、そのマイクロコードの出力
＃BRANCH５と＃BRANCH２を生じることによ
り用語AOを発生させるために、用語TIB＝PIBを
用いることができる。用語＃BRANCH５は、信
号AOにTIP＝PIBのステートを反映させる８−１
マルチプレクサ・チツプP4を能動化させるライン
SEL２／を効果的に“低い”にする。この信号
AOはPROM１３とスタツク・レジスタ１１に接
続するアドレス・ライン発生２２１pとして第５
Ａ図に示されている。 ライン変更ロジツク回路： 第５Ｍ図に示されたライン変更ロジツクに関し
て、この回路は第５Ａ図に見られるように、デイ
ストリビユーシヨン・カード２０0d（その背面を
介して）とトレイン・プリンタ・データ・リンク
処理装置間のデータ流れの方向を制御する。 (a) １つの流れ方向において、ドライバ２２８は
DBUSからデータを取り、それを背面コネクタ
0Bを通してデイストビユーシヨン制御カード２
０0dへ供給する。 (b) ライン変更ロジツクによつて向きが変えられ
たもう１つのライン方向において、レシーバ１
１０はデイストリビユーシヨン・カードからデ
ータを受取り、それをDBUS上へ供給し、垂直
パリテイ・チエツク発生器２１７と、水平パリ
テイ・ワード発生器２１８と、OPデコーダ８
３dと、ライン１００でRAM２２へいく
INRAM母線へ伝送する。 方向(a)において、データ・マルチプレクサ２２
４は、背面２０0Bを介してデイストリビユーシヨ
ン制御をカード２０0dへデータを運ぶために、ド
ライバ２２８へ供給するTBUSnnへデータを与え
る。 しかし方向(b)において、マルチプレクサ２２４
は“遮断”することができ、デイストリビユーシ
ヨン制御カードはデータをレシーバ１１０へ伝送
し、そのレシーバはデータをトレイン・プリン
タ・データ・リンク処理装置のDBUSへ供給し、
そこではデータが第５Ａ図の要素２１７，２１
８，３８および２２へ運ばれる。 したがつて、第５Ｍ図に示されたライン変更ロ
ジツクは次のデータ流れを制御する。 (a) デイストリビユーシヨン制御（DC）２０0d
カードからデータ・リンク処理装置へ。 (b) トレイン・プリンタ・データ・リンク処理装
置から（マルチプレクサ２２４を介して）ドラ
イバ２２８へ、そこからデイストリビユーシヨ
ン制御カード２０0dへ。 第５Ｍ図を参照して、ライン変更ロジツクは以
下に述べられる６つの入力信号を有するPROM３
０２を構成している。 (1) OFFLINE／：この信号は、低いとき、メイ
ンテナンスとチエツク・アウトの目的のめに
DLPが“ローカル”モードにあることを表わ
す。 (2) LOCAL／：この信号は、低いとき、メイン
テナンス・カードがトレイン・プリンタDLPに
対するアクセスを有していることを示す。 (3) IOSF：これはＩ／Ｏ送出フリツプフロツプ
からPDB８０への信号である。 (4) CONECT／：この信号は、“低い”とき、
DLPがデイストリビユーシヨン・カード２０0d
を介して上位主システムへ接続されていること
を示す。 (5) SW１／：メインテナンス・カードからのス
イツチ信号。 (6) PERF／：この信号はCFEカード１０c上の
パリテイ・エラー・フリツプフロツプからのも
ので、トレイン・プリンタへの信号を殺すため
に用いられる。 PROM３０２の４つの出力は、ヘツクスレジス
タ３０４へ供給される。その出力の２つは、次の
ような出力を有するトリステート・バツフア３０
６へ供給される。 (a) LCV／：この“受取り”信号は、“低い”と
き、デイストリビユーシヨン・カード２０0dか
らデータを受取るためにレシーバ１１０
（DATAnnライン）を“オン”する。 (b) SIMRCV／：PDB８０中のライン変更ロジツ
クによつて発生させられるこの信号は、レシー
バ１１０へのDATAnラインをシミユレートす
るためのメインテナンス・テステイングの間に
用いられる。 ヘツクスレジスタ３０４は次に定義される２
つの出力(c)と(d)を有している。 (c) XMIT／：この“伝送”信号は、“低い”と
き、デイストリビユーシヨン・カード２０0dへ
データを送るためにドライバ２２８を能動化す
る。 (d) LOCDIS／：これは、メインテナンス・カー
ドへのデータ・シミユレート（DXIMxn）ライ
ンを活性化させる“ローカル・デイスプレイ”
信号である。 したがつて、４つの出力(a)、(b)、(c)および(d)は
次のような入力ステートに依存するであろう。 １ XMIT／は、次のすべての条件が満たされた
とき低い。 ａ CONECT／が低い。 ｂ SW１／が高い。 ｃ IOSFが高い。 ｄ PERF／が高い。 ｅ OFFLINE／が高い。 ２ RECV／は、次のすべての条件が満たされた
とき低い。 ａ CONECT／が低い。 ｂ SW１／が高い。 ｃ IOSFが低い。 ｄ PERF／が高い。 ｅ OFFLINE／が高い。 ３ LOCDIS／は、次の条件の１つが満たされた
とき低い。 ａ 次の条件のすべてが満たされる。 (1) SW１／が高い。 (2) IOSFが高い。 (3) OFFLINE／が低い。 (4) LOCAL／が低い。 ｂ 次の条件のすべてが満たされる。 (1) SW１／が高い。 (2) OFFLINE／が高い。 (3) LOCAL／が低い。 ４ SIMRCV／は、次の条件の１つが満たされた
とき低い。 ａ 次の条件のすべてが満たされる。 (1) SW１／が高い。 (2) IOSFが低い。 (3) OFFLINE／が低い。 (4) LOCAL／が低い。 ｂ SW１／が低い。 第５Ｍ−１図には、第５Ｍ図のロジツク手段３
０２，３０４が２つの異なつた母線接続システム
を制御する２重流れ制御システムに関係する主要
な要素のブロツク図が見られる。 第５Ｍ−１図で、DR母線はデイストリビユー
シヨン・カード２０0dをレシーバ１１０とドライ
バ２２８へ接続する。“両方向”母線DRは、第５
Ｍ−１図で、（図解と簡明の都合で）２つの部分
を有するように見られる単一の母線である。 レシーバ１１０とドライバ２２８への制御信号
RCV／とXMIT／は、（第５Ａ図に示されている
ように）Ｄ母線を介して、RAMバツフア２２へ
またはRAMバツフア２２からのいずれかのデー
タの流れ方向を決定する。 同様に、メインテナンス・モードが上位コンピ
ユータ１０によつて始動させられたとき、メイン
テナンス・テスト回路カード２０0nは、背面を通
してレシーバ１１０Mとドライバ２２８Mへ第５Ｍ
−１図の“両方向”母線MDRで接続される。メ
インテナンス・モード条件で、第５Ｍ図の流れ制
御ロジツク３０２，３０４は、両方向母線MDR
上で動作可能な流れ方向を決めるためにレシーバ
１００Mとドライバ２２８Mを制御するために、
SIMRCV／とLOCDIS／信号を用い、その両方向
母線MDRは、テスト・データがRAM２２へまた
はRAM２２からのいずれかに流れるかを決定す
るであろう。 ここで述べられた好ましい実施例は単に説明に
すぎず、それらは添付された特許請求の範囲に示
されたような発明の精神から離れることなく、構
成や配置、さらに使用において種々の修正や変更
が可能であることが理解されるであろう。
第１図は、上位主システムおよびトレイン・プ
リンタと名付けられた周辺端末装置に対するデー
タ・リンク処理装置の関係を示す全体システム図
である。第２図は、複数のデータ・リンク処理装
置を収納して支える複数の典型的なベース・モジ
ユールのブロツク図である。第３図は、データ・
リンク処理装置を形成するプリントされた回路カ
ードの概略図である。第４Ａ図はデータ・リンク
処理装置の共通フロント・エンド（CFE）の回
路図で、第４Ｂ図は共通フロント・エンド・クリ
ア回路であり、第４Ｃ図はCFEのためのクロツ
ク制御回路を示し、第４Ｄ図は共通フロント・エ
ンドの接続ロジツク回路を示し、第４Ｅ図はある
クロツク周期の間にデータ転送がどのように実行
されるかを示すタイミング図である。第５Ａ図は
トレイン・プリンタ周辺装置を制御するために用
いられるデータ・リンク処理装置全体に関する回
路ブロツク図であり、第５Ｂ図はRAMバツフ
ア・メモリ・ストレージの概略図であり、第５Ｃ
図はプリント・イメージ・バツフアおよびトレイ
ン・イメージ・バツフアと名付けられたメモリの
部分を示しており、第５Ｄ図は典型的な
1100LPMトレイン・プリンタのためのタイミン
グと信号の図であり、第５Ｅ図はトレイン・プリ
ンタ・データ・リンク処理装置の基本的機能に関
する単純化された基本的タイミング図であり、第
５Ｆ図はトレイン・イメージ・バツフア・メモリ
領域の使用を示すフロー・チヤートであり、第５
Ｇ図は実行されたコラム・レジスタの概略図であ
り、第５Ｈ図はデータ母線キヤラクタがどのよう
にしてエラー・チエツクされるかを示すブロツク
図であり、第５Ｉ図は垂直パリテイ発生チエツク
回路の図であり、第５Ｊ図は区切り記号検知回路
を示し、第５Ｋ図は停止ビツト発生器回路のブロ
ツク図であり、第５Ｌ図は比較ロジツク回路の簡
略化されたブロツク図であり、第５Ｍ図はライン
変更ロジツク回路の図であり、第５Ｍ−１図は、
流れ方向制御手段が周辺制御装置と(a)上位コンピ
ユータまたは(b)メインテナンス・テスト回路間の
通信において、いかにして２つの両方向母線を制
御するかを示すブロツク図である。 図において、１０は上位コンピユータ・システ
ム、１０pは上位従属ポート、１５iはメツセー
ジ・レベル・インターフエイス、２０10，２０11
はデータ・リンク処理装置、２０1d，２０0dはデ
イストリビユーシヨン制御カード、２０03はトレ
イン・プリンタ・データ・リンク処理装置、５０
pはトレイン・プリンタ、１０１は母線、２０
０，２０１はベース・モジユール、２０00はコン
ソール・データ・リンク処理装置、５０cはコン
ソール・ユニツト、２０01，２０02はデータ・リ
ンク処理装置、２０0n，２０1nはメインテナン
ス・カード、１０cは共通フロント・エンド・カ
ード、１０は背面コネクタ、８０a，８０a1，８
０b，８０b1，８０c，８０c1は前面コネクタ、８
０は周辺従属ボード、８０dは前面コネクタ、８
２，８３はジヤンパ・ピンを示す。
リンタと名付けられた周辺端末装置に対するデー
タ・リンク処理装置の関係を示す全体システム図
である。第２図は、複数のデータ・リンク処理装
置を収納して支える複数の典型的なベース・モジ
ユールのブロツク図である。第３図は、データ・
リンク処理装置を形成するプリントされた回路カ
ードの概略図である。第４Ａ図はデータ・リンク
処理装置の共通フロント・エンド（CFE）の回
路図で、第４Ｂ図は共通フロント・エンド・クリ
ア回路であり、第４Ｃ図はCFEのためのクロツ
ク制御回路を示し、第４Ｄ図は共通フロント・エ
ンドの接続ロジツク回路を示し、第４Ｅ図はある
クロツク周期の間にデータ転送がどのように実行
されるかを示すタイミング図である。第５Ａ図は
トレイン・プリンタ周辺装置を制御するために用
いられるデータ・リンク処理装置全体に関する回
路ブロツク図であり、第５Ｂ図はRAMバツフ
ア・メモリ・ストレージの概略図であり、第５Ｃ
図はプリント・イメージ・バツフアおよびトレイ
ン・イメージ・バツフアと名付けられたメモリの
部分を示しており、第５Ｄ図は典型的な
1100LPMトレイン・プリンタのためのタイミン
グと信号の図であり、第５Ｅ図はトレイン・プリ
ンタ・データ・リンク処理装置の基本的機能に関
する単純化された基本的タイミング図であり、第
５Ｆ図はトレイン・イメージ・バツフア・メモリ
領域の使用を示すフロー・チヤートであり、第５
Ｇ図は実行されたコラム・レジスタの概略図であ
り、第５Ｈ図はデータ母線キヤラクタがどのよう
にしてエラー・チエツクされるかを示すブロツク
図であり、第５Ｉ図は垂直パリテイ発生チエツク
回路の図であり、第５Ｊ図は区切り記号検知回路
を示し、第５Ｋ図は停止ビツト発生器回路のブロ
ツク図であり、第５Ｌ図は比較ロジツク回路の簡
略化されたブロツク図であり、第５Ｍ図はライン
変更ロジツク回路の図であり、第５Ｍ−１図は、
流れ方向制御手段が周辺制御装置と(a)上位コンピ
ユータまたは(b)メインテナンス・テスト回路間の
通信において、いかにして２つの両方向母線を制
御するかを示すブロツク図である。 図において、１０は上位コンピユータ・システ
ム、１０pは上位従属ポート、１５iはメツセー
ジ・レベル・インターフエイス、２０10，２０11
はデータ・リンク処理装置、２０1d，２０0dはデ
イストリビユーシヨン制御カード、２０03はトレ
イン・プリンタ・データ・リンク処理装置、５０
pはトレイン・プリンタ、１０１は母線、２０
０，２０１はベース・モジユール、２０00はコン
ソール・データ・リンク処理装置、５０cはコン
ソール・ユニツト、２０01，２０02はデータ・リ
ンク処理装置、２０0n，２０1nはメインテナン
ス・カード、１０cは共通フロント・エンド・カ
ード、１０は背面コネクタ、８０a，８０a1，８
０b，８０b1，８０c，８０c1は前面コネクタ、８
０は周辺従属ボード、８０dは前面コネクタ、８
２，８３はジヤンパ・ピンを示す。
Claims (1)
- 【特許請求の範囲】 １ 上位主コンピユータが、ベース・モジユール
に収納された複数の周辺制御装置を有するＩ／Ｏ
サブシステムを介してトレイン・プリンタ周辺装
置と通信を行なうネツトワークにおいて、前記ベ
ース・モジユールが複数の周辺制御装置を保持す
るカードのスライドイン接続のための背面接続手
段とメインテナンス・カードのチエツク手段と前
面接続手段とを有し、前記周辺制御装置の各々が
前記前面接続手段によつてリンクされた共通フロ
ント・エンド回路カードと周辺従属ボード・カー
ドからなり、それらの組合わせは、 (a) 前記ベース・モジユールの前記背面接続手段
へ接続されたデイストリビユーシヨン制御回路
カードを備え、前記デイストリビユーシヨン制
御カードは、 (a1) 前記上位主コンピユータへの母線接続手
段と、 (a2) 前記上位主コンピユータを選択された周
辺制御装置に接続または分離するために、前
記上位主コンピユータまたは前記周辺制御装
置の１つに応答するロジツク手段とを含み、 前記組合わせはさらに、 (b) 前記背面接続手段に接続されていて、前記ト
レインプリンタ周辺装置へプリント制御信号を
供給するトレイン・プリンタ周辺制御装置を備
え、前記トレイン・プリンタ周辺制御装置は、 (b1) 前記周辺制御装置と前記上位主コンピユ
ータの間、または前記周辺制御装置と前記メ
インテナンス・カード手段の間のデータ流れ
を能動化するための手段を含み、前記能動化
手段が前記周辺制御装置によつて開始された
制御信号に従つて流れの方向を選択し、前記
トレイン・プリンタ周辺制御装置はさらに、 (b2) 前記背面接続手段を介して、前記メイン
テナンス・カード手段を前記トレインプリン
タ周辺制御装置中のメモリ・ストレージ手段
へ接続するメインテナンス母線手段と、 (b3) 前記デイストリビユーシヨン制御回路カ
ードと、前記トレイン・プリンタ周辺制御装
置中の前記メモリ・ストレージ手段との間の
データ母線接続手段と、 (b4) 転送されるべきデータと、前記トレイ
ン・プリンタ周辺装置の動作と制御に関する
データをストアするためのメモリ・ストレー
ジ手段を含み、前記メモリ・ストレージ手段
は、 (i) データの受取とデータの出力のための前
記データ母線接続手段と、 (ii) データの受取とデータの出力のための前
記メインテナンス母線手段に接続されてい
ることを特徴とするデータ流れ制御システ
ム。 ２ データ流れを能動化させるための前記手段
は、 (a) 前記データ母線接続手段と前記メインテナン
ス母線手段へそれぞれ接続された第１と第２の
データ・ドライバ手段と、 (b) 前記データ母線接続手段と前記メインテナン
ス母線手段へそれぞれ接続された第１と第２の
レシーバ回路手段とを含み、 前記第１と第２のデータ・ドライバ手段がそれ
ぞれ前記上位主コンピユータと前記メインテナン
ス・カード手段へのデータの伝送を能動化させ、
かつ前記第１と第２のレシーバ回路手段がそれぞ
れ前記上位主コンピユータと前記メインテナン
ス・カード手段からのデータの受取を能動化させ
ることを特徴とする特許請求の範囲第１項記載の
データ流れ制御システム。 ３ データ流れの能動化のための前記手段は、 (a) 前記共通フロント・エンド回路カードからラ
イン方向PROM装置への制御信号を接続するた
めの制御信号接続手段と、 (b) 前記レシーバ回路手段または前記データ・ド
ライバ手段のいずれかへ能動化信号を供給する
ために、前記制御信号接続手段上の制御信号に
応答するライン方向PROM装置と、 (c) 前記レシーバ回路手段または前記データ・ド
ライバ手段への伝達のために、前記ライン方向
PROM装置からの出力信号を受取るために接続
された安定化ラツチング手段と、 (d) 前記ライン方向PROM装置へ条件データを供
給するための前記共通フロント・エンド回路カ
ードからの制御信号を含むことを特徴とする特
許請求の範囲第２項記載のデータ流れ制御シス
テム。 ４ 前記共通フロント・エンド回路は、 (a) 前記ライン方向PROM装置へＩ／Ｏ送出制御
信号を供給するＩ／Ｏ送出フリツプフロツプを
含み、前記Ｉ／Ｏ送出制御信号は感知して処理
する手段に応答し、前記共通フロント・エンド
回路はさらに、 (b) 前記トレイン・プリンタ周辺制御装置からの
データ転送を許すか、または前記トレイン・プ
リンタ周辺制御装置にデータを受取らすことを
許す前記Ｉ／Ｏ送出フリツプフロツプを制御す
るための感知して処理する手段を含むことを特
徴とする特許請求の範囲第３項記載のデータ流
れ制御システム。 ５ 条件データを供給するための前記制御信号
は、 (a) 前記デイストリビユーシヨン制御回路カード
が前記トレイン・プリンタ周辺制御装置のメモ
リ・ストレージ手段を前記上位主コンピユータ
へ接続したことを示す制御信号と、 (b) パリテイ・エラーが生じたときに前記トレイ
ン・プリンタ周辺装置へのデータ転送を禁止す
るためのパリテイ・エラー制御信号を含むこと
を特徴とする特許請求の範囲第３項記載のデー
タ流れ制御システム。 ６ 条件データを供給するための前記制御信号は
さらに、 (a) 前記メインテナンス・カードのチエツク手段
と前記周辺制御装置間のデータ転送のために、
前記周辺制御装置へメインテナンス母線を接続
するためのメインテナンス・モード制御信号を
含み、 (b) 前記ライン方向PROM装置は、 (b1) 前記メインテナンス・カード・チエツキ
ング手段からのデータ受取のために、前記第
２のレシーバ回路手段を能動化させるメイン
テナンス・カード受取出力信号と、 (b2) 前記メインテナンス・カード・チエツキ
ング手段へのデータ伝送のために、前記第２
のデータドライバ手段を能動化するメインテ
ナンス・カード伝送出力信号を含むことを特
徴とする特許請求の範囲第５項記載のデータ
流れ制御システム。 ７ 前記Ｉ／Ｏ送出制御信号は２つのレベルを与
え、前記２つのレベルは、 (a) 前記共通フロント・エンド回路から前記上位
主コンピユータへのデータ転送のために伝送動
作を能動化させる第１のレベルと、 (b) 前記上位主コンピユータから前記共通フロン
ト・エンド回路へのデータ転送のために、受信
動作を能動化させる第２のレベルを含むことを
特徴とする特許請求の範囲第４項記載のデータ
流れ制御システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/405,045 US4415986A (en) | 1980-05-07 | 1982-08-04 | Data flow control system |
| US405045 | 1982-08-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5965336A JPS5965336A (ja) | 1984-04-13 |
| JPS6143748B2 true JPS6143748B2 (ja) | 1986-09-29 |
Family
ID=23602067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58142385A Granted JPS5965336A (ja) | 1982-08-04 | 1983-08-03 | デ−タ流れ制御システム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4415986A (ja) |
| EP (1) | EP0100655B1 (ja) |
| JP (1) | JPS5965336A (ja) |
| CA (1) | CA1193746A (ja) |
| DE (1) | DE3369209D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS642551U (ja) * | 1987-06-23 | 1989-01-09 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4631666A (en) * | 1982-10-25 | 1986-12-23 | Burroughs Corporation | Data transfer network for variable protocol management |
| JPH0618377B2 (ja) * | 1983-09-08 | 1994-03-09 | 株式会社日立製作所 | 伝送系 |
| US4654820A (en) * | 1983-11-30 | 1987-03-31 | At&T Bell Laboratories | Interrupt bus structure |
| US4644472A (en) * | 1984-11-19 | 1987-02-17 | At&T Bell Laboratories | Flow control between a data terminal and a host computer system |
| US4937785A (en) * | 1985-12-31 | 1990-06-26 | Schlumberger Technologies, Inc. | Visual signal processing backplane bus |
| US4896289A (en) * | 1987-07-29 | 1990-01-23 | Xitron, Inc. | Expansion interface board system for connecting several personal computers to an electronic typesetter connected to a host personal computer |
| US5134706A (en) * | 1987-08-07 | 1992-07-28 | Bull Hn Information Systems Inc. | Bus interface interrupt apparatus |
| US5142622A (en) * | 1989-01-31 | 1992-08-25 | International Business Machines Corporation | System for interconnecting applications across different networks of data processing systems by mapping protocols across different network domains |
| US5819014A (en) * | 1990-04-06 | 1998-10-06 | Digital Equipment Corporation | Parallel distributed printer controller architecture |
| JP3121002B2 (ja) * | 1990-07-06 | 2000-12-25 | 株式会社リコー | プリンタシステム、プリンタおよび外部装置 |
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| US5794014A (en) * | 1994-06-27 | 1998-08-11 | Cirrus Logic, Inc. | Method and apparatus for interfacing between peripherals of multiple formats and a single system bus |
| EP0859323B1 (en) * | 1997-02-14 | 2007-03-21 | Canon Kabushiki Kaisha | Data transmission apparatus, system and method, and image processing apparatus |
| US8810299B2 (en) | 2012-10-09 | 2014-08-19 | Altera Corporation | Signal flow control through clock signal rate adjustments |
Family Cites Families (10)
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|---|---|---|---|---|
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| GB1574469A (en) | 1976-09-30 | 1980-09-10 | Borroughs Corp | Interface system providing interfaces to central processing unit and modular processor-controllers for an input-out-put subsystem |
| US4162520A (en) | 1976-09-30 | 1979-07-24 | Burroughs Corporation | Intelligent input-output interface control unit for input-output subsystem |
| GB1574468A (en) | 1976-09-30 | 1980-09-10 | Burroughs Corp | Input-output subsystem in a digital data processing system |
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| US4322792A (en) | 1979-12-14 | 1982-03-30 | Burroughs Corporation | Common front-end control for a peripheral controller connected to a computer |
| US4313162A (en) | 1979-12-14 | 1982-01-26 | Burroughs Corporation | I/O Subsystem using data link processors |
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-
1982
- 1982-08-04 US US06/405,045 patent/US4415986A/en not_active Expired - Lifetime
-
1983
- 1983-07-27 CA CA000433388A patent/CA1193746A/en not_active Expired
- 1983-07-28 DE DE8383304370T patent/DE3369209D1/de not_active Expired
- 1983-07-28 EP EP83304370A patent/EP0100655B1/en not_active Expired
- 1983-08-03 JP JP58142385A patent/JPS5965336A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS642551U (ja) * | 1987-06-23 | 1989-01-09 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0100655A2 (en) | 1984-02-15 |
| US4415986A (en) | 1983-11-15 |
| EP0100655B1 (en) | 1987-01-14 |
| CA1193746A (en) | 1985-09-17 |
| DE3369209D1 (en) | 1987-02-19 |
| JPS5965336A (ja) | 1984-04-13 |
| EP0100655A3 (en) | 1984-10-03 |
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