JPS5964921A - リセツト回路 - Google Patents
リセツト回路Info
- Publication number
- JPS5964921A JPS5964921A JP17507982A JP17507982A JPS5964921A JP S5964921 A JPS5964921 A JP S5964921A JP 17507982 A JP17507982 A JP 17507982A JP 17507982 A JP17507982 A JP 17507982A JP S5964921 A JPS5964921 A JP S5964921A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- transistor
- circuit
- resistor
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K2017/226—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in bipolar transistor switches
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明ｉｒｉ、電子回路の回路状態を電源投入時に初期
状態に設定するリセット回路に関するものである。
状態に設定するリセット回路に関するものである。
従来例の構成とその問題点
従来におけるこの種リセット回路の構成を第１図に、そ
の動作説明を行うだめの各部の電圧波形図を第２図に示
している。図で１はリセット信号発生回路、２は主とし
てディジタル回路から構成されたシステム制御回路であ
り、電源スィッチＳＷが接続状態になった時、リセット
信号発生回路１のリセット信号■３によりシステム制御
回路２は初期状態にリセットされ、リセット信号ｖ３が
一定時間＋１］Ｔ１ で発生し、時間巾Ｔ１後ば７ステ
ム制御回路２は一連の制御信号■。を発生する０次に、
リセット信号が発生する動作を第１図。
の動作説明を行うだめの各部の電圧波形図を第２図に示
している。図で１はリセット信号発生回路、２は主とし
てディジタル回路から構成されたシステム制御回路であ
り、電源スィッチＳＷが接続状態になった時、リセット
信号発生回路１のリセット信号■３によりシステム制御
回路２は初期状態にリセットされ、リセット信号ｖ３が
一定時間＋１］Ｔ１ で発生し、時間巾Ｔ１後ば７ステ
ム制御回路２は一連の制御信号■。を発生する０次に、
リセット信号が発生する動作を第１図。
第２図により説明する。捷ず、電源スィッチＳＷをＯＮ
することにより電源線に＃電圧ｖ１ が発生ずるが、そ
れによって抵抗Ｒ４とコンデンサＣ１からなる時定数回
路により、コンデンサＣ１の端子電圧は時定数τ−０１
・Ｒ１で上昇する〇一方、電源と接地点間に直列に接続
された上記抵抗Ｒ１とコンデンサＣ１の接続点からは電
流制限抵抗Ｒ２を介してトランジスタＱ１ のベースに
、駆動信号が印加されており、コンデンサＣ１の端子電
圧■２か上記トランジスタＱ１ を導通状、悼とするし
きい値電圧”ｔｈをこえた直後、トランジスタＱ１ハ導
通状態となる。そして、時間巾Ｔ１後はトランジスタＱ
１ は常に導通しており、本リセット回路は電源投入時
のみ一定時間巾Ｔ１ のリセット信号を発生する。第１
図でＲ３はリセット信号発生回路１を構成する抵抗であ
る。
することにより電源線に＃電圧ｖ１ が発生ずるが、そ
れによって抵抗Ｒ４とコンデンサＣ１からなる時定数回
路により、コンデンサＣ１の端子電圧は時定数τ−０１
・Ｒ１で上昇する〇一方、電源と接地点間に直列に接続
された上記抵抗Ｒ１とコンデンサＣ１の接続点からは電
流制限抵抗Ｒ２を介してトランジスタＱ１ のベースに
、駆動信号が印加されており、コンデンサＣ１の端子電
圧■２か上記トランジスタＱ１ を導通状、悼とするし
きい値電圧”ｔｈをこえた直後、トランジスタＱ１ハ導
通状態となる。そして、時間巾Ｔ１後はトランジスタＱ
１ は常に導通しており、本リセット回路は電源投入時
のみ一定時間巾Ｔ１ のリセット信号を発生する。第１
図でＲ３はリセット信号発生回路１を構成する抵抗であ
る。
このようなり七ノド回路においては、電源スィッチＳＷ
か連続して何回も押された場合、コンデンサＣ１の放電
が十分に行われていない状態か発生しこの時のりセット
信号中が極端に小さくなったり、寸だ場合によっては全
くリセット信号が発生しない場合もある欠点を有してい
た。
か連続して何回も押された場合、コンデンサＣ１の放電
が十分に行われていない状態か発生しこの時のりセット
信号中が極端に小さくなったり、寸だ場合によっては全
くリセット信号が発生しない場合もある欠点を有してい
た。
発明の目的
本発明はこのような点に鑑みなされたもので、特に電源
スィッチを連続して０Ｎ−ＯＦＦ′を繰り返した時も確
実なりセットを可能にするり七ノド回路を提供しようと
するものである。
スィッチを連続して０Ｎ−ＯＦＦ′を繰り返した時も確
実なりセットを可能にするり七ノド回路を提供しようと
するものである。
発明の構成
この目的を達成するために本発明のりセット回路は、第
１のコンデンサを含む時定数回路とその第１のコンデン
サの蓄積電荷を放電するだめの放電回路を有し、電源投
入時上記放電回路により」二記第１のコンデンサの蓄積
電荷を放電し、引続き一定時定数でもって上記第１のコ
ンデンサに充電型ｉ し、この充電電圧がしきいイ１ｒ上えた時上記第１のコ
ンデンサ電圧をベース駆動信号とする第１のトランジス
タが導通し、電源投入時から上記第１のトランジスタが
導通するまでの一定時間巾のりセット信号を上記第１の
トランジスタより取出すようにしたものである。この構
成によれば、電源スィッチの０Ｎ−ＯＦＦを高速で繰り
返しても確実にスイッチＯＮの瞬間一定時間１］のリセ
ット信号を発生することとなる。
１のコンデンサを含む時定数回路とその第１のコンデン
サの蓄積電荷を放電するだめの放電回路を有し、電源投
入時上記放電回路により」二記第１のコンデンサの蓄積
電荷を放電し、引続き一定時定数でもって上記第１のコ
ンデンサに充電型ｉ し、この充電電圧がしきいイ１ｒ上えた時上記第１のコ
ンデンサ電圧をベース駆動信号とする第１のトランジス
タが導通し、電源投入時から上記第１のトランジスタが
導通するまでの一定時間巾のりセット信号を上記第１の
トランジスタより取出すようにしたものである。この構
成によれば、電源スィッチの０Ｎ−ＯＦＦを高速で繰り
返しても確実にスイッチＯＮの瞬間一定時間１］のリセ
ット信号を発生することとなる。
実施例の説明
以下、本発明に係るリセット回路をその一実施例を示す
第３図およびその動作を説明する第４図により、上記と
同一箇所には同一番号、符号を付して説明する。
第３図およびその動作を説明する第４図により、上記と
同一箇所には同一番号、符号を付して説明する。
イノチＳ ＷがＯＮのつとコンデンサＣ１の電荷を確実
に放電するようにしたものである。この放電回路３は電
源と接地点間に接続されたコンデンサＣと抵抗Ｒが時定
数回路を構成し、電源が投２ ４ 人されると同時に第４図に駆動信号ｖ４として示すよう
な微分波形を上記コンデンサＣ２と抵抗Ｒ４の接続点に
発生する０この駆動信号■４は電流制限抵抗Ｒ５を介し
てトランジスタＱ２のベースの駆動信号としていること
から、駆動信号■４の振巾がトランジスタＱ２を導通す
るしきい値電圧■ｔｈ’ より大きい間（第４図におけ
る時間１°２）、トランジスタＱ２は導通状態となる。
に放電するようにしたものである。この放電回路３は電
源と接地点間に接続されたコンデンサＣと抵抗Ｒが時定
数回路を構成し、電源が投２ ４ 人されると同時に第４図に駆動信号ｖ４として示すよう
な微分波形を上記コンデンサＣ２と抵抗Ｒ４の接続点に
発生する０この駆動信号■４は電流制限抵抗Ｒ５を介し
てトランジスタＱ２のベースの駆動信号としていること
から、駆動信号■４の振巾がトランジスタＱ２を導通す
るしきい値電圧■ｔｈ’ より大きい間（第４図におけ
る時間１°２）、トランジスタＱ２は導通状態となる。
一方、トう／ジスタＱ２のコレクタは上記抵抗Ｒ１とコ
ンデンサＣ１の接続点に接続されていることから、上記
時間Ｔ２でコンデンサＣ１の電荷は放電される。
ンデンサＣ１の接続点に接続されていることから、上記
時間Ｔ２でコンデンサＣ１の電荷は放電される。
ここで、コンデンサＣ２と抵抗Ｒ４からなる時定数τ２
＝０２・Ｒ４をコンデンサＣ１と抵抗Ｒ１からなる時定
数τ１−０１・Ｒ１より小さくなるように選択すること
により、電源スィッチＳＷがＯＮになるつどコンデンサ
Ｃ１の電荷は時間Ｔ２で完全に放電され、引続いて抵抗
Ｒ１とコンデンサＣ１で定まる時定数で充電される。そ
して、一定時間［ＩＪＴ でコンデンサＣ１の充電電圧
はトランジスタＱｌ を導通させるに必要なしきい値電
圧■ｔｈをこえ、トランジスタＱ１は導通となる。これ
によりトランジスタＱ１ のコレクタには電源スィッチ
ＳＷを高速でＯＮ−ＯＦＦを繰り返しても第４図に示す
ような一定時間１−ＪＴ１のリセット信号ｖ３が発生す
る。
＝０２・Ｒ４をコンデンサＣ１と抵抗Ｒ１からなる時定
数τ１−０１・Ｒ１より小さくなるように選択すること
により、電源スィッチＳＷがＯＮになるつどコンデンサ
Ｃ１の電荷は時間Ｔ２で完全に放電され、引続いて抵抗
Ｒ１とコンデンサＣ１で定まる時定数で充電される。そ
して、一定時間［ＩＪＴ でコンデンサＣ１の充電電圧
はトランジスタＱｌ を導通させるに必要なしきい値電
圧■ｔｈをこえ、トランジスタＱ１は導通となる。これ
によりトランジスタＱ１ のコレクタには電源スィッチ
ＳＷを高速でＯＮ−ＯＦＦを繰り返しても第４図に示す
ような一定時間１−ＪＴ１のリセット信号ｖ３が発生す
る。
発明の効果
このように構成された本発明のリセット回路によれば、
コンデンサの電荷を放電する放電回路を有しているため
、電源スイッチの０Ｎ−ＯＦＦのみで、かつその○Ｎ−
０ＦＦを高速で繰り返しても確実にスイッチＯＮの瞬間
に一定時間巾のリセット信号を発生させることができ、
産業上有用なものである。
コンデンサの電荷を放電する放電回路を有しているため
、電源スイッチの０Ｎ−ＯＦＦのみで、かつその○Ｎ−
０ＦＦを高速で繰り返しても確実にスイッチＯＮの瞬間
に一定時間巾のリセット信号を発生させることができ、
産業上有用なものである。
第１図は従来例におけるリセット回路を示す回路図、第
２図は第１図の回路を説明するための各部の電圧波形図
、第３図は本発明に係るリセット回路の一実施例を示す
回路図、第４図は第３図の回路を説明するだめの各部の
電圧波形図である。 Ｃ１・・ ・第１のコンデンサ、３ ・放電回路、Ｑｌ
・・・・第１のトランジスタ、ｖ３・・・・ リセ
ット信号、Ｒ１・・第１の抵抗、Ｒ２・・・・第１の電
流制限抵抗、Ｃ２・・・第２のコンデンサ、Ｒ４第２の
抵抗、Ｒ５・第２の電流制限抵抗、Ｑ２・・・第２のト
ランジスタ０
２図は第１図の回路を説明するための各部の電圧波形図
、第３図は本発明に係るリセット回路の一実施例を示す
回路図、第４図は第３図の回路を説明するだめの各部の
電圧波形図である。 Ｃ１・・ ・第１のコンデンサ、３ ・放電回路、Ｑｌ
・・・・第１のトランジスタ、ｖ３・・・・ リセ
ット信号、Ｒ１・・第１の抵抗、Ｒ２・・・・第１の電
流制限抵抗、Ｃ２・・・第２のコンデンサ、Ｒ４第２の
抵抗、Ｒ５・第２の電流制限抵抗、Ｑ２・・・第２のト
ランジスタ０
Claims (2)
- （１）第１のコンデンサを含む時定数回路とその第１の
コンデンサの蓄積電荷を放電するだめの放電回路を有し
、電源投入時上記放電回路により上記第１のコンデンサ
の蓄積電荷を放電し、引続き一定時定数でもって上記第
１のコンデンサに充電し、この充電電圧がそのしきい値
電圧をこえた時上記第１のコンデンサ電圧をベース駆動
信号とする第１のトランジスタが導通し、電源投入時か
ら上記第１のトランジスタが導通するまでの一定時間巾
のリセット信号を上記第１のトランジスタより取出すよ
うにしたことを特徴とするリセット回路。 - （２）電源と接地点間に直列に接続された第１の抵抗と
第１のコンデンサが時定数回路を構成し、上記第１の抵
抗と第１のコンデンサの接続点から第１の電流制限抵抗
を介して第１のトランジスタのベースに駆動信号を印加
するように構成され、放電回路は電源と接地点間に直列
に接続された第２のコンデンサと第２の抵抗からなる時
定敬回路で構成され、上記第２のコンデンサと第２の抵
抗の接続点から第２の電流制限Ａ抵抗を介して第２のト
ランジスタのベースに駆動信号を印加するように構成さ
れ、この第２のトランジスタのコレクタが上記第１の抵
抗と第１のコンデンサの接続点に接続され、上記第１の
トランジスタのコレクタ出力をリセット信号とすること
を特徴とする特許請求の範囲第（１）項記載のリセット
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17507982A JPS5964921A (ja) | 1982-10-05 | 1982-10-05 | リセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17507982A JPS5964921A (ja) | 1982-10-05 | 1982-10-05 | リセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5964921A true JPS5964921A (ja) | 1984-04-13 |
Family
ID=15989867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17507982A Pending JPS5964921A (ja) | 1982-10-05 | 1982-10-05 | リセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5964921A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5463336A (en) * | 1994-01-27 | 1995-10-31 | Rockwell International Corporation | Supply sensing power-on reset circuit |
-
1982
- 1982-10-05 JP JP17507982A patent/JPS5964921A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5463336A (en) * | 1994-01-27 | 1995-10-31 | Rockwell International Corporation | Supply sensing power-on reset circuit |
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