JPS6320188Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は単発パルス信号発生回路に関し、特に
トリガ信号に応答して一定期間パルス信号を発生
するための単発パルス信号発生回路に関する。

単発パルス信号発生回路の代表的な例として単
安定マルチバイブレータが広く知られている。
かゝる単安定マルチバイブレータの単発パルス発
生特性を利用して、例えばパワーアンプ等におけ
る過電流による能動素子の破壊等を防止するため
にプロテクタ回路が用いられている。すなわち、
能動素子に過電流が流れたことを検知してトリガ
信号を発生せしめ、このトリガ信号により単安定
マルチバイブレータを起動して、一定時間保護用
のパルス信号を発生する方式がある。

かゝる保護回路では、単安定マルチバイブレー
タの時定数設定用に特別にコンデンサが必要であ
り、パワーアンプ等を保護回路を含めたIC（集積
回路）構成とした場合、コンデンサ外付けのため
の接続用ピンが独立に必要となる欠点がある。

従つて、これを排除すべく第１図に示す如き保
護回路用の単発パルス信号発生回路が提案されて
いる。すなわち、電源Vccを抵抗R₁によりコンデ
ンサC₁に充電するようにし、この充電々荷をゲ
ートＧにトリガ信号が印加されたゲート制御型の
一方向性素子（以下SCRと称す）１により放電
せしめ、このコンデンサC₁の端子電圧を抵抗R₂
を介してレベル比較器２により基準レベルE₁と
比較して単発パルス（OUT）を発生するように
したものである。

この例では、コンデンサC₁は回路装置におけ
る回路電源＋Vccのリツプルを取り除くためのリ
ツプル除去コンデンサと併用可能なために、特別
にコンデンサを付加する必要がなく、回路のIC
化に際してもピン数の増加が防止される。

しかしながら、第２図ａ〜ｃにトリガ入力、コ
ンデンサC₁の端子電圧及び出力OUTの各波形を
夫々示す如く、回路出力OUTが、トリガ入力到
来時t₁に対して期間t₁〜t₂だけ遅れて発生される
ために、即応性が必要とされる保護回路には不適
となつている。

従つて、本考案の目的はトリガ入力に対して即
座に応答して単発パルスを発生し得る単発パルス
信号発生回路を提供することである。

以下、本考案について図面を用いて説明する。

第３図は本考案の一実施例の回路図であり、第
１図と同等部分は同一符号により示されている。
蓄電素子としては、第１図と同様に回路の電源フ
イルタ用コンデンサC₁を併用しており、抵抗R₁
が充電手段を構成し、R₁・C₁なる時定数をもつ
てコンデンサC₁は充電される。同じくSCR₁がコ
ンデンサC₁の両端に接続されてコンデンサC₁の
放電手段となつており、このSCRのオン時のイ
ンピーダンスを調整することによつて放電時定数
が定まる。

コンデンサC₁の端子電圧がインピーダンス素
子である抵抗R₂を介してレベル比較器２の１入
力となつており、基準電圧E₁とレベル比較され
る。更に、SCR1のゲート電圧を検出すべく別の
レベル比較器３が設けられており、この比較器３
の１入力にゲート電圧が、また他入力には接地レ
ベルに近い基準電圧E₂が夫々印加されている。
そして、この比較出力によりオンオフ制御される
スイツチング素子４が設けられており、先のレベ
ル比較器２の一入力を所定電囲位すなわちアース
電位にクランプするようになつている。

第４図ａ〜ｅは第３図の回路の各部動作波形図
であり、時刻t₁においてａのようにトリガ信号電
流がSCR1のゲートに加えられると、SCR1は即
座にオンとなり、コンデンサC₁の充電々荷を所
定時定数をもつて放電する。このコンデンサC₁
の端子電圧がｂに示す如く低下すると同時に
SCR1のゲート電極の電圧もそれに応じて低下し
てｃに示すようになり、比較器３の基準レベル
E₂まで達する。この期間t₁〜t₃においては、レベ
ル比較器３の出力はｄの如く低レベルになるよう
構成して、この低レベル出力によりスイツチング
素子４をオンとするようになせば、レベル比較器
２の出力OUTはｅのように期間t₁〜t₃において高
レベルとなる。すなわち、トリガ入力に即応して
単発パルスOUTが発生される。

時刻t₃になるとゲート電極の電圧は基準レベル
E₂より低下するので、比較器３の出力は反転し
てｄのように高レベルへ遷移する。従つて、スイ
ツチング素子がオフとなり、比較器２の一入力の
クランプが解除される。よつて、比較器２の一入
力はコンデンサC₁の端子電圧が印加されること
になる。こゝで、時刻t₃から所定時間経過すると
コンデンサC₁の端子電圧がアース電位近くなつ
てSCR1はオフとなるから、この時点を境にして
コンデンサC₁は抵抗R₁を介して充電され始める。
よつてコンデンサC₁の端子電圧はｂのように上
昇して基準レベルE₁に達する時刻t₄にて、レベル
比較器２の出力OUTは、高レベル状態から低レ
ベルへ遷移して、ｅのように単発パルスOUTを
発生する。従つて、出力波形ｅに示すように、ト
リガ入力時t₁からコンデンサC₁の放電々圧が基準
レベルE₁へ降下する時点t₂までの間は、比較器３
及びスイツチング素子４の作用により、比較器２
の一入力が低レベル（アースレベル）にクランプ
されているために、出力OUTは即座に高レベル
となるものである。

第５図は第３図の回路の具体例を示す図であ
り、SCR1としては図のように、２つのコンプリ
メンタリなトランジスタQ₁及びQ₂を用いて構成
している。すなわちPNPトランジスタQ₁のベー
スとNPNトランジスタQ₂のコレクタとが直結さ
れ、トランジスタQ₁のコレクタとトランジスタ
Q₂のベースとが抵抗R₄を介して接続されており、
トランジスタQ₁のエミツタ及びコレクタがSCR1
のアノード及びゲートとなりまた、トランジスタ
Q₂のエミツタがカソードとなる。尚、トランジ
スタQ₁のエミツタとトランジスタQ₂のコレクタ
との間に抵抗R₃が、またトランジスタQ₂のエミ
ツタと接地間に抵抗R₅が、更にはトランジスタ
Q₁のコレクタと接地間には抵抗R₆が夫々接続さ
れている。

レベル比較器２はNPNトランジスタQ₄よりな
り、エミツタには基準電圧発生源としてのツエナ
ーダイオードZD₁による電圧が抵抗R₁₁を介して
印加されており、そのコレクタ負荷R₁₀より回路
出力OUTが導出されている。尚、抵抗R₁₂はダイ
オードZD₁のバイアス用である。

比較器３及びスイツチング素子４が１個の
NPNトランジスタQ₃により併用されており、
SCR1のゲート出力が抵抗R₇を介してトランジス
タQ₃のベースに印加されており、そのエミツタ
と接地間に抵抗R₈が設けられている。そして、
コレクタ出力が抵抗R₉を介してトランジスタQ₄
のベース入力に印加されている。尚、コンデンサ
C₁の両端に設けられているツエナーダイオード
ZD₂はコンデンサC₁の最大充電々圧を一定値に抑
えるものである。

叙上のように、本考案によればトリガ入力に即
応して一定のパルス幅を有する単発出力を発生す
ることができるので、即応性の要求されるパワー
アンプのプロテクタ回路等に用いて好適となる。

尚、上記の回路例はこれに限定されることなく
種々の改変が可能であることは明らかである。

【図面の簡単な説明】

第１図は現在提案されている単発パルス発生回
路の一例を示す図、第２図は第１図の回路の各部
動作波形図、第３図は本考案の実施例の回路図、
第４図は第３図の回路の各部動作波形図、第５図
は第３図の回路の具体例を示す図である。 主要部分の符号の説明、１……SCR、２，３
……レベル比較器、４……スイツチング素子、
C₁……コンデンサ、R₁……充電抵抗。

Claims (1)

【実用新案登録請求の範囲】
1. 蓄電素子と、この蓄電素子へ所定時定数をもつ
   て充電する充電手段と、前記蓄電素子の充電々荷
   を所定時定数をもつて放電すべく設けられたゲー
   ト制御型の一方向性素子と、前記蓄電素子の端子
   電圧がインピーダンス素子を介して一入力に印加
   され他入力に基準電圧が印加されたレベル比較手
   段と、前記一方向性素子のゲート電圧を検出して
   この電圧が所定値以下のときに前記レベル比較器
   の一入力を所定電位にクランプするクランプ手段
   とを含み、前記一方向性素子のゲートにトリガ信
   号を印加して前記レベル比較手段の出力から単発
   パルスを得るようにしたことを特徴とする単発パ
   ルス信号発生回路。