JPS5960676A - マルチプロセツサ方式 - Google Patents
マルチプロセツサ方式Info
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- JPS5960676A JPS5960676A JP17211982A JP17211982A JPS5960676A JP S5960676 A JPS5960676 A JP S5960676A JP 17211982 A JP17211982 A JP 17211982A JP 17211982 A JP17211982 A JP 17211982A JP S5960676 A JPS5960676 A JP S5960676A
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- JP
- Japan
- Prior art keywords
- processor
- processing
- signal
- dedicated processor
- interrupt
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、命令を高速処理する専用プロセッサとシステ
ムを制御する汎用プロセッサで構成される情報処理シス
テムに係り、特に専用プロセッサにおいて汎用プロセッ
サに対する割込み要因が発生したとき、専用プロセッサ
は、汎用プロセッサに割込みをかけ、しかる後に割込み
要因の種別を示す信号を送出するようになったマルチプ
ロセッサ方式に関するものである。
ムを制御する汎用プロセッサで構成される情報処理シス
テムに係り、特に専用プロセッサにおいて汎用プロセッ
サに対する割込み要因が発生したとき、専用プロセッサ
は、汎用プロセッサに割込みをかけ、しかる後に割込み
要因の種別を示す信号を送出するようになったマルチプ
ロセッサ方式に関するものである。
第１図は従来のマルチプロセッサ方式の構成の概要を示
す図、第２図は割込み要因が発生した場合のプロセッサ
における処理の概要を示す図である。第１図において、
１は専用プロセッサ、２は汎用プロセッサ、３は主記憶
装置、４は端末装置、５はアドレス−バス、６はテーク
・パス、７はＩＮＴ信号線を示す。
す図、第２図は割込み要因が発生した場合のプロセッサ
における処理の概要を示す図である。第１図において、
１は専用プロセッサ、２は汎用プロセッサ、３は主記憶
装置、４は端末装置、５はアドレス−バス、６はテーク
・パス、７はＩＮＴ信号線を示す。
従来、第１図に示すように、命令を高速処理すロセノサ
２で構成される情報処理システムがある。
２で構成される情報処理システムがある。
この汎用プロセッサ２は主記憶装置３からのＴＬＢ（Ｔ
ｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆ
ｅｒ ）索引や割込み処理等を行い、命令専用プロセッ
サ１の高速動作を可能にしている。したがって第１図に
示すように、各種端末装置４は、汎用プロセッサ２に接
続され、汎用プロセッサ２によりアクセス、制御される
。専用プロセッサ１は、命令を取り出し、独自に処理を
行うが、限られた処理専用に用いられる。したがって、
専用プロセッサ１独自で処理不可能な状態になったとき
は汎用プロセッサ２に割込みを生じるようになっている
。専用プロセッサ１と汎用プロセッサ２との間は、ＩＮ
Ｔ信号線７やアドレス管バス５、データ・パス６で接続
されている。そして、専用プロセッサ１に割込み要因が
発生したときには、専用プロセッサ１からＩＮＴ信号線
７を用いて汎用プロセッサ２へＩＮＴ信号が送出され、
割込みがかけられる。この時、専用プロセッサ１自身の
状態が汎用プロセッサ２にリード可能な定められた位置
にセットされる。割込み要因の発生には次のような２点
が考えられる。
ｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆ
ｅｒ ）索引や割込み処理等を行い、命令専用プロセッ
サ１の高速動作を可能にしている。したがって第１図に
示すように、各種端末装置４は、汎用プロセッサ２に接
続され、汎用プロセッサ２によりアクセス、制御される
。専用プロセッサ１は、命令を取り出し、独自に処理を
行うが、限られた処理専用に用いられる。したがって、
専用プロセッサ１独自で処理不可能な状態になったとき
は汎用プロセッサ２に割込みを生じるようになっている
。専用プロセッサ１と汎用プロセッサ２との間は、ＩＮ
Ｔ信号線７やアドレス管バス５、データ・パス６で接続
されている。そして、専用プロセッサ１に割込み要因が
発生したときには、専用プロセッサ１からＩＮＴ信号線
７を用いて汎用プロセッサ２へＩＮＴ信号が送出され、
割込みがかけられる。この時、専用プロセッサ１自身の
状態が汎用プロセッサ２にリード可能な定められた位置
にセットされる。割込み要因の発生には次のような２点
が考えられる。
即ち、■専用プロセッサ１でＤＡＴ （Ｄｙｎａｍｉｃ
ＡｄｄｒｅｓａＴｒａｎｓｌａｔｉｏｎ ）機構に関
するページの入れ替え、ＴＬＢフォルトなどが生じその
処理が行えないため汎用プロセッサ２に処理の続行を依
頼する場合、■専用プロセッサ１内でパリティ・エラー
等の異常状態が発生した場合である。これらの割込み要
因が発生した場合には、その状態を専用プロセッサ１内
に持ち、専用プロセッサ１は停止する。汎用プロセンサ
２は、ＩＮＴ信号を受付けた後、アドレス・パス５及び
データ・パス６を用いてその状態を読込み、上記■か■
かの区別を行い、夫々の処理を行う。
ＡｄｄｒｅｓａＴｒａｎｓｌａｔｉｏｎ ）機構に関
するページの入れ替え、ＴＬＢフォルトなどが生じその
処理が行えないため汎用プロセッサ２に処理の続行を依
頼する場合、■専用プロセッサ１内でパリティ・エラー
等の異常状態が発生した場合である。これらの割込み要
因が発生した場合には、その状態を専用プロセッサ１内
に持ち、専用プロセッサ１は停止する。汎用プロセンサ
２は、ＩＮＴ信号を受付けた後、アドレス・パス５及び
データ・パス６を用いてその状態を読込み、上記■か■
かの区別を行い、夫々の処理を行う。
割込み要因が発生した場合の従来の処理を説明するタイ
ム拳チャートが第２図に示しである。従来は、専用プロ
セッサ１に割込み要因が発生すると、それが先に述べた
■の場合であっても、■の場合であっても、同じ割込み
を汎用プロセッサ２に通知する。この時には専用プロセ
ッサ１において、その状態の化ノドを行って停止する。
ム拳チャートが第２図に示しである。従来は、専用プロ
セッサ１に割込み要因が発生すると、それが先に述べた
■の場合であっても、■の場合であっても、同じ割込み
を汎用プロセッサ２に通知する。この時には専用プロセ
ッサ１において、その状態の化ノドを行って停止する。
他方、汎用プロセッサ２では、先に述べたように割込み
判定ルーチンを動作させ、そして専用プロセッサ１の状
態をアドレス・パス５及びデータ・ハス６を用いて読込
み、割込み要因が■なのか■なのかの判断をして処理を
行う必要があった。このため、専用プロセッサ１が正常
動作時で処理の続行を依頼する割込みの場合、専用プロ
セッサｌの停止時間が長くなり、割込みに対する処理時
間が長くな場。したがって、このような従来の割込みの
処理方式では、不要な処理の時間が多くなり、処理の効
率化の妨げに彦っている。
判定ルーチンを動作させ、そして専用プロセッサ１の状
態をアドレス・パス５及びデータ・ハス６を用いて読込
み、割込み要因が■なのか■なのかの判断をして処理を
行う必要があった。このため、専用プロセッサ１が正常
動作時で処理の続行を依頼する割込みの場合、専用プロ
セッサｌの停止時間が長くなり、割込みに対する処理時
間が長くな場。したがって、このような従来の割込みの
処理方式では、不要な処理の時間が多くなり、処理の効
率化の妨げに彦っている。
本発明は、上記の問題を解決するものであって、高速処
理が可能な専用プロセッサの割込み時の停止時間の短縮
を図り、処理効率の向上を図ったマルチプロセッサ方式
を提供することを目的とするものである。
理が可能な専用プロセッサの割込み時の停止時間の短縮
を図り、処理効率の向上を図ったマルチプロセッサ方式
を提供することを目的とするものである。
そのために本発明のマルチプロセッサ方式は、第１プロ
セツサ、第２プロセツサ、及び第１プロセツサと第２プ
ロセツサとの間に通信手段を備えた情報処理システムに
おいて、上記第１プロセツサは、上記第２プロセツサに
処理の続行を依頼する場合若しくは異常状態が生じた場
合には、上記第２プロセツサに割込みをかけ、しかる後
、処理の続行を依頼する場合には依頼する情報のセット
を行って割込み要因が処理の続行を依頼するものか異常
状態が生じたものかを示す種別信号を送出し、上記第２
プロセツサは、上記第１プロセツサから割込みがかけら
れた場合には、割込み判定ルーチンを実行し割込み処理
が可能になったとき、上記種別信号を認識するように構
成されたことを特徴とするものである。
セツサ、第２プロセツサ、及び第１プロセツサと第２プ
ロセツサとの間に通信手段を備えた情報処理システムに
おいて、上記第１プロセツサは、上記第２プロセツサに
処理の続行を依頼する場合若しくは異常状態が生じた場
合には、上記第２プロセツサに割込みをかけ、しかる後
、処理の続行を依頼する場合には依頼する情報のセット
を行って割込み要因が処理の続行を依頼するものか異常
状態が生じたものかを示す種別信号を送出し、上記第２
プロセツサは、上記第１プロセツサから割込みがかけら
れた場合には、割込み判定ルーチンを実行し割込み処理
が可能になったとき、上記種別信号を認識するように構
成されたことを特徴とするものである。
以下、本発明の実施例を図面を参照しつつ説明する。
第３図は本発明のマルチプロセッサ方式の１実施例を示
す図、第４図は割込み要因が発生した場合の本発明にお
ける専用プロセッサによる処理の概要を示す図、第５図
は本発明に用いられるＩＮＴ信号と種別信号の送出回路
の１実施例を示す図、第６図は本発明に用いられるステ
ィタス・セット回路の１実施例を示す図である。図にお
いて、工ないし７け第１図に対応するものであり、８は
種別（ｇ号線、９と１０はフリップ・フロップ、１１は
オア・ゲート、１２はアンド争ゲート、１３はノア・ゲ
ート、１４はインバータ、１５−１ないし１５−ルど１
７−１ないし１７−ｎはレジスタ、１６−１な’１７’
Ｌ １６− ｎと１８はマルチプレクサ、１９はデコ
ーダを示す。
す図、第４図は割込み要因が発生した場合の本発明にお
ける専用プロセッサによる処理の概要を示す図、第５図
は本発明に用いられるＩＮＴ信号と種別信号の送出回路
の１実施例を示す図、第６図は本発明に用いられるステ
ィタス・セット回路の１実施例を示す図である。図にお
いて、工ないし７け第１図に対応するものであり、８は
種別（ｇ号線、９と１０はフリップ・フロップ、１１は
オア・ゲート、１２はアンド争ゲート、１３はノア・ゲ
ート、１４はインバータ、１５−１ないし１５−ルど１
７−１ないし１７−ｎはレジスタ、１６−１な’１７’
Ｌ １６− ｎと１８はマルチプレクサ、１９はデコ
ーダを示す。
本発明は、第３図に１実施例を示したように、専用プロ
セッサ１と汎用プロセッサ２との間に新たに種別信号線
８を設けたものである。そして、専用プロセッサ１に割
込み要因が発生すると、直ちに専用プロセッサ１からＩ
ＮＴ信号線７を用いて汎用プロセッサ２にＩＮＴ信号を
送出すると共に、汎用プロセッサ２にリード可能な定め
られた位ＩＶに専用プロセッサ１の状態を設定してから
割込み要因の種別信号を種別信号線８を用いて汎用プロ
セッサ２に通知し、そして停止するものである。
セッサ１と汎用プロセッサ２との間に新たに種別信号線
８を設けたものである。そして、専用プロセッサ１に割
込み要因が発生すると、直ちに専用プロセッサ１からＩ
ＮＴ信号線７を用いて汎用プロセッサ２にＩＮＴ信号を
送出すると共に、汎用プロセッサ２にリード可能な定め
られた位ＩＶに専用プロセッサ１の状態を設定してから
割込み要因の種別信号を種別信号線８を用いて汎用プロ
セッサ２に通知し、そして停止するものである。
割込み要因が発生した場合の専用プロセッサ１による処
理の概要を第４図を参照しつつ説明する。
理の概要を第４図を参照しつつ説明する。
専用プロセッサ１に■で割込み要因が発生すると、ＩＮ
Ｔ信号をＩＮＴ信号線７を用いて汎用プロセッサ２に送
出し、割込みをかける。そして専用プロセッサ１自身の
状態のセントなど所定の処理を行い、■で割込み要因が
先に述べた■であるか■であるかを示す種別信号を種別
信号線８を用いて汎用プロセッサ２に通知し、停止する
。他方、汎用プロセッサ２では、専用プロセッサ１から
ＩＮＴ信号が送られてくると割込み判定ルーチンを通っ
た後、◎で種別信号線８からの信号をみて割込み処理を
行う。例えば種別信号が論理「１」である場合には、専
用プロセッサ１が■の異常状態ではないので、専用プロ
セッサ１から依頼された処理のみを行い、専用プロセッ
サ１を再起動させる。
Ｔ信号をＩＮＴ信号線７を用いて汎用プロセッサ２に送
出し、割込みをかける。そして専用プロセッサ１自身の
状態のセントなど所定の処理を行い、■で割込み要因が
先に述べた■であるか■であるかを示す種別信号を種別
信号線８を用いて汎用プロセッサ２に通知し、停止する
。他方、汎用プロセッサ２では、専用プロセッサ１から
ＩＮＴ信号が送られてくると割込み判定ルーチンを通っ
た後、◎で種別信号線８からの信号をみて割込み処理を
行う。例えば種別信号が論理「１」である場合には、専
用プロセッサ１が■の異常状態ではないので、専用プロ
セッサ１から依頼された処理のみを行い、専用プロセッ
サ１を再起動させる。
しかし、種別信号が論理「０」である場合には、専用プ
ロセッサ１が異常状態であるので異常処理を行う。この
ように第４図から明らかなように、専用プロセッサ１は
、割込み要因が発生すると、停止する０点より前の０点
で既に割込みをかけ、しかも汎用プロセッサ２も割込み
判定ルーチンを通った後、種別信号により割込み要因が
先に述べた■であるのか■であるのかを認識するので、
正常動作時の専用プロセッサ１からの依頼を効率的に処
理することができ、高速処理が可能な専用プロセッサ１
を長時間停止させることがなくなる。
ロセッサ１が異常状態であるので異常処理を行う。この
ように第４図から明らかなように、専用プロセッサ１は
、割込み要因が発生すると、停止する０点より前の０点
で既に割込みをかけ、しかも汎用プロセッサ２も割込み
判定ルーチンを通った後、種別信号により割込み要因が
先に述べた■であるのか■であるのかを認識するので、
正常動作時の専用プロセッサ１からの依頼を効率的に処
理することができ、高速処理が可能な専用プロセッサ１
を長時間停止させることがなくなる。
次に本発明に用いられるＩＮＴ信号と種別信号の送出回
路の１実施例を第５図を参照しつつ説明する。第５図に
おいて、ノア・ゲート１３の入力端子には専用プロセッ
サ１内のパリティ・チェック回路やＥ ＣＣ（Ｅｒｒｏ
ｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ
）回路などからの各種エラー情報か供給され、オア・
ゲート１１の入力端子には、ＴＬＢフォルト信号やプロ
テクション信号など専用プロセッサ１自身では処理不可
能な状態を示す信号、及びインバータ１４を通してノア
・ゲート１３の出力信号が供給される。又、フリップ・
フロップ１０の入力端子には、正常に各スティタスがセ
ットされたことを示すセント終了信号が供給される。フ
リップ・フロップ９の入力端子にはオア・ゲート１１の
出力端子が接続され、フリップ・フロップ９の出力端子
はＩＮＴ信号線７に接続されると共に、スティタスをセ
ントするレジスタに接続されてスティタス・七ノド信号
として用いられる。アンド・ゲート１２の入力端子には
フリップ・フロップ１０の出力端子とノア・ゲート１３
の出力端子が接続され、アンド・ゲート１２の出力端子
は種別信号線８に接続される。このような接続構成によ
り、ノア・ゲー１１３は、各種エラー情報が論理「０」
であれば論理「１」の信号を出力する。したがって、Ｔ
ＬＢフォルト信号やプロテクション信号が論理「１」に
なると、オア・ゲート１１を通してフリップ・フロップ
９の入力端子が論理「１」になるから、フリップ・フロ
ップ９がセットされ、ＩＮＴ信号線７の信号及びスティ
タス・セント信号が論理「１」になる。スティタスのセ
ット中にエラーがなく、全てのレジスタが正常にセット
されると、セット終了信号が論理「１」にされる。
路の１実施例を第５図を参照しつつ説明する。第５図に
おいて、ノア・ゲート１３の入力端子には専用プロセッ
サ１内のパリティ・チェック回路やＥ ＣＣ（Ｅｒｒｏ
ｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ
）回路などからの各種エラー情報か供給され、オア・
ゲート１１の入力端子には、ＴＬＢフォルト信号やプロ
テクション信号など専用プロセッサ１自身では処理不可
能な状態を示す信号、及びインバータ１４を通してノア
・ゲート１３の出力信号が供給される。又、フリップ・
フロップ１０の入力端子には、正常に各スティタスがセ
ットされたことを示すセント終了信号が供給される。フ
リップ・フロップ９の入力端子にはオア・ゲート１１の
出力端子が接続され、フリップ・フロップ９の出力端子
はＩＮＴ信号線７に接続されると共に、スティタスをセ
ントするレジスタに接続されてスティタス・七ノド信号
として用いられる。アンド・ゲート１２の入力端子には
フリップ・フロップ１０の出力端子とノア・ゲート１３
の出力端子が接続され、アンド・ゲート１２の出力端子
は種別信号線８に接続される。このような接続構成によ
り、ノア・ゲー１１３は、各種エラー情報が論理「０」
であれば論理「１」の信号を出力する。したがって、Ｔ
ＬＢフォルト信号やプロテクション信号が論理「１」に
なると、オア・ゲート１１を通してフリップ・フロップ
９の入力端子が論理「１」になるから、フリップ・フロ
ップ９がセットされ、ＩＮＴ信号線７の信号及びスティ
タス・セント信号が論理「１」になる。スティタスのセ
ット中にエラーがなく、全てのレジスタが正常にセット
されると、セット終了信号が論理「１」にされる。
この論理「１」の七ノド終了信号によってフリップ・フ
ロップ１０がセットされ、アンド・ゲート１２の論理条
件が成立するので、種別信号線８の信号が論理「１」に
なる。しかし、スティタスの七ノド中にエラーが生じた
場合、又は初めからエラーによりノア・ゲー１１３の出
力が論理「０」の場合には、アンド・ゲート１２の論理
条件は成立しないので、種別信号線８の信号は論理「０
」になる。
ロップ１０がセットされ、アンド・ゲート１２の論理条
件が成立するので、種別信号線８の信号が論理「１」に
なる。しかし、スティタスの七ノド中にエラーが生じた
場合、又は初めからエラーによりノア・ゲー１１３の出
力が論理「０」の場合には、アンド・ゲート１２の論理
条件は成立しないので、種別信号線８の信号は論理「０
」になる。
スティタスのセント回路の１例を示したのが第６図であ
る。第６図において、スティタス・セント信号によって
直接レジスタ１７−１ないし１７−ｒＬ。
る。第６図において、スティタス・セント信号によって
直接レジスタ１７−１ないし１７−ｒＬ。
マルチプレクサ１６−１ないし１６−ｎ等が制御される
。その結果、レジスタ１５−１ないし１５−ｎにセット
されている各種スティタスは、スティタス・七ノド信号
が論理「１」になると、汎用ブロセノザ２からアドレス
・バス５、データ・バス６によってリード可能なレジス
タ１７−１ないし１７−ルにセットされる。全てのレジ
スタ１７−１ないし１７−ルが正常にセットされると七
ノド終了信号が論理「１」にされる。又、スティタスの
七ノド中にエラーが発生した場合には、セット終了信号
は論理「１」にされない。
。その結果、レジスタ１５−１ないし１５−ｎにセット
されている各種スティタスは、スティタス・七ノド信号
が論理「１」になると、汎用ブロセノザ２からアドレス
・バス５、データ・バス６によってリード可能なレジス
タ１７−１ないし１７−ルにセットされる。全てのレジ
スタ１７−１ないし１７−ルが正常にセットされると七
ノド終了信号が論理「１」にされる。又、スティタスの
七ノド中にエラーが発生した場合には、セット終了信号
は論理「１」にされない。
以上の説明から明らかなように、本発明によれば、専用
プロセッサは、割込み要−が発生した時点で直ちに割込
み要求信号を汎用プロセッサに送装置の種別を示す信号
によって処理を効率的に行うことができ、父、専用プロ
セッサでは、割込み要求信号を早い時点で通知すること
によって停止時間の短縮を図ることができ、処理の効率
化と高速化を図ったシステムを構成することができる。
プロセッサは、割込み要−が発生した時点で直ちに割込
み要求信号を汎用プロセッサに送装置の種別を示す信号
によって処理を効率的に行うことができ、父、専用プロ
セッサでは、割込み要求信号を早い時点で通知すること
によって停止時間の短縮を図ることができ、処理の効率
化と高速化を図ったシステムを構成することができる。
第１図は従来のマルチプロセッサ方式の構成の概要を示
す図、第２図は割込み要因が発生した場合のプロセンザ
における処理の概要を示す図、第３図は本発明のマルチ
プロセッサ方式の１実施例を示す図、第４図は割込み要
因が発生した場合の本発明における専用プロセッサによ
る処理の概要を示す図、第５図は本発明に用いられるＩ
ＮＴ信号と種別信号の送出回路の１実施例を示す図、第
６図は本発明に用いられるスティタス・セント回路の１
実施例を示す図である。 １・・・専用プロセッサ、２・・・汎用プロセッサ、３
・・・主記憶装置、４・・・端末装置、５・・・アドレ
ス・バス、６・・・データ書パス、７・・・ＩＮＴ信号
線、８・・・種別信号線、９ど１０・・・フリップ・フ
ロップ、１１・・・オア・ゲート、１２・・・アンド−
ゲート、１３・・・ノア・ゲート、１４・・・インバー
タ、１５−１ないし１５−ｎと１７−１ないし１７−ｎ
−・・レジスタ、１６−１ないし１６−ｎと１８・・・
マルチプレクサ、１９・・・デコーダ。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 プ １ （力 ｊ オ ２ （力 ｔ、？１ａｒＩＬリュユ工乏ブヒ）９込γＬｆｌ＋Ｌ−
’ｙ−ｚ −背 ４ ［ｉ −μシ士斃」押−竺一
す図、第２図は割込み要因が発生した場合のプロセンザ
における処理の概要を示す図、第３図は本発明のマルチ
プロセッサ方式の１実施例を示す図、第４図は割込み要
因が発生した場合の本発明における専用プロセッサによ
る処理の概要を示す図、第５図は本発明に用いられるＩ
ＮＴ信号と種別信号の送出回路の１実施例を示す図、第
６図は本発明に用いられるスティタス・セント回路の１
実施例を示す図である。 １・・・専用プロセッサ、２・・・汎用プロセッサ、３
・・・主記憶装置、４・・・端末装置、５・・・アドレ
ス・バス、６・・・データ書パス、７・・・ＩＮＴ信号
線、８・・・種別信号線、９ど１０・・・フリップ・フ
ロップ、１１・・・オア・ゲート、１２・・・アンド−
ゲート、１３・・・ノア・ゲート、１４・・・インバー
タ、１５−１ないし１５−ｎと１７−１ないし１７−ｎ
−・・レジスタ、１６−１ないし１６−ｎと１８・・・
マルチプレクサ、１９・・・デコーダ。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 プ １ （力 ｊ オ ２ （力 ｔ、？１ａｒＩＬリュユ工乏ブヒ）９込γＬｆｌ＋Ｌ−
’ｙ−ｚ −背 ４ ［ｉ −μシ士斃」押−竺一
Claims (1)
- 第１プロセツサ、第２プロセツサ、及び第１プロセツサ
と第２プロセツサとの間に通信手段を備えた情報処理シ
ステムにおいて、上記第１プロセツサは、上記第２プロ
セツサに処理の続行を依頼する場合若しくは異常状態が
生じた場合には、上記第２プロセツサに割込みをかけ、
Ｌ２かる後、処理の続行を依頼する場合には依頼する情
報のセットを行って割込み要因が処理の続行を依頼する
ものか異常状態が生じたものかを示す種別信号を送出し
、上記第２プロセツサは、上記第１プロセツサから割込
みがかけられた場合には、割込み判定ルーチンを実行し
割込み処理が可能になったとき、上記種別信号を認識す
るように構成されたことを
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17211982A JPS5960676A (ja) | 1982-09-30 | 1982-09-30 | マルチプロセツサ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17211982A JPS5960676A (ja) | 1982-09-30 | 1982-09-30 | マルチプロセツサ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5960676A true JPS5960676A (ja) | 1984-04-06 |
| JPS6349260B2 JPS6349260B2 (ja) | 1988-10-04 |
Family
ID=15935903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17211982A Granted JPS5960676A (ja) | 1982-09-30 | 1982-09-30 | マルチプロセツサ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5960676A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6170653A (ja) * | 1984-09-13 | 1986-04-11 | Fujitsu Ltd | プロセツサ間の割込み制御方式 |
| JPH02502764A (ja) * | 1987-02-06 | 1990-08-30 | アメリカン テレフォン アンド テレグラフ カムパニー | 多重処理を行なう方法および構成 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816366A (ja) * | 1981-07-23 | 1983-01-31 | Nippon Telegr & Teleph Corp <Ntt> | プロセツサ間通信方式 |
-
1982
- 1982-09-30 JP JP17211982A patent/JPS5960676A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816366A (ja) * | 1981-07-23 | 1983-01-31 | Nippon Telegr & Teleph Corp <Ntt> | プロセツサ間通信方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6170653A (ja) * | 1984-09-13 | 1986-04-11 | Fujitsu Ltd | プロセツサ間の割込み制御方式 |
| JPH02502764A (ja) * | 1987-02-06 | 1990-08-30 | アメリカン テレフォン アンド テレグラフ カムパニー | 多重処理を行なう方法および構成 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6349260B2 (ja) | 1988-10-04 |
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