JPS60123949A - 記憶装置制御方式 - Google Patents
記憶装置制御方式Info
- Publication number
- JPS60123949A JPS60123949A JP58231308A JP23130883A JPS60123949A JP S60123949 A JPS60123949 A JP S60123949A JP 58231308 A JP58231308 A JP 58231308A JP 23130883 A JP23130883 A JP 23130883A JP S60123949 A JPS60123949 A JP S60123949A
- Authority
- JP
- Japan
- Prior art keywords
- address
- block
- storage device
- addresses
- cut
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
- G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、記憶装置制御方式に係り、特にＲＡＭの固定
障害発生時において、障害発生部位を効率良く、縮退さ
せるのに好適な記憶装置制御方式である。
障害発生時において、障害発生部位を効率良く、縮退さ
せるのに好適な記憶装置制御方式である。
従来の記憶装置、例えばバッファ記憶制御装置において
、特定のブロックを切り離した状態で運転する場合、全
プロ・ツクに対応して、ブロックの切り離しを指定する
フリップフロップを用意し、切り離すブロックに対応す
るフリップフロップに１′をセットすることにより、切
り離しを行なっていた。しかし、実際に固定障害により
切り離すブロックの数は数個とわずかであるにもかかわ
らず上記方法の場合、ブロックの総数分だけの切り離し
フリップフロップを持たねばならないので、物量が増加
するという欠点があった。
、特定のブロックを切り離した状態で運転する場合、全
プロ・ツクに対応して、ブロックの切り離しを指定する
フリップフロップを用意し、切り離すブロックに対応す
るフリップフロップに１′をセットすることにより、切
り離しを行なっていた。しかし、実際に固定障害により
切り離すブロックの数は数個とわずかであるにもかかわ
らず上記方法の場合、ブロックの総数分だけの切り離し
フリップフロップを持たねばならないので、物量が増加
するという欠点があった。
本発明の目的は、固定障害を起したＲＡＭを部分的に切
り離し、できる限り多くの有効なｌ・ＡＭを残して、効
率良く記憶装置の機能を発揮させ、又できる限り少ない
物量で制御する記憶制御装置を提供することにある。
り離し、できる限り多くの有効なｌ・ＡＭを残して、効
率良く記憶装置の機能を発揮させ、又できる限り少ない
物量で制御する記憶制御装置を提供することにある。
ＲＡＭの固定障害を、障害部分の切り離しによって救う
場合には、フブロノクないし数ブロックの切り離しがで
きれば十分である。従って；切り離すブロックアドレス
を数組記憶しておきｔＲＡＭ参照のたびに比較し、障害
部分を使用し・ないよう制御すればよい。
場合には、フブロノクないし数ブロックの切り離しがで
きれば十分である。従って；切り離すブロックアドレス
を数組記憶しておきｔＲＡＭ参照のたびに比較し、障害
部分を使用し・ないよう制御すればよい。
以下、本発明の一実施例を図により説明する。
図は、本発明によるバッファメモリ周辺のブロック図で
ある。
ある。
２はバッファメモリ、５はパップアメモリに格納したブ
ロックのアドレス情報を保持するアドレスアレイ、４は
バッファメモリに格納したブロックの優先順位を保持す
るリプレースメントアレイである。
ロックのアドレス情報を保持するアドレスアレイ、４は
バッファメモリに格納したブロックの優先順位を保持す
るリプレースメントアレイである。
又５，６は、切り離しブロックのカラムアドレス及びロ
一番号を指定するプリー１カラムアドレスレジスタ、デ
リートローアドレスレジスタであり、７はブロック切り
離しアドレスを鳴動化するブロックデリートフラグであ
る。
一番号を指定するプリー１カラムアドレスレジスタ、デ
リートローアドレスレジスタであり、７はブロック切り
離しアドレスを鳴動化するブロックデリートフラグであ
る。
本実施例は、最大２ブロツクの切り離しができるバッフ
ァ記憶制御装置の例を示している。
ァ記憶制御装置の例を示している。
界−下、固定障害によるブロック切り離しの動作につい
て説明する。
て説明する。
バッファメモリ２より読出したデータは、バッファデー
タレジスタ１１を経て、固定障害検出回路１２で検出し
、同一アドレスで５回以上エラーが起っている場合これ
を固定障害として、障。
タレジスタ１１を経て、固定障害検出回路１２で検出し
、同一アドレスで５回以上エラーが起っている場合これ
を固定障害として、障。
害の起ったアシレスを含むブロックの切り離しを開始す
る。まずブロックデリートフラグがＤとなっている未使
用のブロックデリートカラムアドレスレジスタ５へ障害
の起きたブロックアドレスを転送する。
る。まずブロックデリートフラグがＤとなっている未使
用のブロックデリートカラムアドレスレジスタ５へ障害
の起きたブロックアドレスを転送する。
同様に、障害の起きたローアドレスをブロック７’ Ｉ
Ｊ−ドローアドレスレジスタ６へ転送し、ブロックデリ
ートフラグを１′とする。これＫＪす、障害ブロックの
切り離しが完了する。
Ｊ−ドローアドレスレジスタ６へ転送し、ブロックデリ
ートフラグを１′とする。これＫＪす、障害ブロックの
切り離しが完了する。
次にブロック切り離し後の動作について説明する。
外部よりバッファメモリに対する読出し要求があると、
そのアドレスはアドレス線１４を経てアドレスレジスタ
１へ転送される。
そのアドレスはアドレス線１４を経てアドレスレジスタ
１へ転送される。
アドレスレジスタ１の下位アドレスは、バッファメモリ
２のブロックのカラムアドレスとして使用され、バッフ
ァメモリＬアドレスアレイ５．リプレースメントアレイ
４を同時に参照する。又アドレスレジスタ１の上位のア
ドレスは、アドレスアレイより読出したアドレスと比。
２のブロックのカラムアドレスとして使用され、バッフ
ァメモリＬアドレスアレイ５．リプレースメントアレイ
４を同時に参照する。又アドレスレジスタ１の上位のア
ドレスは、アドレスアレイより読出したアドレスと比。
較され、所望のアドレスのデータがバッファメモリにあ
るかどうかを調べる。
るかどうかを調べる。
又、読出しアドレスは、ブロックデリートアドレス５と
、比較器８で比較され、一致すればプロンクデリートロ
ーアドレスレジスタで指定するローのパンツアメモリ無
効化信号（９又は１０）が１となる。パンツアメモリ無
効化信号が１となると、アドレスアレイから読出したア
ドレスと、アドレスレジスタ１の上位アドレスが一致し
た場合でもアンドゲート１０の出力は０となり、バンフ
ァ不在′ラッチ１５を１′として、バッファメモリ内の
データを使用せず、主記憶へ不在ブロックの転送を要求
する。。
、比較器８で比較され、一致すればプロンクデリートロ
ーアドレスレジスタで指定するローのパンツアメモリ無
効化信号（９又は１０）が１となる。パンツアメモリ無
効化信号が１となると、アドレスアレイから読出したア
ドレスと、アドレスレジスタ１の上位アドレスが一致し
た場合でもアンドゲート１０の出力は０となり、バンフ
ァ不在′ラッチ１５を１′として、バッファメモリ内の
データを使用せず、主記憶へ不在ブロックの転送を要求
する。。
一方、主記憶からのブロック転送で、転送すべきロ一番
号は、ブロックの切り離しが行なわれてない場合は、リ
プレースメントアレイ４の内容によって決定するが、ブ
ロックの切り離しのためバッファメモリ無効化信号９が
１′となつ “ている時は、無効化されていないロ一番
号を置換ローアドレスとしてラッチ１５ヘセツトする。
号は、ブロックの切り離しが行なわれてない場合は、リ
プレースメントアレイ４の内容によって決定するが、ブ
ロックの切り離しのためバッファメモリ無効化信号９が
１′となつ “ている時は、無効化されていないロ一番
号を置換ローアドレスとしてラッチ１５ヘセツトする。
以下の様にして切り離されたブロックの稗出しと書き込
みを抑止し、残ったブロックを使って、バッファメモリ
としての機能をはだすことができる。 ・ なお、本発明はＢＳに限らずＲＡＭを使用１〜九装置一
般に適用できることはいうまでもない。
みを抑止し、残ったブロックを使って、バッファメモリ
としての機能をはだすことができる。 ・ なお、本発明はＢＳに限らずＲＡＭを使用１〜九装置一
般に適用できることはいうまでもない。
本発明によれば、切り離すアドレスを記憶しこれと読み
出しアドレスを比較することで切り離した部分への読み
出゛しと書き込みを抑止し、残りの部分を使用するよう
制御するので、一部分を切り離した後も記憶装置として
の機能をは ゛たすことができる。又、ＲＡＭの固定障
害は、多くの部分で起ることはなく、切り離すブロノり
数も多くする必要がない。従って本発明で行なっている
ように、切り離すことのできるブロックを数個用意する
方法は、少ない物量で充分な効果を得る方法と言える。
出しアドレスを比較することで切り離した部分への読み
出゛しと書き込みを抑止し、残りの部分を使用するよう
制御するので、一部分を切り離した後も記憶装置として
の機能をは ゛たすことができる。又、ＲＡＭの固定障
害は、多くの部分で起ることはなく、切り離すブロノり
数も多くする必要がない。従って本発明で行なっている
ように、切り離すことのできるブロックを数個用意する
方法は、少ない物量で充分な効果を得る方法と言える。
図は本発明の一実施例のバッファメモリ及びその周辺の
ブロック図である。 １１アドレスレジスタ、 ２＋バツフアメモリ。 ５Ｉアドレスアレイ、 ４＝リプレースメントアレイ、 ７：ブロックデリートフラグ、 ８＝比較器、 １０１アンドゲート、 １１；バッファデータレジスタ、 １２１固定障害検出回路、 １５１バツフア不在ラツチ、
ブロック図である。 １１アドレスレジスタ、 ２＋バツフアメモリ。 ５Ｉアドレスアレイ、 ４＝リプレースメントアレイ、 ７：ブロックデリートフラグ、 ８＝比較器、 １０１アンドゲート、 １１；バッファデータレジスタ、 １２１固定障害検出回路、 １５１バツフア不在ラツチ、
Claims (1)
- ｊ、ＲＡＭの固定障害が発生したことを検出す・る手段
を備えた記憶制御装置において、固定障５害の発生した
ＲＡＭのアドレスを保持する１つ以上の固定障害アドレ
スレジスタを設け、ＲＡＭアクセス時にアクセス・アド
レスと固定障害アドレスレジスタの内容を比較し、一致
した場合には、その部分を使用しないようにすることで
固定障害の発生した任意ブロックを切り離１゜ことを特
徴とする記憶装置制御方式。 。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58231308A JPS60123949A (ja) | 1983-12-09 | 1983-12-09 | 記憶装置制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58231308A JPS60123949A (ja) | 1983-12-09 | 1983-12-09 | 記憶装置制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60123949A true JPS60123949A (ja) | 1985-07-02 |
Family
ID=16921584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58231308A Pending JPS60123949A (ja) | 1983-12-09 | 1983-12-09 | 記憶装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60123949A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008155805A1 (ja) * | 2007-06-20 | 2008-12-24 | Fujitsu Limited | キャッシュメモリ装置、演算処理装置及びその制御方法 |
-
1983
- 1983-12-09 JP JP58231308A patent/JPS60123949A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008155805A1 (ja) * | 2007-06-20 | 2008-12-24 | Fujitsu Limited | キャッシュメモリ装置、演算処理装置及びその制御方法 |
| JPWO2008155805A1 (ja) * | 2007-06-20 | 2010-08-26 | 富士通株式会社 | キャッシュメモリ装置、演算処理装置及びその制御方法 |
| JP4595029B2 (ja) * | 2007-06-20 | 2010-12-08 | 富士通株式会社 | キャッシュメモリ装置、演算処理装置及びその制御方法 |
| US8700947B2 (en) | 2007-06-20 | 2014-04-15 | Fujitsu Limited | Cache memory apparatus, execution processing apparatus and control method thereof |
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