JPH05342100A - キャッシュメモリ一致制御方式 - Google Patents
キャッシュメモリ一致制御方式Info
- Publication number
- JPH05342100A JPH05342100A JP4145140A JP14514092A JPH05342100A JP H05342100 A JPH05342100 A JP H05342100A JP 4145140 A JP4145140 A JP 4145140A JP 14514092 A JP14514092 A JP 14514092A JP H05342100 A JPH05342100 A JP H05342100A
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- JP
- Japan
- Prior art keywords
- data
- cache
- memory
- processor
- bus
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】キャッシュメモリを使用する情報処理装置にお
いて、キャッシュメモリの内容と主記憶装置の内容の一
致制御を効率的に行なう。 【構成】キャッシュのヒット，ミスヒットの切分けに用
いられる２つのＴＧＭ７１，７２を用意し、一方を通常
のキャッシュアクセスに、もう一方を主記憶への書込み
監視用に使用し、キャッシュ内のデータに書込みが生じ
た場合には、監視用タグメモリを無効化し、キャッシュ
アクセス用タグメモリとその役割を交換させる。キャッ
シュ無効化時にプロセサのキャッシュアクセスを止める
時間を短くする。
いて、キャッシュメモリの内容と主記憶装置の内容の一
致制御を効率的に行なう。 【構成】キャッシュのヒット，ミスヒットの切分けに用
いられる２つのＴＧＭ７１，７２を用意し、一方を通常
のキャッシュアクセスに、もう一方を主記憶への書込み
監視用に使用し、キャッシュ内のデータに書込みが生じ
た場合には、監視用タグメモリを無効化し、キャッシュ
アクセス用タグメモリとその役割を交換させる。キャッ
シュ無効化時にプロセサのキャッシュアクセスを止める
時間を短くする。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置のキャッシ
ュメモリ一致制御方式に関する。
ュメモリ一致制御方式に関する。
【０００２】
【従来の技術】図２は従来のキャッシュメモリ一致制御
方式の一例を示す情報処理装置のブロック図である。プ
ロセッサ（以下ＰＲＣ）１は緩衝手段（以下ＢＵＦ）２
を通じて主記憶装置（以下ＭＭ）５及び入出力装置（以
下ＩＯＥ）６が接続されているアドレスバス（以下Ａ
Ｂ）２１，データバス（以下ＤＢ）２２，制御バス（以
下ＣＢ）２３に接続されている。ＡＢ２１，ＤＢ２２，
ＣＢ２３上でＭＭ５に対する書込みが生じると、監視手
段（以下ＳＵＰ）１０は第２のタグメモリ（以下ＴＧ
Ｍ）７２を参照し、キャッシュデータメモリ（以下ＣＤ
Ｍ）８の内容の有効性を照合する。書込みがＣＤＭ８内
にあるデータに対するものであった場合には、キャッシ
ュ無効化制御線１０４を通じてＰＲＣ１のキャッシュ呼
出しを一時的に禁止し、ＴＧＭ７１の該当箇所の無効化
を行なっていた。
方式の一例を示す情報処理装置のブロック図である。プ
ロセッサ（以下ＰＲＣ）１は緩衝手段（以下ＢＵＦ）２
を通じて主記憶装置（以下ＭＭ）５及び入出力装置（以
下ＩＯＥ）６が接続されているアドレスバス（以下Ａ
Ｂ）２１，データバス（以下ＤＢ）２２，制御バス（以
下ＣＢ）２３に接続されている。ＡＢ２１，ＤＢ２２，
ＣＢ２３上でＭＭ５に対する書込みが生じると、監視手
段（以下ＳＵＰ）１０は第２のタグメモリ（以下ＴＧ
Ｍ）７２を参照し、キャッシュデータメモリ（以下ＣＤ
Ｍ）８の内容の有効性を照合する。書込みがＣＤＭ８内
にあるデータに対するものであった場合には、キャッシ
ュ無効化制御線１０４を通じてＰＲＣ１のキャッシュ呼
出しを一時的に禁止し、ＴＧＭ７１の該当箇所の無効化
を行なっていた。
【０００３】
【発明が解決しようとする課題】上述した従来の情報処
理装置では、キャッシュ無効化の必要が生じた場合に、
プロセサのキャッシュ呼出しを禁止しなければならず、
他装置からの主記憶書込み頻度が高くなるとプロセサの
処理能力を著しく落とすという問題点がある。
理装置では、キャッシュ無効化の必要が生じた場合に、
プロセサのキャッシュ呼出しを禁止しなければならず、
他装置からの主記憶書込み頻度が高くなるとプロセサの
処理能力を著しく落とすという問題点がある。
【０００４】
【課題を解決するための手段】本発明のキャッシュメモ
リ一致制御方式は、記憶装置から供給される命令及びデ
ータによって処理を行なうプロセサと、このプロセサに
第１のアドレスバス及びデータバス経由で接続され前記
プロセサに供給する命令及びデータを格納するキャッシ
ュデータメモリと、アドレスの上位部分及び該当するキ
ャッシュデータメモリ内容が有効であることを示す情報
を格納する前記キャッシュデータメモリの１単位に対し
て２組ずつのタグメモリと、前記プロセサの呼出しに対
し２つの前記タグメモリのうち一方を参照してその内容
が有効である場合に該当データを前記プロセサに供給す
るキャッシュ制御手段と、前記第１のアドレスバス及び
データバスに接続され主記憶装置，入出力装置等の外部
装置に接続される第２のアドレスバス及びデータバスと
前記第１のアドレスバス及びデータバスとの間の調停及
び転送速度差の吸収を行なう緩衝手段と、前記第２のア
ドレスバス及びデータバスに接続され、前記２組のタグ
メモリのうち前記キャッシュ制御手段によって使用され
ない方の内容を参照して前記主記憶装置に対する書込み
を監視する監視手段と、前記２組のタグメモリの機能を
入れ替える入替手段とからなる情報処理装置において、
前記キャッシュデータメモリ内に格納しているデータに
対する書込みを検出したときに該当タグモリの有効情報
を無効表示とし前記２組のタグメモリの機能を入れ替え
る手段を備えている。
リ一致制御方式は、記憶装置から供給される命令及びデ
ータによって処理を行なうプロセサと、このプロセサに
第１のアドレスバス及びデータバス経由で接続され前記
プロセサに供給する命令及びデータを格納するキャッシ
ュデータメモリと、アドレスの上位部分及び該当するキ
ャッシュデータメモリ内容が有効であることを示す情報
を格納する前記キャッシュデータメモリの１単位に対し
て２組ずつのタグメモリと、前記プロセサの呼出しに対
し２つの前記タグメモリのうち一方を参照してその内容
が有効である場合に該当データを前記プロセサに供給す
るキャッシュ制御手段と、前記第１のアドレスバス及び
データバスに接続され主記憶装置，入出力装置等の外部
装置に接続される第２のアドレスバス及びデータバスと
前記第１のアドレスバス及びデータバスとの間の調停及
び転送速度差の吸収を行なう緩衝手段と、前記第２のア
ドレスバス及びデータバスに接続され、前記２組のタグ
メモリのうち前記キャッシュ制御手段によって使用され
ない方の内容を参照して前記主記憶装置に対する書込み
を監視する監視手段と、前記２組のタグメモリの機能を
入れ替える入替手段とからなる情報処理装置において、
前記キャッシュデータメモリ内に格納しているデータに
対する書込みを検出したときに該当タグモリの有効情報
を無効表示とし前記２組のタグメモリの機能を入れ替え
る手段を備えている。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明のキャッシュメモリ一致制御方式の一
実施例を示すブロック図である。本実施例では簡単のた
めにダイレクトマップ方式のキャッシュ構造を示す。
る。図１は本発明のキャッシュメモリ一致制御方式の一
実施例を示すブロック図である。本実施例では簡単のた
めにダイレクトマップ方式のキャッシュ構造を示す。
【０００６】ＰＲＣ１はキャッシュデータバス（以下Ｃ
ＤＢ）１２から供給される命令及びデータによって処理
を行ない、キャッシュアドレスバス（以下ＣＡＢ）１
１，キャッシュ制御バス（以下ＣＣＢ）１３によりＣＣ
Ｌ３及びＢＵＦ２に接続されている。ＣＤＭ８はキャッ
シュ制御手段（以下ＣＣＬ）３及びＣＤＢ１２と接続さ
れている。ＴＧＭ７１，７２にはアドレス上位及び該当
するＣＤＭ８の内容が有効であることを示す情報が格納
される。
ＤＢ）１２から供給される命令及びデータによって処理
を行ない、キャッシュアドレスバス（以下ＣＡＢ）１
１，キャッシュ制御バス（以下ＣＣＢ）１３によりＣＣ
Ｌ３及びＢＵＦ２に接続されている。ＣＤＭ８はキャッ
シュ制御手段（以下ＣＣＬ）３及びＣＤＢ１２と接続さ
れている。ＴＧＭ７１，７２にはアドレス上位及び該当
するＣＤＭ８の内容が有効であることを示す情報が格納
される。
【０００７】ＢＵＦ２はＣＡＢ２１，ＣＤＢ２２，ＣＣ
Ｂ２３によってＭＭ５，ＩＯＥ６などに接続される。書
込み監視手段（以下ＳＵＰ）４はＣＡＢ２１，ＣＣＢ２
３に接続され、ＴＧＭ７１又は７２を参照しながらＭＭ
５に対する書込みを監視し、タグメモリ機能入替手段
（以下ＳＷ）９１，〜９４に接続される。
Ｂ２３によってＭＭ５，ＩＯＥ６などに接続される。書
込み監視手段（以下ＳＵＰ）４はＣＡＢ２１，ＣＣＢ２
３に接続され、ＴＧＭ７１又は７２を参照しながらＭＭ
５に対する書込みを監視し、タグメモリ機能入替手段
（以下ＳＷ）９１，〜９４に接続される。
【０００８】通常、ＰＲＣ１からの命令及びデータの呼
出しはＣＣＬ３内の制御回路（以下ＣＴＬ）３１から出
力されるアドレス下位３１１によって行なわれる。アド
レス下位３１１によって参照されたＴＧＭ７１に格納さ
れていたアドレス上位とＣＡＢ１１のアドレス上位の照
合及びＴＧＭ７１から読み出された有効情報の照合が照
合回路（以下ＣＭＰ）３２で行なわれ、有効ならばＣＤ
Ｍ８から読み出されたデータがＣＤＢ１２を通してＰＲ
Ｃ１でそのまま利用される。無効ならば無効通知線３２
１を通してＰＲＣ１に通知され、ＰＲＣ１はＢＵＦ２を
通してＭＭ５を参照する。
出しはＣＣＬ３内の制御回路（以下ＣＴＬ）３１から出
力されるアドレス下位３１１によって行なわれる。アド
レス下位３１１によって参照されたＴＧＭ７１に格納さ
れていたアドレス上位とＣＡＢ１１のアドレス上位の照
合及びＴＧＭ７１から読み出された有効情報の照合が照
合回路（以下ＣＭＰ）３２で行なわれ、有効ならばＣＤ
Ｍ８から読み出されたデータがＣＤＢ１２を通してＰＲ
Ｃ１でそのまま利用される。無効ならば無効通知線３２
１を通してＰＲＣ１に通知され、ＰＲＣ１はＢＵＦ２を
通してＭＭ５を参照する。
【０００９】ＩＯＥ６からＭＭ５に対する書込みが生じ
た場合、ＳＵＰ４内のＣＴＬ４１から出力されるアドレ
ス下位４１１によってＴＧＭ７２が参照され、ＣＭＰ４
２によってＴＧＭ７２から読み出されたアドレス上位と
有効情報とを照合する該当アドレスのデータがＣＤＭ８
内で有効である場合には、ＣＴＬ４１はＴＧＭ７２内の
該当箇所を無効化し、タグメモリ機能選択線４２１によ
りタグメモリ機能切替手段（以下ＳＷ）９１，９２，９
３，９４を切り替える。この切替え動作の後はＣＣＬ３
の参照するタグメモリはＴＧＭ７２に、またＳＵＰ４の
参照タグメモリはＴＧＭ７１に変化する。
た場合、ＳＵＰ４内のＣＴＬ４１から出力されるアドレ
ス下位４１１によってＴＧＭ７２が参照され、ＣＭＰ４
２によってＴＧＭ７２から読み出されたアドレス上位と
有効情報とを照合する該当アドレスのデータがＣＤＭ８
内で有効である場合には、ＣＴＬ４１はＴＧＭ７２内の
該当箇所を無効化し、タグメモリ機能選択線４２１によ
りタグメモリ機能切替手段（以下ＳＷ）９１，９２，９
３，９４を切り替える。この切替え動作の後はＣＣＬ３
の参照するタグメモリはＴＧＭ７２に、またＳＵＰ４の
参照タグメモリはＴＧＭ７１に変化する。
【００１０】
【発明の効果】以上説明したように本発明は、キャッシ
ュ制御手段の参照タグメモリの無効化時にタグメモリ入
替えを行なうため、キャッシュバスを止める必要がな
い。この間プロセサの処理は中断されることなく継続可
能であるため、主記憶書込みにより性能劣化を最小限に
とどめることができるという効果を有する。
ュ制御手段の参照タグメモリの無効化時にタグメモリ入
替えを行なうため、キャッシュバスを止める必要がな
い。この間プロセサの処理は中断されることなく継続可
能であるため、主記憶書込みにより性能劣化を最小限に
とどめることができるという効果を有する。
【図面の簡単な説明】
【図１】本発明のキャッシュメモリ一致制御方式の一実
施例を示すブロック図である。
施例を示すブロック図である。
【図２】従来のキャッシュメモリ一致制御方式の一例を
示すブロック図である。
示すブロック図である。
１ プロセサ（ＰＲＣ） ２ 緩衝手段（ＢＵＦ） ３ キャッシュ制御回路（ＣＣＬ） ４，１０ 書込み監視手段（ＳＵＰ） ５ 主記憶装置（ＭＭ） ６ 入出力装置（ＩＯＥ） ８ キャッシュデータメモリ（ＣＤＭ） １１ キャッシュアドレスバス（ＣＡＢ） １２ キャッシュデータバス（ＣＤＢ） １３ キャッシュ制御バス（ＣＣＢ） ２１ アドレスバス（ＡＢ） ２２ データバス（ＤＢ） ２３ 制御バス（ＣＢ） ３１ キャッシュ制御回路（ＣＴＬ） ３２，４２，１０２ 照合回路（ＣＭＰ） ４１，１０１ 制御回路（ＣＴＬ） ７１，７２ タグメモリ（ＴＧＭ） ９１，９２，９３，９４ タグメモリ機能切替手段
（ＳＷ） ３１１ アドレス下位 ３２１ 無効通知線 ４１１ アドレス下位 ４２１ タグメモリ機能切替線
（ＳＷ） ３１１ アドレス下位 ３２１ 無効通知線 ４１１ アドレス下位 ４２１ タグメモリ機能切替線
Claims (1)
- 【請求項１】 記憶装置から供給される命令及びデータ
によって処理を行なうプロセサと、このプロセサに第１
のアドレスバス及びデータバス経由で接続され前記プロ
セサに供給する命令及びデータを格納するキャッシュデ
ータメモリと、アドレスの上位部分及び該当するキャッ
シュデータメモリ内容が有効であることを示す情報を格
納する前記キャッシュデータメモリの１単位に対して２
組ずつのタグメモリと、前記プロセサの呼出しに対し２
つの前記タグメモリのうち一方を参照してその内容が有
効である場合に該当データを前記プロセサに供給するキ
ャッシュ制御手段と、前記第１のアドレスバス及びデー
タバスに接続され主記憶装置，入出力装置等の外部装置
に接続される第２のアドレスバス及びデータバスと前記
第１のアドレスバス及びデータバスとの間の調停及び転
送速度差の吸収を行なう緩衝手段と、前記第２のアドレ
スバス及びデータバスに接続され、前記２組のタグメモ
リのうち前記キャッシュ制御手段によって使用されない
方の内容を参照して前記主記憶装置に対する書込みを監
視する監視手段と、前記２組のタグメモリの機能を入れ
替える入替手段とからなる情報処理装置において、前記
キャッシュデータメモリ内に格納しているデータに対す
る書込みを検出したときに該当タグメモリの有効情報を
無効表示とし前記２組のタグメモリの機能を入れ替える
手段を備えることを特徴とするキャッシュメモリ一致制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4145140A JPH05342100A (ja) | 1992-06-05 | 1992-06-05 | キャッシュメモリ一致制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4145140A JPH05342100A (ja) | 1992-06-05 | 1992-06-05 | キャッシュメモリ一致制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05342100A true JPH05342100A (ja) | 1993-12-24 |
Family
ID=15378343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4145140A Withdrawn JPH05342100A (ja) | 1992-06-05 | 1992-06-05 | キャッシュメモリ一致制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05342100A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6334173B1 (en) | 1997-11-17 | 2001-12-25 | Hyundai Electronics Industries Co. Ltd. | Combined cache with main memory and a control method thereof |
-
1992
- 1992-06-05 JP JP4145140A patent/JPH05342100A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6334173B1 (en) | 1997-11-17 | 2001-12-25 | Hyundai Electronics Industries Co. Ltd. | Combined cache with main memory and a control method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |