JPS595990B2 - パルスド・パワ−回路 - Google Patents
パルスド・パワ−回路Info
- Publication number
- JPS595990B2 JPS595990B2 JP55072671A JP7267180A JPS595990B2 JP S595990 B2 JPS595990 B2 JP S595990B2 JP 55072671 A JP55072671 A JP 55072671A JP 7267180 A JP7267180 A JP 7267180A JP S595990 B2 JPS595990 B2 JP S595990B2
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- power
- level
- power supply
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- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、パワーダウン機能をもつた集積化半導体記憶
装置において、一高速で電源動作マージンが広く、かつ
動作の安定なパルスド・パワー回路に関するものである
。
装置において、一高速で電源動作マージンが広く、かつ
動作の安定なパルスド・パワー回路に関するものである
。
従来、バイポーラ素子で構成されたランダム・アクセス
・メモリ（ＲＡＭ）、リード・オンリ・メモリ、ＩＯＭ
）、プログラマプルＲＯＭ（ＰＲＯＭ）、プログラマブ
ル・ロジック・アレイ（ＰＬＡ）等々の集積化半導体記
憶素子においては、素子の消費電力は、素子の動作時、
待期時にかかわらず一定であわ、ＭＯＳ系の集積化半導
体記憶素子で常用されているパワー ・ダウン・モード
の機能は考慮されていなかつた。
・メモリ（ＲＡＭ）、リード・オンリ・メモリ、ＩＯＭ
）、プログラマプルＲＯＭ（ＰＲＯＭ）、プログラマブ
ル・ロジック・アレイ（ＰＬＡ）等々の集積化半導体記
憶素子においては、素子の消費電力は、素子の動作時、
待期時にかかわらず一定であわ、ＭＯＳ系の集積化半導
体記憶素子で常用されているパワー ・ダウン・モード
の機能は考慮されていなかつた。
これは、高速性を重視するバイポーラ系メモリにおいて
、高速性を大きく損なうことなく導入可能となる適切な
パワーダウン回路が見出されていなかつたことによるも
のである。しかし、近年バイポーラ系の集積化半導体記
憶素子の記憶容量の増大及び高速化に伴ない、集積化半
導体記憶素子の消費電力も増大の傾向にあり、ひいては
、それを用いた記憶システムの消費電力も増大する結果
となり、放熱対策、省エネルギー、高密度実装の観点か
ら、パワーダウン・モード機能の導入が必要となつてき
た。従来の電流源の発生方法は、第１図に示されるよう
に、参照電位発生回路６で参照電位ＶＢＢを発生させ、
トランジスタＱ２と抵抗Ｒ４で構成される電流源回路７
で、定電流を発生させるものであレ、常に電流の流れて
いる形式であるため動作時、待期時いずれの場合も回路
消費電力は一定となつていた。
、高速性を大きく損なうことなく導入可能となる適切な
パワーダウン回路が見出されていなかつたことによるも
のである。しかし、近年バイポーラ系の集積化半導体記
憶素子の記憶容量の増大及び高速化に伴ない、集積化半
導体記憶素子の消費電力も増大の傾向にあり、ひいては
、それを用いた記憶システムの消費電力も増大する結果
となり、放熱対策、省エネルギー、高密度実装の観点か
ら、パワーダウン・モード機能の導入が必要となつてき
た。従来の電流源の発生方法は、第１図に示されるよう
に、参照電位発生回路６で参照電位ＶＢＢを発生させ、
トランジスタＱ２と抵抗Ｒ４で構成される電流源回路７
で、定電流を発生させるものであレ、常に電流の流れて
いる形式であるため動作時、待期時いずれの場合も回路
消費電力は一定となつていた。
待期時にはメモリの保持に必要な回路を除き大部分の回
路電流を切ることすなわち該当する電流源トランジスタ
のベース電位ＶＢＢを下げることによりパワーダウンが
図られるが、従来は待期時から動作時へ戻る際の回路活
性化のための所要時間の短かいパルスド・パワー回路が
得られず、その実現が待たれていた。本発明は上記の要
望に沿つて提案されたものである。本発明は、高速で安
定性が良く、かつ電源動作マージンの大きいパルスド・
パワー回路を提供するもので、その目的は、集積化半導
体記憶素子の速度性能劣化を最小にして、消費電力の低
下をはかることにある。
路電流を切ることすなわち該当する電流源トランジスタ
のベース電位ＶＢＢを下げることによりパワーダウンが
図られるが、従来は待期時から動作時へ戻る際の回路活
性化のための所要時間の短かいパルスド・パワー回路が
得られず、その実現が待たれていた。本発明は上記の要
望に沿つて提案されたものである。本発明は、高速で安
定性が良く、かつ電源動作マージンの大きいパルスド・
パワー回路を提供するもので、その目的は、集積化半導
体記憶素子の速度性能劣化を最小にして、消費電力の低
下をはかることにある。
第２図は本発明のパルスド・パワー回路の実施例を示す
ものであつて、８は入カバツフア回路、９はレベル変換
回路、１０は電力増巾回路、１１は内部電源電圧発生回
路、１２は集積化半導体記憶素子の動作モード／待期モ
ードの選択信号を与えるチツプ・セレクト信号端子、１
３はパルスドパワ一回路の出力端子、ＶＯＯは負側の電
圧源である。
ものであつて、８は入カバツフア回路、９はレベル変換
回路、１０は電力増巾回路、１１は内部電源電圧発生回
路、１２は集積化半導体記憶素子の動作モード／待期モ
ードの選択信号を与えるチツプ・セレクト信号端子、１
３はパルスドパワ一回路の出力端子、ＶＯＯは負側の電
圧源である。
バツフア回路８の出力側はレベル変換回路９に接続され
、レベル変換回路９の出力側は電力増巾回路１０に接続
され、内部電源電圧発生回路１１からの電圧は、レベル
変換回路９に与えられ、又 二負側の電圧源はバツフア
回路８、レベル変換回路９，電力増巾回路１０、内部電
源電圧発生回路１１に接続されている。
、レベル変換回路９の出力側は電力増巾回路１０に接続
され、内部電源電圧発生回路１１からの電圧は、レベル
変換回路９に与えられ、又 二負側の電圧源はバツフア
回路８、レベル変換回路９，電力増巾回路１０、内部電
源電圧発生回路１１に接続されている。
これを動作するには、゛内部電圧発生回路１１において
、負電源ＶＥＥからの電圧差が一定であるよ 二うな参
照電位。
、負電源ＶＥＥからの電圧差が一定であるよ 二うな参
照電位。
ｃ′を発生させ、２値のチツプセレクト信号ｉ蓋入カバ
ツフア８を経てＶ１の信号を出力し、レベル変換回路９
において、信号Ｖ１を入力して信号Ｖ２を出力し、この
とき、信号Ｖ２のハイレベルとローレベルが参照電位Ｖ
ｃｃ′に追 ５随するものとし、電力増巾回路１０では
、信号２を入力として、電力増巾した信号をＰｐ信号と
して端子１３から出力させる。この信号Ｖｐｐが第１図
の回路７の中のトランジスタＱ２のベースあるいは第５
図の抵抗Ｒ，，の一端に印加されて電流源５が動作する
。このような回路構成になつているためその効果として
、パルスド・パワー回路の出力信号Ｖｐｐは信号，のレ
ベルに追随し、又信号Ｖ２は参照電位Ｖ。
ツフア８を経てＶ１の信号を出力し、レベル変換回路９
において、信号Ｖ１を入力して信号Ｖ２を出力し、この
とき、信号Ｖ２のハイレベルとローレベルが参照電位Ｖ
ｃｃ′に追 ５随するものとし、電力増巾回路１０では
、信号２を入力として、電力増巾した信号をＰｐ信号と
して端子１３から出力させる。この信号Ｖｐｐが第１図
の回路７の中のトランジスタＱ２のベースあるいは第５
図の抵抗Ｒ，，の一端に印加されて電流源５が動作する
。このような回路構成になつているためその効果として
、パルスド・パワー回路の出力信号Ｖｐｐは信号，のレ
ベルに追随し、又信号Ｖ２は参照電位Ｖ。
Ｏ′のレペルに追随し、００′は負電源Ｖ。４に追随す
るため、結果的には、信号Ｖｐｐのレベルは負電源ＶＴ
Ｅ．のレベルに追随することになり、グランドレペルあ
るいは、入力借号Ｖｉｎのレベルには依存しなくなる。
るため、結果的には、信号Ｖｐｐのレベルは負電源ＶＴ
Ｅ．のレベルに追随することになり、グランドレペルあ
るいは、入力借号Ｖｉｎのレベルには依存しなくなる。
そのため第２図の回路構成では、信号Ｖｐｐと負電源Ｖ
。
。
の電位差ΔＶｐｐは、負電源Ｖ。Ｏの変動に対して影響
を受けにくく、信号Ｖｐｐで駆動させる電流源、例えば
第１図の電流源回路７で発生される電流も又、電源Ｖ。
の変動に対して影響を受けにくく、従つて、電源動作マ
ージンが広くなる効果がある。又、この回路構成では、
レベル変換回路９を通過した後の信号は全て負電源基準
となり、更にハイレベルもしくはローレベルの２値信号
となるため出力信号Ｖｐｐのレベルは内部電圧発生回路
１１にて任意に設定され、信号の通過する回路８，９，
１０には依存しない。
を受けにくく、信号Ｖｐｐで駆動させる電流源、例えば
第１図の電流源回路７で発生される電流も又、電源Ｖ。
の変動に対して影響を受けにくく、従つて、電源動作マ
ージンが広くなる効果がある。又、この回路構成では、
レベル変換回路９を通過した後の信号は全て負電源基準
となり、更にハイレベルもしくはローレベルの２値信号
となるため出力信号Ｖｐｐのレベルは内部電圧発生回路
１１にて任意に設定され、信号の通過する回路８，９，
１０には依存しない。
そのため、出力信号Ｐｐのレベルはパルス動作させたと
きも、リンギングあるいは発振を生ずることが少く安定
な動作を行わせることができる。すなわち、従来、一般
にレベルを入力信号Ｖｉｎおよび電源電圧に無関係な値
とするには出力信号Ｖｐｐからフイードバツクをかけ、
信号の通過する回路に対してレベルコントロールを行つ
ていたのであるが、本発明にあつては、上記の如く信号
の通過する回路８，９，１０は出力信号Ｖｐｐのレベル
に影響を与えず、特に信号のフイードバツクループがな
いので信号は入力側から出力側に一方的に伝達され、よ
つて一種の発振現象であるリンギングも少なく、安定な
動作を行うものである。又、信号の通過する回路８，９
，１０にはレベルコントロールのための特別の回路を必
要としないので簡単な電子回路で済み、更に前述の如く
フイードバツクループによる遅延要素がないので信号レ
ベルの確定するのが速く、よつて高速動作が可能となる
。第３図は、第２図における各回路を具体的に示したも
のである。
きも、リンギングあるいは発振を生ずることが少く安定
な動作を行わせることができる。すなわち、従来、一般
にレベルを入力信号Ｖｉｎおよび電源電圧に無関係な値
とするには出力信号Ｖｐｐからフイードバツクをかけ、
信号の通過する回路に対してレベルコントロールを行つ
ていたのであるが、本発明にあつては、上記の如く信号
の通過する回路８，９，１０は出力信号Ｖｐｐのレベル
に影響を与えず、特に信号のフイードバツクループがな
いので信号は入力側から出力側に一方的に伝達され、よ
つて一種の発振現象であるリンギングも少なく、安定な
動作を行うものである。又、信号の通過する回路８，９
，１０にはレベルコントロールのための特別の回路を必
要としないので簡単な電子回路で済み、更に前述の如く
フイードバツクループによる遅延要素がないので信号レ
ベルの確定するのが速く、よつて高速動作が可能となる
。第３図は、第２図における各回路を具体的に示したも
のである。
図に卦いて、入カバツフア回路８′は、チツプセレクト
信号ＶｉｎがＥＣＬコンパチブルとなつている場合に対
応して設けられたバツフア回路で、チツプセレクト信号
Ｉｎは、トランジスタＱ３及びレベルシフト用ダイオー
ドＤ３，Ｄ４を通して９′に入力され、内部電圧発生回
路１１′では、トランジスタＱ，のベース・エミッタ間
電圧を利用して参照電位Ｖ。ｃ′を発生させており、近
似的には、Ｖｃ♂とＥＥの電位差ΔＶは次式で与えられ
る。ΔＶＣＣ：ＶＢＥ′１ζ許？１＋ＢＥ 但し、トランジスタのベース・エミツタ間電圧と、ダイ
オードの順方向電圧ドロツプを共にＶｗ，と仮定した。
信号ＶｉｎがＥＣＬコンパチブルとなつている場合に対
応して設けられたバツフア回路で、チツプセレクト信号
Ｉｎは、トランジスタＱ３及びレベルシフト用ダイオー
ドＤ３，Ｄ４を通して９′に入力され、内部電圧発生回
路１１′では、トランジスタＱ，のベース・エミッタ間
電圧を利用して参照電位Ｖ。ｃ′を発生させており、近
似的には、Ｖｃ♂とＥＥの電位差ΔＶは次式で与えられ
る。ΔＶＣＣ：ＶＢＥ′１ζ許？１＋ＢＥ 但し、トランジスタのベース・エミツタ間電圧と、ダイ
オードの順方向電圧ドロツプを共にＶｗ，と仮定した。
この式より、ΔＶｃＯは、ＶＯに依存せず、抵抗比Ｒ９
／ＲｌＯで一義的に与えられることが分かる。
／ＲｌＯで一義的に与えられることが分かる。
レベルシフト回路９′はＣＭＬ（電流モードロジツク）
回路から構成されており、この回路の出力Ｖ２のレベル
はで与えられる。
回路から構成されており、この回路の出力Ｖ２のレベル
はで与えられる。
電力増巾回路１『は２段エミツタ一・ホロワ一回路から
構成されており、出力信号ＰｐとＶ。
構成されており、出力信号ＰｐとＶ。
の電位差ΔＶ，ｐは、で与えられ、ΔＶｐｐは、ＶＥＥ
に依存しておらず、抵抗比Ｒ，／ＲｌＯで設定され、そ
の論理振巾は、レベルシフト回路９′における抵抗Ｒ５
と電流源の竺１２の積で与えられ、第２図の説明のとこ
ろで述べた機能が満足されている。
に依存しておらず、抵抗比Ｒ，／ＲｌＯで設定され、そ
の論理振巾は、レベルシフト回路９′における抵抗Ｒ５
と電流源の竺１２の積で与えられ、第２図の説明のとこ
ろで述べた機能が満足されている。
第４図は、第２図における各回路の他の具体的回路例を
示すものであり、ａ図の入カバツフア回路８〃は、チツ
プ・セレクト信号がＴＴＬ入力の場合のバツフア回路で
あり、又ｂ図は待期時における電力増巾回路のエミツタ
ホロワ用のトランジスタに流れるバイアス電流を遮断す
るためにダイオードＤ７，Ｄ８，Ｄ９を追加した電力増
巾回路である。
示すものであり、ａ図の入カバツフア回路８〃は、チツ
プ・セレクト信号がＴＴＬ入力の場合のバツフア回路で
あり、又ｂ図は待期時における電力増巾回路のエミツタ
ホロワ用のトランジスタに流れるバイアス電流を遮断す
るためにダイオードＤ７，Ｄ８，Ｄ９を追加した電力増
巾回路である。
第５図は、出力信号Ｖｐｐで１駆動される他の電流フ源
の例で、カレント・ミラー回路で構成されている。
の例で、カレント・ミラー回路で構成されている。
以上説明したように、本発明によるパルスド・パワー回
路では、電源動作マージンが広く、高速かつ安定な動作
ができるため、集積化半導体記憶素子に本パルスド・パ
ワー回路を導入することにより、素子の速度性能の劣化
を最小に押え、動作が安定で信頼性が高く、そして待期
時には、素子の消費電力を減少させることができるとい
う利点がある。
路では、電源動作マージンが広く、高速かつ安定な動作
ができるため、集積化半導体記憶素子に本パルスド・パ
ワー回路を導入することにより、素子の速度性能の劣化
を最小に押え、動作が安定で信頼性が高く、そして待期
時には、素子の消費電力を減少させることができるとい
う利点がある。
更には、上記の集積化半導体記憶素子を多数使用した記
憶システムにおいて、全体の消費電力を削減できるため
、電源及び冷却の観点からメリツトが大きい。
憶システムにおいて、全体の消費電力を削減できるため
、電源及び冷却の観点からメリツトが大きい。
又、本発明によるパルスド・パワー回路は、種種の集績
化半導体記憶素子ＲＡＭ，ＲＯＭ，ＰＬＡ，ＰＲＯＭ等
々に適用でき、素子の平均消費電力を下げることができ
るため、記憶素子の記憶容量の大規模化の実現を容易に
するものである。
化半導体記憶素子ＲＡＭ，ＲＯＭ，ＰＬＡ，ＰＲＯＭ等
々に適用でき、素子の平均消費電力を下げることができ
るため、記憶素子の記憶容量の大規模化の実現を容易に
するものである。
又、実施例として、バイポーラ系のパルスド・パワー回
路について説明したがＭＯＳ系の回路においても実施可
能であることは言うまでもない。
路について説明したがＭＯＳ系の回路においても実施可
能であることは言うまでもない。
第１図は従来の定電流発生回路、第２図は本発明のパル
スド・パワー回路の基本構成図 第３図は第２図の各回
路を具体化したパルスド・パワー回路、第４図Ａ，ｂは
第２図内の各回路の他の具体化例であり、第５図は、電
流源回路である。 ６・・・参照電位発生回路、７，７′・・・電流源回路
、８，８′，８〃・・・入カバツJャA回路、９，９′・
・・レベル変換回路、１０，１『，１０１！・・・電力
増巾回路、１１，１１′・・・内部電圧発生回路、１２
・・・チツプセレクト信号入力端子、１３・・・出力端
子。
スド・パワー回路の基本構成図 第３図は第２図の各回
路を具体化したパルスド・パワー回路、第４図Ａ，ｂは
第２図内の各回路の他の具体化例であり、第５図は、電
流源回路である。 ６・・・参照電位発生回路、７，７′・・・電流源回路
、８，８′，８〃・・・入カバツJャA回路、９，９′・
・・レベル変換回路、１０，１『，１０１！・・・電力
増巾回路、１１，１１′・・・内部電圧発生回路、１２
・・・チツプセレクト信号入力端子、１３・・・出力端
子。
Claims (1)
- １ 負電源と一定の差を持つ参照電位Ｖ＿Ｃ＿Ｃ′を発
生する内部電圧発生回路と、グランドレベルを基準に変
化する２値のチップセレクト信号を入力する入力バッフ
ァ回路と、この入力バッファ回路の出力信号を前記参照
電位Ｖ＿Ｃ＿Ｃ′のレベルに追随する２値信号Ｖ＿２に
変換するレベル変換回路と、前記２値信号Ｖ＿２を前記
負電源を基準に電力増巾して信号Ｖ＿Ｐ＿Ｐを生成する
電力増巾回路とを備え、前記信号Ｖ＿Ｐ＿Ｐにより半導
体記憶装置内部の各電流源を駆動することを特徴とした
パルスド・パワー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55072671A JPS595990B2 (ja) | 1980-06-02 | 1980-06-02 | パルスド・パワ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55072671A JPS595990B2 (ja) | 1980-06-02 | 1980-06-02 | パルスド・パワ−回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56169285A JPS56169285A (en) | 1981-12-25 |
| JPS595990B2 true JPS595990B2 (ja) | 1984-02-08 |
Family
ID=13496047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55072671A Expired JPS595990B2 (ja) | 1980-06-02 | 1980-06-02 | パルスド・パワ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595990B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6411110U (ja) * | 1987-07-09 | 1989-01-20 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH640688GA3 (fr) * | 1980-10-27 | 1984-01-31 | Eterna Sa | Montre a mouvement electronique et a deux moyens d'affichage. |
| JPS6324720A (ja) * | 1986-07-16 | 1988-02-02 | Nec Corp | 半導体論理回路 |
| JPH01279629A (ja) * | 1988-05-02 | 1989-11-09 | Toshiba Corp | バイアス回路 |
-
1980
- 1980-06-02 JP JP55072671A patent/JPS595990B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6411110U (ja) * | 1987-07-09 | 1989-01-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56169285A (en) | 1981-12-25 |
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