JPH01279629A - バイアス回路 - Google Patents
バイアス回路Info
- Publication number
- JPH01279629A JPH01279629A JP63109314A JP10931488A JPH01279629A JP H01279629 A JPH01279629 A JP H01279629A JP 63109314 A JP63109314 A JP 63109314A JP 10931488 A JP10931488 A JP 10931488A JP H01279629 A JPH01279629 A JP H01279629A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- emitter
- bias
- resistor
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/22—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Logic Circuits (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Amplifiers (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「発明の目的」
（産業上の利用分野ン
本発明は半導体集積回路のバイアス回路に関するもので
、特にｒフタルインターフ１４フ回路に使用されるもの
である。
、特にｒフタルインターフ１４フ回路に使用されるもの
である。
（従来の技術）
従来、Ｃ廊Ｓ回路出力をバイポーラ回路でインターフェ
イスする場合、第３図のような回路が用いられることが
める。９中１は電源■。Ｄ、接地ＧＮＤ間の０Ｍ０８回
路、２は電源■。ｃ、ＧＮＤｒ＆１Ｊのバイポーラ回路
、Ｃは回路１．２間のインターフェイスノード、Ｄは電
圧分割抵抗Ｒ１，Ｒ２間のバイアス点である。第３図に
おいて回路２のスレッショルド電圧はｖｃｃ／２である
ことが望ましく、かつ温度特性が極力ないことが散水さ
れ、ｋｔｌ＝Ｒ２としている。
イスする場合、第３図のような回路が用いられることが
める。９中１は電源■。Ｄ、接地ＧＮＤ間の０Ｍ０８回
路、２は電源■。ｃ、ＧＮＤｒ＆１Ｊのバイポーラ回路
、Ｃは回路１．２間のインターフェイスノード、Ｄは電
圧分割抵抗Ｒ１，Ｒ２間のバイアス点である。第３図に
おいて回路２のスレッショルド電圧はｖｃｃ／２である
ことが望ましく、かつ温度特性が極力ないことが散水さ
れ、ｋｔｌ＝Ｒ２としている。
第３図においてノードＣの電位が■ｃｃ／２より低いと
きは、トランジスタＱ２に電流が訛れ、出力端Ｂの電位
はＡの電位より低くなる。またノードＣの電位がＶ。ｏ
／２よシ高い場合は、トランジスタＱｌに電流が流れ、
出力端Ｂの電位はＡの電位よシ＾くなる。こうしてＣＭ
Ｏ８ｆジタル出力がバイポーラ回路２内に取り込まれる
。
きは、トランジスタＱ２に電流が訛れ、出力端Ｂの電位
はＡの電位より低くなる。またノードＣの電位がＶ。ｏ
／２よシ高い場合は、トランジスタＱｌに電流が流れ、
出力端Ｂの電位はＡの電位よシ＾くなる。こうしてＣＭ
Ｏ８ｆジタル出力がバイポーラ回路２内に取り込まれる
。
（発明が解決しようとする課題）
第３図のような回路２が、抵抗Ｋｌ、Ｒ２のバイアス回
路のノードＤに、第４図の如く複数接続された場合、回
路２内のトランジスタＱ２のベース電流によって抵抗Ｒ
ノのｍＫより多くの電流が流れ、ノードＤの電位がｖｃ
ｃ／／２より下がってしまう。例えばＲ１＝Ｒ２＝１０
にΩで、回路２が８個で、トランジスタＱ２のペース電
流がδμＡとすると（ただしＶｃｏ＝５ｖ）、ノードＤ
の電位は・２．３′ｖとなシ、Ｖｃｃ／２ ＝ ２．５
Ｖから２００ｍＶ低下する。
路のノードＤに、第４図の如く複数接続された場合、回
路２内のトランジスタＱ２のベース電流によって抵抗Ｒ
ノのｍＫより多くの電流が流れ、ノードＤの電位がｖｃ
ｃ／／２より下がってしまう。例えばＲ１＝Ｒ２＝１０
にΩで、回路２が８個で、トランジスタＱ２のペース電
流がδμＡとすると（ただしＶｃｏ＝５ｖ）、ノードＤ
の電位は・２．３′ｖとなシ、Ｖｃｃ／２ ＝ ２．５
Ｖから２００ｍＶ低下する。
またトランジスタの電流増幅率ｈＦＥは温度特性をもっ
ているので、トランジスタＱ２のペース電流が変化し、
抵抗Ｒ１，Ｒ２の値を正しく設定しておいても、ノード
ＤＶｃｖｃｏ／２が得られなくなることがある。
ているので、トランジスタＱ２のペース電流が変化し、
抵抗Ｒ１，Ｒ２の値を正しく設定しておいても、ノード
ＤＶｃｖｃｏ／２が得られなくなることがある。
そこで本発明の目的は、温度特性がなく、かつバイアス
点に所望のバイアス電圧（％に■。ｃ／２）が得られる
回路を提供することにある。
点に所望のバイアス電圧（％に■。ｃ／２）が得られる
回路を提供することにある。
［発明の構成］
（ｌ［ｌ＠を解決するための手段と作用）本発明は、１
／Ｎ（Ｎは２以上の整数）分割電位を得たい場合、第１
の電位供給端と第２の電位供給端との間に、Ｎ個の抵抗
とＮ個のダイオード接続されたトランジスタとを選択的
に並べて直列接続し、前記得たい電位点よシ前記ダイオ
ード１個分介したノードにペースが接続されコレクタが
前記第１の電位供給端に接続されエミッタが抵抗Ｒを介
して第２の電位供給端に接続されたトランジスタＱを有
し、前記第１．第２の電位供給端間のトランジスタＱ、
抵抗Ｒの直列回路のトランジスタＱの電流密度と、前記
トランジスタＱのペースにコレクタ及びペースが接続さ
れるダイオード接続のトランジスタのｔ流密度とを等し
くし、前記トランジスタＱと抵抗凡の接続端をバイアス
出力端としたことを特徴とするバイアス回路である。
／Ｎ（Ｎは２以上の整数）分割電位を得たい場合、第１
の電位供給端と第２の電位供給端との間に、Ｎ個の抵抗
とＮ個のダイオード接続されたトランジスタとを選択的
に並べて直列接続し、前記得たい電位点よシ前記ダイオ
ード１個分介したノードにペースが接続されコレクタが
前記第１の電位供給端に接続されエミッタが抵抗Ｒを介
して第２の電位供給端に接続されたトランジスタＱを有
し、前記第１．第２の電位供給端間のトランジスタＱ、
抵抗Ｒの直列回路のトランジスタＱの電流密度と、前記
トランジスタＱのペースにコレクタ及びペースが接続さ
れるダイオード接続のトランジスタのｔ流密度とを等し
くし、前記トランジスタＱと抵抗凡の接続端をバイアス
出力端としたことを特徴とするバイアス回路である。
即ち本発明は、温度特性のない■。ｃ／Ｎ（％ＫＶｏｏ
／２）のバイアス電圧を得る回路を、電流ドライブ能力
のあ不エミッタフェロワ（前述のトランジスタＱ）と、
そのＶｎｇ（ペース・エミッタ間電圧）の温度特性を打
ち消すコレクタ・ベース短絡のトランジスタによシ構成
したものである。
／２）のバイアス電圧を得る回路を、電流ドライブ能力
のあ不エミッタフェロワ（前述のトランジスタＱ）と、
そのＶｎｇ（ペース・エミッタ間電圧）の温度特性を打
ち消すコレクタ・ベース短絡のトランジスタによシ構成
したものである。
（実施例）
以下図面を参照して本発明の詳細な説明する。第１図は
同実施例の回路であるが、ここで前記従来例と対応する
個所には同一符号を用いる。
同実施例の回路であるが、ここで前記従来例と対応する
個所には同一符号を用いる。
図示される如く電源Ｖ。０に抵抗Ｒ１の一端が接続サレ
、その他端がＮＰＮ ｌ−ランジスタＱｌｌのコレクタ
、ベース接続点Ｅに接続され、トランジスタＱｌｌのエ
ミッタはＮＰＮ トランジスタＱ１２のコレクタ、ベー
ス接続点Ｆに接続され、トランジスタＱ１２のエミッタ
は抵抗Ｒ２の一端に接続され、抵抗Ｒ２の他端は接地さ
れる。ノードＥはＮＰＮ ）ランノスタＱ１３のペース
に接続され、トランジスタＱ１３のコレクタは′＃Ｌ源
Ｖ。０に、エミッタは抵抗Ｒ３を介して接地される＠ ６一 この第１図はＶ。ｏ／２のバイアス電圧をノードＤに得
る回路の実施例であシ、ダイオード接続のＮＰＮトラン
ノスタＱｌｌ、Ｑｌ２、エミッタフォロワ構成のトラン
ジスタＱ１３、抵抗Ｒ１〜Ｒ３よシなっている。Ｒ１，
Ｒ２は同じ太き畑の抵抗（例えば７にΩ）、Ｑｌ、Ｑ２
は同一形状のトランジスタである。この場合ノードＦの
電位はＶ。ｃ／２゜トランジスタＱ１３の電流密度（エ
ミッタの単位面積当シの電流）がトランジスタＱｌｌの
それと同じになるように抵抗Ｒ３を設定してやれば（例
えばＲ，？＝１０にΩ）、ノードＤの電位はｖｃｏ／２
、からトランジスタＱ１３の■、落ちた電位となる。
、その他端がＮＰＮ ｌ−ランジスタＱｌｌのコレクタ
、ベース接続点Ｅに接続され、トランジスタＱｌｌのエ
ミッタはＮＰＮ トランジスタＱ１２のコレクタ、ベー
ス接続点Ｆに接続され、トランジスタＱ１２のエミッタ
は抵抗Ｒ２の一端に接続され、抵抗Ｒ２の他端は接地さ
れる。ノードＥはＮＰＮ ）ランノスタＱ１３のペース
に接続され、トランジスタＱ１３のコレクタは′＃Ｌ源
Ｖ。０に、エミッタは抵抗Ｒ３を介して接地される＠ ６一 この第１図はＶ。ｏ／２のバイアス電圧をノードＤに得
る回路の実施例であシ、ダイオード接続のＮＰＮトラン
ノスタＱｌｌ、Ｑｌ２、エミッタフォロワ構成のトラン
ジスタＱ１３、抵抗Ｒ１〜Ｒ３よシなっている。Ｒ１，
Ｒ２は同じ太き畑の抵抗（例えば７にΩ）、Ｑｌ、Ｑ２
は同一形状のトランジスタである。この場合ノードＦの
電位はＶ。ｃ／２゜トランジスタＱ１３の電流密度（エ
ミッタの単位面積当シの電流）がトランジスタＱｌｌの
それと同じになるように抵抗Ｒ３を設定してやれば（例
えばＲ，？＝１０にΩ）、ノードＤの電位はｖｃｏ／２
、からトランジスタＱ１３の■、落ちた電位となる。
第１図の回路では、バイアス出力が電流ドライブ能力の
あるエミッタフォロワ形式になっているため、該トラン
ジスタＱ１３の極小のベース電流でＱｌ３のコレクタ・
エミッタから回路２にバイアス供給できるため、従来技
術の欠点で述べたインターンェイス回路２が多数個接続
された際も、そのベース電流によってノードＤの電位が
ＶＣｏ／２から低下することがほとんどない。また第１
図で述べたようにトランジスタＱｌｌとＱｌ３の電流密
度が同じになるように設定されているため、温が約−２
ｍＶ／ ℃で変化しても、トランジスタＱ１３のｖＢＥ
ＣｖＢｌ、（Ｑｌ３））も全く同じ温度係数で変化す
るから、ノードＤの電位は■ｃｏ／２よシはとんど変化
しない。トランジスタＱｌｌとＱｌ３の電流密度を同じ
にすることはｖＢＥを一致させること、つまシその温度
係数を一致させることで、重要なことである。
あるエミッタフォロワ形式になっているため、該トラン
ジスタＱ１３の極小のベース電流でＱｌ３のコレクタ・
エミッタから回路２にバイアス供給できるため、従来技
術の欠点で述べたインターンェイス回路２が多数個接続
された際も、そのベース電流によってノードＤの電位が
ＶＣｏ／２から低下することがほとんどない。また第１
図で述べたようにトランジスタＱｌｌとＱｌ３の電流密
度が同じになるように設定されているため、温が約−２
ｍＶ／ ℃で変化しても、トランジスタＱ１３のｖＢＥ
ＣｖＢｌ、（Ｑｌ３））も全く同じ温度係数で変化す
るから、ノードＤの電位は■ｃｏ／２よシはとんど変化
しない。トランジスタＱｌｌとＱｌ３の電流密度を同じ
にすることはｖＢＥを一致させること、つまシその温度
係数を一致させることで、重要なことである。
なお本発明は実施例に限られず種々の応用が可能である
。例えば本発明はｖＣｏ／Ｎ（Ｎは２以上の整数）のバ
イアスを得たい場合に通用できる。第２図はトランジス
タＱ１４、抵抗Ｒ４ｔ−追加してＶｏｏ／３のバイアス
をノードＤＩＣ得る場合の例である。
。例えば本発明はｖＣｏ／Ｎ（Ｎは２以上の整数）のバ
イアスを得たい場合に通用できる。第２図はトランジス
タＱ１４、抵抗Ｒ４ｔ−追加してＶｏｏ／３のバイアス
をノードＤＩＣ得る場合の例である。
「発明の効果」
以上説明した如く本発明によれば、温度特性のない■。
’ｃ ／Ｈのバイアスが正確に得られるバイアス回路が
提供できるものである。
提供できるものである。
第１図、第２図は本発明の各実施例の回路図、第３図は
従来回路の説明図、第４図は同回路の欠点を説明する回
路図である。 Ｑｌｌ〜Ｑ１４・・・ＮＰＮ トランジスタ、Ｒ１〜Ｒ
４・・・抵抗、Ｄ・・・バイアス出力ノード、ｖｃｃｏ
“・電源、ＧＮＤ・・・接地。
従来回路の説明図、第４図は同回路の欠点を説明する回
路図である。 Ｑｌｌ〜Ｑ１４・・・ＮＰＮ トランジスタ、Ｒ１〜Ｒ
４・・・抵抗、Ｄ・・・バイアス出力ノード、ｖｃｃｏ
“・電源、ＧＮＤ・・・接地。
Claims (2)
- （１）１／Ｎ（Ｎは２以上の整数）分割電位を得たい場
合、第１の電位供給端と第２の電位供給端との間に、Ｎ
個の抵抗とＮ個のダイオード接続されたトランジスタと
を選択的に並べて直列接続し、前記得たい電位点より前
記ダイオード１個分介したノードにベースが接続されコ
レクタが前記第１の電位供給端に接続されエミッタが抵
抗Ｒを介して第２の電位供給端に接続されたトランジス
タＱを有し、前記第１、第２の電位供給端間のトランジ
スタＱ、抵抗Ｒの直列回路のトランジスタＱの電流密度
と、前記トランジスタＱのベースにコレクタ及びベース
が接続されるダイオード接続のトランジスタの電流密度
とを等しくし、前記トランジスタＱと抵抗Ｒの接続端を
バイアス出力端としたことを特徴とするバイアス回路。 - （２）第１の電位供給端に第１の抵抗の一端が接続され
、該第１の抵抗の他端が第１のＮＰＮトランジスタのコ
レクタ、ベースに接続され、第１のＮＰＮトランジスタ
のエミッタが第２のＮＰＮトランジスタのコレクタ、ベ
ースに接続され、第２のＮＰＮトランジスタのエミッタ
が第２の抵抗の一端に接続され、該第２の抵抗の他端は
第２の電位供給端に接続され、前記第１のＮＰＮトラン
ジスタのコレクタ、ベースが第３のＮＰＮトランジスタ
のベースに接続され、前記第３のＮＰＮトランジスタの
コレクタは第１の電位供給端に、エミッタは第３の抵抗
の一端にそれぞれ接続され、該第３の抵抗の他端は第２
の電位供給端に接続され、前記第１のＮＰＮトランジス
タの電流密度と第３のＮＰＮトランジスタの電流密度と
を等しくし、前記第３のトランジスタのエミッタと第３
の抵抗との接続端をバイアス出力端としたことを特徴と
するバイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109314A JPH01279629A (ja) | 1988-05-02 | 1988-05-02 | バイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109314A JPH01279629A (ja) | 1988-05-02 | 1988-05-02 | バイアス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01279629A true JPH01279629A (ja) | 1989-11-09 |
Family
ID=14507069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63109314A Pending JPH01279629A (ja) | 1988-05-02 | 1988-05-02 | バイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01279629A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5620316A (en) * | 1979-07-27 | 1981-02-25 | Hitachi Denshi Ltd | Buffer circuit |
| JPS56169285A (en) * | 1980-06-02 | 1981-12-25 | Nippon Telegr & Teleph Corp <Ntt> | Pulsed electric power circuit |
| JPS59231620A (ja) * | 1983-06-15 | 1984-12-26 | Nec Corp | 基準電圧発生回路 |
| JPS62119613A (ja) * | 1985-11-20 | 1987-05-30 | Mitsubishi Electric Corp | 半導体集積回路の内部電源電圧発生回路 |
-
1988
- 1988-05-02 JP JP63109314A patent/JPH01279629A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5620316A (en) * | 1979-07-27 | 1981-02-25 | Hitachi Denshi Ltd | Buffer circuit |
| JPS56169285A (en) * | 1980-06-02 | 1981-12-25 | Nippon Telegr & Teleph Corp <Ntt> | Pulsed electric power circuit |
| JPS59231620A (ja) * | 1983-06-15 | 1984-12-26 | Nec Corp | 基準電圧発生回路 |
| JPS62119613A (ja) * | 1985-11-20 | 1987-05-30 | Mitsubishi Electric Corp | 半導体集積回路の内部電源電圧発生回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5229711A (en) | Reference voltage generating circuit | |
| US4507573A (en) | Current source circuit for producing a small value output current proportional to an input current | |
| US5049806A (en) | Band-gap type voltage generating circuit for an ECL circuit | |
| US4264873A (en) | Differential amplification circuit | |
| CA1220519A (en) | Current mirror circuit with control means for establishing an input-output current ratio | |
| US5440224A (en) | Reference voltage generating circuit formed of bipolar transistors | |
| US4578633A (en) | Constant current source circuit | |
| US5164658A (en) | Current transfer circuit | |
| US4590419A (en) | Circuit for generating a temperature-stabilized reference voltage | |
| JPH0473806B2 (ja) | ||
| EP0219937A2 (en) | ECL slave reference generators | |
| KR920010238B1 (ko) | 증폭회로 | |
| JPH01279629A (ja) | バイアス回路 | |
| JP3643389B2 (ja) | 定電圧回路 | |
| JPS63133717A (ja) | バイアス発生器回路 | |
| JPS6252486B2 (ja) | ||
| KR850005157A (ko) | 반도체 집적회로 | |
| GB2121255A (en) | Comparator circuit | |
| JPS647684B2 (ja) | ||
| JP2000261260A (ja) | 電圧・電流変換回路 | |
| JPH0330888B2 (ja) | ||
| JPS5866128A (ja) | 定電流源回路 | |
| JP3437274B2 (ja) | 基準電圧回路 | |
| JPH0151207B2 (ja) | ||
| JPS6143014A (ja) | ヒステリシス付コンパレ−タ |