JPS5953892A - アクティブマトリクス電気光学表示装置 - Google Patents
アクティブマトリクス電気光学表示装置Info
- Publication number
- JPS5953892A JPS5953892A JP16444682A JP16444682A JPS5953892A JP S5953892 A JPS5953892 A JP S5953892A JP 16444682 A JP16444682 A JP 16444682A JP 16444682 A JP16444682 A JP 16444682A JP S5953892 A JPS5953892 A JP S5953892A
- Authority
- JP
- Japan
- Prior art keywords
- data
- gate
- active matrix
- transistor
- matrix display
- Prior art date
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- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はテレビ映像等の大容量表示に適するアクティブ
・マトリクス表示体に関し、その目的は表示体に表示デ
ータ読み出し機能を持たぜることで表示データをもとに
演算、記憶等を行なうことを可能ならしめ、機能性の高
いアクティブ・マトリックス表示体を提供することにあ
る。
・マトリクス表示体に関し、その目的は表示体に表示デ
ータ読み出し機能を持たぜることで表示データをもとに
演算、記憶等を行なうことを可能ならしめ、機能性の高
いアクティブ・マトリックス表示体を提供することにあ
る。
近年、テレビ、電子計算機等の情報機は小型化が進み、
携帯可能な機器まで現われてきた。このような携帯用情
報機器には表示部が必須であるが、体積や消費電力の制
限から、従来のＣＲＴ型のものでは対応しにくく、最近
では液晶を用いた大容量表示体が提案されてきている。
携帯可能な機器まで現われてきた。このような携帯用情
報機器には表示部が必須であるが、体積や消費電力の制
限から、従来のＣＲＴ型のものでは対応しにくく、最近
では液晶を用いた大容量表示体が提案されてきている。
中でもテレビ表示用に開発されたアクティブ・マトリク
ス表示体はほぼ実用化レベルにまで達している。しかし
、現在のアクティブ・マトリクス表示体では単に受信等
で得られた映像信号をもとに映像を行なうのみであり、
例えばテレビの映像をディジタル的にメモリに格納する
とか、映像をもとに演算を行なうとかはできなかった。
ス表示体はほぼ実用化レベルにまで達している。しかし
、現在のアクティブ・マトリクス表示体では単に受信等
で得られた映像信号をもとに映像を行なうのみであり、
例えばテレビの映像をディジタル的にメモリに格納する
とか、映像をもとに演算を行なうとかはできなかった。
何故ならば、アクティブ・マトリクス表示体は一画素毎
にコンデンサを有し、メモリ機能があるにもかかわらず
、データの読み出し機能を有していないためである。テ
レビ放送については、まもなく文字放送の開始も予想さ
れ、放送から得られるデータはさらに拡張されていくと
考えられる。
にコンデンサを有し、メモリ機能があるにもかかわらず
、データの読み出し機能を有していないためである。テ
レビ放送については、まもなく文字放送の開始も予想さ
れ、放送から得られるデータはさらに拡張されていくと
考えられる。
また、アクティブ・マトリクス表示体を電子計算機の表
示部に用いた場合でも表示体の各ビット（画素）を任意
にアクセスできれば、表示体そのものをＲＡＭとして用
いることができる。
示部に用いた場合でも表示体の各ビット（画素）を任意
にアクセスできれば、表示体そのものをＲＡＭとして用
いることができる。
以−Ｆのように、アクティブ・マトリクス表示体に表示
データの読み出し機能を持たせることで、アクティブ表
示体の機能性をさらに高めることができる。
データの読み出し機能を持たせることで、アクティブ表
示体の機能性をさらに高めることができる。
次に本発明の一実施例をもとに詳細に説明する。
第１図は本発明によるアクティブ・マトリクス表示体の
構成である。
構成である。
１０３は液晶表示部であり、内部は１セルが１０４のよ
うな回路構成の画素群からなっている。
うな回路構成の画素群からなっている。
１０４のシリコン基板断面図を第２図に示す。
２０７はＰ−のシリコン基板である。２０９の＋
ｎ ソース、ドレイン層の−にに２０６のゲート酸化膜
、及び多結晶シリコン・ゲートが形成されていて、−ト
ランジスタ１０５を構成している。１０５のソース側は
Ａ４Ｓ ｉ等の組成のデータｍ（第１図の１１２）に接
続されている。１０５のドレイン側は２０５のＡｔ線に
接続されている。２０５はその一部が２０３の多結晶シ
リコン層に接続されている。２０３の多結晶シリコン層
とシリコン基板間には２０日のフィールド酸化膜が介在
して、コンデンサ１０６を構成している。２０６のＡｔ
線のもう一端は最上部に近いアルミ層２１０に接続され
ている。２１０は液晶駆動用セグメント電極である。２
１０は上部コモン電極との間にはさ １：み込んだ
液晶１０７の点灯、非点灯を１１０に貯えられた電荷に
よって制御する。
、及び多結晶シリコン・ゲートが形成されていて、−ト
ランジスタ１０５を構成している。１０５のソース側は
Ａ４Ｓ ｉ等の組成のデータｍ（第１図の１１２）に接
続されている。１０５のドレイン側は２０５のＡｔ線に
接続されている。２０５はその一部が２０３の多結晶シ
リコン層に接続されている。２０３の多結晶シリコン層
とシリコン基板間には２０日のフィールド酸化膜が介在
して、コンデンサ１０６を構成している。２０６のＡｔ
線のもう一端は最上部に近いアルミ層２１０に接続され
ている。２１０は液晶駆動用セグメント電極である。２
１０は上部コモン電極との間にはさ １：み込んだ
液晶１０７の点灯、非点灯を１１０に貯えられた電荷に
よって制御する。
１０１はアクティブ・マトリクスの列線（以下Ｒ線と呼
ぶ）駆動用ドライバ（Ｒ，〜Ｒｎの駆動信号を発生させ
、Ｈ１〜ＨｎのいずれかをＯＮさせ、いずれのＲ線を選
択するか決定する）、１０２アクテイブ・マトリクスの
行ｍ（以下Ｇｌと呼ぶ）駆動用ドライバ Ｇ、〜Ｇｎの
駆動信号を発生させ、１０５のような各画素セルにある
トランジスタのＯＮ ／ ＯＦＦを制御する。
ぶ）駆動用ドライバ（Ｒ，〜Ｒｎの駆動信号を発生させ
、Ｈ１〜ＨｎのいずれかをＯＮさせ、いずれのＲ線を選
択するか決定する）、１０２アクテイブ・マトリクスの
行ｍ（以下Ｇｌと呼ぶ）駆動用ドライバ Ｇ、〜Ｇｎの
駆動信号を発生させ、１０５のような各画素セルにある
トランジスタのＯＮ ／ ＯＦＦを制御する。
第１図中の１０２は、１０４画素内のトランジスタ１０
５のゲー）Ｇ線を駆動する駆動回路であり、その−例で
あるダイナミック・ン７トレジスタ回路を第３図に示す
。シフトレジスタの一セル６０１は図に示すように、４
個のトランジスタ３０３〜３０６と１個のブートストラ
ップ容量６０２から構成されている。クロックはφ１と
φ２の二相でありスタートパルスＳ Ｐ’Ａ入力により
＋１ Ｉ ｎ電位が順次クロックに同期して転送されて
ゆく。
５のゲー）Ｇ線を駆動する駆動回路であり、その−例で
あるダイナミック・ン７トレジスタ回路を第３図に示す
。シフトレジスタの一セル６０１は図に示すように、４
個のトランジスタ３０３〜３０６と１個のブートストラ
ップ容量６０２から構成されている。クロックはφ１と
φ２の二相でありスタートパルスＳ Ｐ’Ａ入力により
＋１ Ｉ ｎ電位が順次クロックに同期して転送されて
ゆく。
各ソフトレジスタの出力Ｇ、〜Ｇｍがゲート線に出力さ
れて、この結果第４図に示すごとく、順次者ゲート線を
選択してゆく。
れて、この結果第４図に示すごとく、順次者ゲート線を
選択してゆく。
例えばこのアクティブ・マトリクスでテレビ映像表示を
行なう場合、フレーム周波数が６０Ｈｚとスピードが遅
いため、通常のダイナミック動作では輔しいことと、ゲ
ート線には数十ｐＦの寄生容量があると同時に表示部の
セル内のトランジスタを完全にＯＮにするためにはデー
タ線の最大電圧にバンクゲート効果を考慮したシキイ値
を加えた分より更に大きな電圧を印加しなければならな
いことである。このため、シフトレジスタ入力には入カ
ドランスファゲートトランジスタ３０３を用いて、ｐ、
〜Ｐｍの各点に一担電荷を蓄えてから、ブートストラッ
プ容量（例えば３０２）により、Ｇ、−／ＧＩＴＩに６
１″を書き込む。さらに低周波での動作も保証するため
に電位固定トランジスタ３０５を追加して、クロックの
半周期毎に０”レベルにリフレッシュしてやる。ＯＧ、
〜ＯＧｍの容量はＧ線に寄生する容量であり、ダイナミ
ック動作を保証する。
行なう場合、フレーム周波数が６０Ｈｚとスピードが遅
いため、通常のダイナミック動作では輔しいことと、ゲ
ート線には数十ｐＦの寄生容量があると同時に表示部の
セル内のトランジスタを完全にＯＮにするためにはデー
タ線の最大電圧にバンクゲート効果を考慮したシキイ値
を加えた分より更に大きな電圧を印加しなければならな
いことである。このため、シフトレジスタ入力には入カ
ドランスファゲートトランジスタ３０３を用いて、ｐ、
〜Ｐｍの各点に一担電荷を蓄えてから、ブートストラッ
プ容量（例えば３０２）により、Ｇ、−／ＧＩＴＩに６
１″を書き込む。さらに低周波での動作も保証するため
に電位固定トランジスタ３０５を追加して、クロックの
半周期毎に０”レベルにリフレッシュしてやる。ＯＧ、
〜ＯＧｍの容量はＧ線に寄生する容量であり、ダイナミ
ック動作を保証する。
以上のタイミング関係は第４図に示されている。
第５図は本発明によるデータ線側の駆動回路１０１の一
例である。シフトレジスタセル５０１はブートストラッ
プ容量５０３、及び動作に必要なトランジスタ５０４，
５０５と後述するシフトレジスタ選択のためのリセット
トランジスタ５０６により構成されている。初段のシフ
トレジスタ・セルへは入力ゲート５０２を介してスター
トノぐルスＳＰＢを印加する。また各シフトレジスタ出
力Ｒ１〜Ｒｎはサンプルホールド・トランジスタＨ７〜
Ｈｎに入力され、データ信号をデータ線ＤＩ、〜Ｄ’ｎ
に寄生する容量ＯＲ，〜ＣＲｎにサンプルホールドさせ
る。データ線側駆動回路は行側のＧ線の一本が選択され
ている間に全ての処理を行なうため高速であり、リーク
電流の考慮は余りしなくてよいが、高速のために増大す
る消費電力を押えることを考慮する必要がある。このた
め、シフトレジスタのクロックは２相でなく４相を用い
ている。サンプルボールド・トランジスタＨ１〜Ｈｎは
かなりの高速スイッチングが要求されるが、そのゲート
入力にはブートストラップ動作により、第６図に示すよ
うにクロック信号の二倍に近い振幅で印加されるため非
常に高速でスイッチングできるという利点がある（第６
図を参照）。
例である。シフトレジスタセル５０１はブートストラッ
プ容量５０３、及び動作に必要なトランジスタ５０４，
５０５と後述するシフトレジスタ選択のためのリセット
トランジスタ５０６により構成されている。初段のシフ
トレジスタ・セルへは入力ゲート５０２を介してスター
トノぐルスＳＰＢを印加する。また各シフトレジスタ出
力Ｒ１〜Ｒｎはサンプルホールド・トランジスタＨ７〜
Ｈｎに入力され、データ信号をデータ線ＤＩ、〜Ｄ’ｎ
に寄生する容量ＯＲ，〜ＣＲｎにサンプルホールドさせ
る。データ線側駆動回路は行側のＧ線の一本が選択され
ている間に全ての処理を行なうため高速であり、リーク
電流の考慮は余りしなくてよいが、高速のために増大す
る消費電力を押えることを考慮する必要がある。このた
め、シフトレジスタのクロックは２相でなく４相を用い
ている。サンプルボールド・トランジスタＨ１〜Ｈｎは
かなりの高速スイッチングが要求されるが、そのゲート
入力にはブートストラップ動作により、第６図に示すよ
うにクロック信号の二倍に近い振幅で印加されるため非
常に高速でスイッチングできるという利点がある（第６
図を参照）。
Ｔ１〜Ｔｎは書き込み及びメモリをリフレッシュするた
めのアナログ・スイッチである。
めのアナログ・スイッチである。
第６図に示すように書き込み期間では、φＲは常に“１
”であるから、ＯＲ，〜ＣＲｎに蓄積された電荷はＴ１
〜Ｔｎのアナログスイッチを介して、Ｄ Ｉ□ Ｄｎの
データ線に転送され、画素メモリに書き込まれる。
”であるから、ＯＲ，〜ＣＲｎに蓄積された電荷はＴ１
〜Ｔｎのアナログスイッチを介して、Ｄ Ｉ□ Ｄｎの
データ線に転送され、画素メモリに書き込まれる。
読み出し、及びリフレソンコー期間では、ＲＥＡＤ信号
が１１ Ｑ ＩＩとなり、Ａ１〜Ａｎのセンスアンプが
動作して、画素メモリから読み出されたデータが増幅さ
れてＤ／１〜Ｄ’ｎのデータ線に出力される。ＲＥＡＤ
がＩＴ Ｉ ｎとなった直後にφＲが１″となり、セン
スアンプされた画素メモリのデータが画素メモリに書き
こまれ、画素メモリのデータはリフレツシユされる。０
１〜Ｃａｎの容量によりデータはサンプルホールドされ
る。
が１１ Ｑ ＩＩとなり、Ａ１〜Ａｎのセンスアンプが
動作して、画素メモリから読み出されたデータが増幅さ
れてＤ／１〜Ｄ’ｎのデータ線に出力される。ＲＥＡＤ
がＩＴ Ｉ ｎとなった直後にφＲが１″となり、セン
スアンプされた画素メモリのデータが画素メモリに書き
こまれ、画素メモリのデータはリフレツシユされる。０
１〜Ｃａｎの容量によりデータはサンプルホールドされ
る。
第７図はセンスアンプの一例である。センスアンプの入
力端子αはトランジスタ７０２．７０３のゲート、７０
４のドレイン、７０５．７０６のソースに接続されてお
り、７０２のソースは（ト）側電源電位７０１に、７０
３．７０４のソースは接地されている。また、トランジ
スタ７０５と７０６のドレインは７０２，７０３より成
るインバータの出力に接続されている。そのインバータ
の出力は７０８のディプレッション型Ｍ 、ＯＳ −Ｆ
Ｋ Ｔのゲートに接続されていて、７０−８のソース
は接地され、ドレインは７０９のソース及びＭ ＯＳ
）。
力端子αはトランジスタ７０２．７０３のゲート、７０
４のドレイン、７０５．７０６のソースに接続されてお
り、７０２のソースは（ト）側電源電位７０１に、７０
３．７０４のソースは接地されている。また、トランジ
スタ７０５と７０６のドレインは７０２，７０３より成
るインバータの出力に接続されている。そのインバータ
の出力は７０８のディプレッション型Ｍ 、ＯＳ −Ｆ
Ｋ Ｔのゲートに接続されていて、７０−８のソース
は接地され、ドレインは７０９のソース及びＭ ＯＳ
）。
ランンスタ抵抗７１０に接続されている。７０９のドレ
インは出力端子すに接続されている。
インは出力端子すに接続されている。
ＲＥＡＤ信号は、７０４．７０６のゲートと接続されて
いると共に、インバータ７０７を介してトランジスタ７
０５．７０９のゲートと接続されている。
いると共に、インバータ７０７を介してトランジスタ７
０５．７０９のゲートと接続されている。
トランジスタ７０２，７０３でインバータが構成されて
いて、また、トランジスタ７０５，７０５．７０６を並
列にして入力端子αへの帰還抵抗として使用し、全体と
して０−ＭＯ８増幅回路を構成している。
いて、また、トランジスタ７０５，７０５．７０６を並
列にして入力端子αへの帰還抵抗として使用し、全体と
して０−ＭＯ８増幅回路を構成している。
第７図において、トランジスタ７０５．７０６のゲート
には制御入力端子ＲＥＡＤから互いに逆相の信号を与え
るわけであるが、ＲＥＡＤ信号がＩＱ Ｈの場合は、ト
ランジスタ７０４はＯＦＦし、トランジスタ７０５，７
０６，７０９はＯＮする。
には制御入力端子ＲＥＡＤから互いに逆相の信号を与え
るわけであるが、ＲＥＡＤ信号がＩＱ Ｈの場合は、ト
ランジスタ７０４はＯＦＦし、トランジスタ７０５，７
０６，７０９はＯＮする。
したがって、ＲＥＡＤがＩＩ ＯＩＩの場合には、αに
入力された画素メモリからのデータ信号が、トランジス
タ７０２，７０３により増幅され７０８のゲートへ入力
される。トランジスタ７０８はその増幅された信号のレ
ベルにより、飽和領域で動作して、Ｃの電位はＭＯＳ）
ランジスタ抵抗７１０と７０８のＯＮ抵抗の比で決定さ
れる。これにより、出力端子すには入力端子αと同一の
位相のデータ信号出力が得られる。
入力された画素メモリからのデータ信号が、トランジス
タ７０２，７０３により増幅され７０８のゲートへ入力
される。トランジスタ７０８はその増幅された信号のレ
ベルにより、飽和領域で動作して、Ｃの電位はＭＯＳ）
ランジスタ抵抗７１０と７０８のＯＮ抵抗の比で決定さ
れる。これにより、出力端子すには入力端子αと同一の
位相のデータ信号出力が得られる。
ＲＥＡＤが１＋ １ ＩＴの場合には７０５，７０６゜
７０９はＯＦＦして、センスアンプは動作しない。
７０９はＯＦＦして、センスアンプは動作しない。
本発明例でのセンスアンプはアナログ増幅器となってい
るが、画素メモリ内のデータがテレビ画像信号のような
アナログ信号の場合に有効である。
るが、画素メモリ内のデータがテレビ画像信号のような
アナログ信号の場合に有効である。
読み出された信号は、例えばＡ ／ Ｄ変換器等により
ディジタル信号化されて、ディジタル信号制御回路へ出
力される。
ディジタル信号化されて、ディジタル信号制御回路へ出
力される。
センスアンプは通常のダイナミックＲＡＭで使用されて
いるＭＯＳ−Ｆ４Ｔのしきい値電圧を利用して増幅する
型でもよい。
いるＭＯＳ−Ｆ４Ｔのしきい値電圧を利用して増幅する
型でもよい。
以上のように、アクティブ・マトリクスに読み出し機能
を持たせることができれば、画像情報の採取が容量であ
るし、効率的な回路が実現できる。
を持たせることができれば、画像情報の採取が容量であ
るし、効率的な回路が実現できる。
第１図・・・・・・本発明によるアクティブ・マトリク
ス表示体の構成図 第２図・・・・・・アクティブ・マトリクス中の一画素
の断面図 第３図・・・・・・ゲート線側駆動回路第４図・・・・
・・ゲート線側駆動回路の主要タイミング拳チャート 第５図・・・・・・データ線側駆動回路とりフレッシュ
回路、センスアンプ回路 第６図・・・・・データ線側駆動回路の主要タイミング
自チャート 第７図・・・・・・センスアンプの構成具 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務
ス表示体の構成図 第２図・・・・・・アクティブ・マトリクス中の一画素
の断面図 第３図・・・・・・ゲート線側駆動回路第４図・・・・
・・ゲート線側駆動回路の主要タイミング拳チャート 第５図・・・・・・データ線側駆動回路とりフレッシュ
回路、センスアンプ回路 第６図・・・・・データ線側駆動回路の主要タイミング
自チャート 第７図・・・・・・センスアンプの構成具 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務
Claims (1)
- 複数本のデータ線と複数本のゲート線をマ） ＩＪクス
状に配置し、データ線とゲー）Ｍの交点にゲート端子と
該ゲート線とを接続し、ソース端子を該データ線と接続
したＭＯＳ）ランジスタ、該ＭＯ８）ランジスタのドレ
イン端子に、互いが並列に接続されたコンデンサ及び画
素電極を配置し、前記複数のゲート線のいずれかを選択
するゲート線駆動回路、前記複数のデータ線に接続され
たセンスアンプと画素読み出しデータのリフレッシュ回
路、前記複数のデータ線のいずれかを選択するデータ線
駆動回路を少なくとも形成した単結晶シリコン基板と片
面に透明電極を全面に形成した透明電極基板の間に一定
の間隙を保ち、該間隙に液晶を封入してなるデータ読み
出し機能を有するアクティブ・マトリクス表示体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16444682A JPS5953892A (ja) | 1982-09-21 | 1982-09-21 | アクティブマトリクス電気光学表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16444682A JPS5953892A (ja) | 1982-09-21 | 1982-09-21 | アクティブマトリクス電気光学表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5953892A true JPS5953892A (ja) | 1984-03-28 |
| JPH0469391B2 JPH0469391B2 (ja) | 1992-11-06 |
Family
ID=15793319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16444682A Granted JPS5953892A (ja) | 1982-09-21 | 1982-09-21 | アクティブマトリクス電気光学表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5953892A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60222895A (ja) * | 1984-04-20 | 1985-11-07 | 日本電信電話株式会社 | 画像表示装置 |
| JPS6247696A (ja) * | 1985-08-28 | 1987-03-02 | 株式会社日立製作所 | 液晶表示装置 |
| JPS62111285A (ja) * | 1985-11-11 | 1987-05-22 | 株式会社日立製作所 | アクテイブマトリクス形液晶表示装置 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4826039A (ja) * | 1971-08-02 | 1973-04-05 | ||
| JPS4827643A (ja) * | 1971-08-12 | 1973-04-12 | ||
| JPS48102593A (ja) * | 1972-04-06 | 1973-12-22 | ||
| JPS49131096A (ja) * | 1973-04-17 | 1974-12-16 | ||
| JPS561997A (en) * | 1979-06-19 | 1981-01-10 | Matsushita Electric Ind Co Ltd | Device for driving liquid crystal display panel |
| JPS5685792A (en) * | 1979-12-14 | 1981-07-13 | Citizen Watch Co Ltd | Liquid crystal display unit |
| JPS5752089A (en) * | 1980-09-12 | 1982-03-27 | Tokyo Shibaura Electric Co | Picture device |
-
1982
- 1982-09-21 JP JP16444682A patent/JPS5953892A/ja active Granted
Patent Citations (7)
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Cited By (4)
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|---|---|---|---|---|
| JPS60222895A (ja) * | 1984-04-20 | 1985-11-07 | 日本電信電話株式会社 | 画像表示装置 |
| JPS6247696A (ja) * | 1985-08-28 | 1987-03-02 | 株式会社日立製作所 | 液晶表示装置 |
| JPS62111285A (ja) * | 1985-11-11 | 1987-05-22 | 株式会社日立製作所 | アクテイブマトリクス形液晶表示装置 |
| JPH07120144B2 (ja) * | 1985-11-11 | 1995-12-20 | 株式会社日立製作所 | アクテイブマトリクス形液晶表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0469391B2 (ja) | 1992-11-06 |
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