JPS5953892A - アクティブマトリクス電気光学表示装置 - Google Patents
アクティブマトリクス電気光学表示装置Info
- Publication number
- JPS5953892A JPS5953892A JP16444682A JP16444682A JPS5953892A JP S5953892 A JPS5953892 A JP S5953892A JP 16444682 A JP16444682 A JP 16444682A JP 16444682 A JP16444682 A JP 16444682A JP S5953892 A JPS5953892 A JP S5953892A
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- JP
- Japan
- Prior art keywords
- data
- gate
- active matrix
- transistor
- matrix display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はテレビ映像等の大容量表示に適するアクティブ
・マトリクス表示体に関し、その目的は表示体に表示デ
ータ読み出し機能を持たぜることで表示データをもとに
演算、記憶等を行なうことを可能ならしめ、機能性の高
いアクティブ・マトリックス表示体を提供することにあ
る。
・マトリクス表示体に関し、その目的は表示体に表示デ
ータ読み出し機能を持たぜることで表示データをもとに
演算、記憶等を行なうことを可能ならしめ、機能性の高
いアクティブ・マトリックス表示体を提供することにあ
る。
近年、テレビ、電子計算機等の情報機は小型化が進み、
携帯可能な機器まで現われてきた。このような携帯用情
報機器には表示部が必須であるが、体積や消費電力の制
限から、従来のCRT型のものでは対応しにくく、最近
では液晶を用いた大容量表示体が提案されてきている。
携帯可能な機器まで現われてきた。このような携帯用情
報機器には表示部が必須であるが、体積や消費電力の制
限から、従来のCRT型のものでは対応しにくく、最近
では液晶を用いた大容量表示体が提案されてきている。
中でもテレビ表示用に開発されたアクティブ・マトリク
ス表示体はほぼ実用化レベルにまで達している。しかし
、現在のアクティブ・マトリクス表示体では単に受信等
で得られた映像信号をもとに映像を行なうのみであり、
例えばテレビの映像をディジタル的にメモリに格納する
とか、映像をもとに演算を行なうとかはできなかった。
ス表示体はほぼ実用化レベルにまで達している。しかし
、現在のアクティブ・マトリクス表示体では単に受信等
で得られた映像信号をもとに映像を行なうのみであり、
例えばテレビの映像をディジタル的にメモリに格納する
とか、映像をもとに演算を行なうとかはできなかった。
何故ならば、アクティブ・マトリクス表示体は一画素毎
にコンデンサを有し、メモリ機能があるにもかかわらず
、データの読み出し機能を有していないためである。テ
レビ放送については、まもなく文字放送の開始も予想さ
れ、放送から得られるデータはさらに拡張されていくと
考えられる。
にコンデンサを有し、メモリ機能があるにもかかわらず
、データの読み出し機能を有していないためである。テ
レビ放送については、まもなく文字放送の開始も予想さ
れ、放送から得られるデータはさらに拡張されていくと
考えられる。
また、アクティブ・マトリクス表示体を電子計算機の表
示部に用いた場合でも表示体の各ビット(画素)を任意
にアクセスできれば、表示体そのものをRAMとして用
いることができる。
示部に用いた場合でも表示体の各ビット(画素)を任意
にアクセスできれば、表示体そのものをRAMとして用
いることができる。
以−Fのように、アクティブ・マトリクス表示体に表示
データの読み出し機能を持たせることで、アクティブ表
示体の機能性をさらに高めることができる。
データの読み出し機能を持たせることで、アクティブ表
示体の機能性をさらに高めることができる。
次に本発明の一実施例をもとに詳細に説明する。
第1図は本発明によるアクティブ・マトリクス表示体の
構成である。
構成である。
103は液晶表示部であり、内部は1セルが104のよ
うな回路構成の画素群からなっている。
うな回路構成の画素群からなっている。
104のシリコン基板断面図を第2図に示す。
207はP−のシリコン基板である。209の+
n ソース、ドレイン層の−にに206のゲート酸化膜
、及び多結晶シリコン・ゲートが形成されていて、−ト
ランジスタ105を構成している。105のソース側は
A4S i等の組成のデータm(第1図の112)に接
続されている。105のドレイン側は205のAt線に
接続されている。205はその一部が203の多結晶シ
リコン層に接続されている。203の多結晶シリコン層
とシリコン基板間には20日のフィールド酸化膜が介在
して、コンデンサ106を構成している。206のAt
線のもう一端は最上部に近いアルミ層210に接続され
ている。210は液晶駆動用セグメント電極である。2
10は上部コモン電極との間にはさ 1:み込んだ
液晶107の点灯、非点灯を110に貯えられた電荷に
よって制御する。
、及び多結晶シリコン・ゲートが形成されていて、−ト
ランジスタ105を構成している。105のソース側は
A4S i等の組成のデータm(第1図の112)に接
続されている。105のドレイン側は205のAt線に
接続されている。205はその一部が203の多結晶シ
リコン層に接続されている。203の多結晶シリコン層
とシリコン基板間には20日のフィールド酸化膜が介在
して、コンデンサ106を構成している。206のAt
線のもう一端は最上部に近いアルミ層210に接続され
ている。210は液晶駆動用セグメント電極である。2
10は上部コモン電極との間にはさ 1:み込んだ
液晶107の点灯、非点灯を110に貯えられた電荷に
よって制御する。
101はアクティブ・マトリクスの列線(以下R線と呼
ぶ)駆動用ドライバ(R,〜Rnの駆動信号を発生させ
、H1〜HnのいずれかをONさせ、いずれのR線を選
択するか決定する)、102アクテイブ・マトリクスの
行m(以下Glと呼ぶ)駆動用ドライバ G、〜Gnの
駆動信号を発生させ、105のような各画素セルにある
トランジスタのON / OFFを制御する。
ぶ)駆動用ドライバ(R,〜Rnの駆動信号を発生させ
、H1〜HnのいずれかをONさせ、いずれのR線を選
択するか決定する)、102アクテイブ・マトリクスの
行m(以下Glと呼ぶ)駆動用ドライバ G、〜Gnの
駆動信号を発生させ、105のような各画素セルにある
トランジスタのON / OFFを制御する。
第1図中の102は、104画素内のトランジスタ10
5のゲー)G線を駆動する駆動回路であり、その−例で
あるダイナミック・ン7トレジスタ回路を第3図に示す
。シフトレジスタの一セル601は図に示すように、4
個のトランジスタ303〜306と1個のブートストラ
ップ容量602から構成されている。クロックはφ1と
φ2の二相でありスタートパルスS P’A入力により
+1 I n電位が順次クロックに同期して転送されて
ゆく。
5のゲー)G線を駆動する駆動回路であり、その−例で
あるダイナミック・ン7トレジスタ回路を第3図に示す
。シフトレジスタの一セル601は図に示すように、4
個のトランジスタ303〜306と1個のブートストラ
ップ容量602から構成されている。クロックはφ1と
φ2の二相でありスタートパルスS P’A入力により
+1 I n電位が順次クロックに同期して転送されて
ゆく。
各ソフトレジスタの出力G、〜Gmがゲート線に出力さ
れて、この結果第4図に示すごとく、順次者ゲート線を
選択してゆく。
れて、この結果第4図に示すごとく、順次者ゲート線を
選択してゆく。
例えばこのアクティブ・マトリクスでテレビ映像表示を
行なう場合、フレーム周波数が60Hzとスピードが遅
いため、通常のダイナミック動作では輔しいことと、ゲ
ート線には数十pFの寄生容量があると同時に表示部の
セル内のトランジスタを完全にONにするためにはデー
タ線の最大電圧にバンクゲート効果を考慮したシキイ値
を加えた分より更に大きな電圧を印加しなければならな
いことである。このため、シフトレジスタ入力には入カ
ドランスファゲートトランジスタ303を用いて、p、
〜Pmの各点に一担電荷を蓄えてから、ブートストラッ
プ容量(例えば302)により、G、−/GITIに6
1″を書き込む。さらに低周波での動作も保証するため
に電位固定トランジスタ305を追加して、クロックの
半周期毎に0”レベルにリフレッシュしてやる。OG、
〜OGmの容量はG線に寄生する容量であり、ダイナミ
ック動作を保証する。
行なう場合、フレーム周波数が60Hzとスピードが遅
いため、通常のダイナミック動作では輔しいことと、ゲ
ート線には数十pFの寄生容量があると同時に表示部の
セル内のトランジスタを完全にONにするためにはデー
タ線の最大電圧にバンクゲート効果を考慮したシキイ値
を加えた分より更に大きな電圧を印加しなければならな
いことである。このため、シフトレジスタ入力には入カ
ドランスファゲートトランジスタ303を用いて、p、
〜Pmの各点に一担電荷を蓄えてから、ブートストラッ
プ容量(例えば302)により、G、−/GITIに6
1″を書き込む。さらに低周波での動作も保証するため
に電位固定トランジスタ305を追加して、クロックの
半周期毎に0”レベルにリフレッシュしてやる。OG、
〜OGmの容量はG線に寄生する容量であり、ダイナミ
ック動作を保証する。
以上のタイミング関係は第4図に示されている。
第5図は本発明によるデータ線側の駆動回路101の一
例である。シフトレジスタセル501はブートストラッ
プ容量503、及び動作に必要なトランジスタ504,
505と後述するシフトレジスタ選択のためのリセット
トランジスタ506により構成されている。初段のシフ
トレジスタ・セルへは入力ゲート502を介してスター
トノぐルスSPBを印加する。また各シフトレジスタ出
力R1〜Rnはサンプルホールド・トランジスタH7〜
Hnに入力され、データ信号をデータ線DI、〜D’n
に寄生する容量OR,〜CRnにサンプルホールドさせ
る。データ線側駆動回路は行側のG線の一本が選択され
ている間に全ての処理を行なうため高速であり、リーク
電流の考慮は余りしなくてよいが、高速のために増大す
る消費電力を押えることを考慮する必要がある。このた
め、シフトレジスタのクロックは2相でなく4相を用い
ている。サンプルボールド・トランジスタH1〜Hnは
かなりの高速スイッチングが要求されるが、そのゲート
入力にはブートストラップ動作により、第6図に示すよ
うにクロック信号の二倍に近い振幅で印加されるため非
常に高速でスイッチングできるという利点がある(第6
図を参照)。
例である。シフトレジスタセル501はブートストラッ
プ容量503、及び動作に必要なトランジスタ504,
505と後述するシフトレジスタ選択のためのリセット
トランジスタ506により構成されている。初段のシフ
トレジスタ・セルへは入力ゲート502を介してスター
トノぐルスSPBを印加する。また各シフトレジスタ出
力R1〜Rnはサンプルホールド・トランジスタH7〜
Hnに入力され、データ信号をデータ線DI、〜D’n
に寄生する容量OR,〜CRnにサンプルホールドさせ
る。データ線側駆動回路は行側のG線の一本が選択され
ている間に全ての処理を行なうため高速であり、リーク
電流の考慮は余りしなくてよいが、高速のために増大す
る消費電力を押えることを考慮する必要がある。このた
め、シフトレジスタのクロックは2相でなく4相を用い
ている。サンプルボールド・トランジスタH1〜Hnは
かなりの高速スイッチングが要求されるが、そのゲート
入力にはブートストラップ動作により、第6図に示すよ
うにクロック信号の二倍に近い振幅で印加されるため非
常に高速でスイッチングできるという利点がある(第6
図を参照)。
T1〜Tnは書き込み及びメモリをリフレッシュするた
めのアナログ・スイッチである。
めのアナログ・スイッチである。
第6図に示すように書き込み期間では、φRは常に“1
”であるから、OR,〜CRnに蓄積された電荷はT1
〜Tnのアナログスイッチを介して、D I□ Dnの
データ線に転送され、画素メモリに書き込まれる。
”であるから、OR,〜CRnに蓄積された電荷はT1
〜Tnのアナログスイッチを介して、D I□ Dnの
データ線に転送され、画素メモリに書き込まれる。
読み出し、及びリフレソンコー期間では、READ信号
が11 Q IIとなり、A1〜Anのセンスアンプが
動作して、画素メモリから読み出されたデータが増幅さ
れてD/1〜D’nのデータ線に出力される。READ
がIT I nとなった直後にφRが1″となり、セン
スアンプされた画素メモリのデータが画素メモリに書き
こまれ、画素メモリのデータはリフレツシユされる。0
1〜Canの容量によりデータはサンプルホールドされ
る。
が11 Q IIとなり、A1〜Anのセンスアンプが
動作して、画素メモリから読み出されたデータが増幅さ
れてD/1〜D’nのデータ線に出力される。READ
がIT I nとなった直後にφRが1″となり、セン
スアンプされた画素メモリのデータが画素メモリに書き
こまれ、画素メモリのデータはリフレツシユされる。0
1〜Canの容量によりデータはサンプルホールドされ
る。
第7図はセンスアンプの一例である。センスアンプの入
力端子αはトランジスタ702.703のゲート、70
4のドレイン、705.706のソースに接続されてお
り、702のソースは(ト)側電源電位701に、70
3.704のソースは接地されている。また、トランジ
スタ705と706のドレインは702,703より成
るインバータの出力に接続されている。そのインバータ
の出力は708のディプレッション型M 、OS −F
K Tのゲートに接続されていて、70−8のソース
は接地され、ドレインは709のソース及びM OS
)。
力端子αはトランジスタ702.703のゲート、70
4のドレイン、705.706のソースに接続されてお
り、702のソースは(ト)側電源電位701に、70
3.704のソースは接地されている。また、トランジ
スタ705と706のドレインは702,703より成
るインバータの出力に接続されている。そのインバータ
の出力は708のディプレッション型M 、OS −F
K Tのゲートに接続されていて、70−8のソース
は接地され、ドレインは709のソース及びM OS
)。
ランンスタ抵抗710に接続されている。709のドレ
インは出力端子すに接続されている。
インは出力端子すに接続されている。
READ信号は、704.706のゲートと接続されて
いると共に、インバータ707を介してトランジスタ7
05.709のゲートと接続されている。
いると共に、インバータ707を介してトランジスタ7
05.709のゲートと接続されている。
トランジスタ702,703でインバータが構成されて
いて、また、トランジスタ705,705.706を並
列にして入力端子αへの帰還抵抗として使用し、全体と
して0−MO8増幅回路を構成している。
いて、また、トランジスタ705,705.706を並
列にして入力端子αへの帰還抵抗として使用し、全体と
して0−MO8増幅回路を構成している。
第7図において、トランジスタ705.706のゲート
には制御入力端子READから互いに逆相の信号を与え
るわけであるが、READ信号がIQ Hの場合は、ト
ランジスタ704はOFFし、トランジスタ705,7
06,709はONする。
には制御入力端子READから互いに逆相の信号を与え
るわけであるが、READ信号がIQ Hの場合は、ト
ランジスタ704はOFFし、トランジスタ705,7
06,709はONする。
したがって、READがII OIIの場合には、αに
入力された画素メモリからのデータ信号が、トランジス
タ702,703により増幅され708のゲートへ入力
される。トランジスタ708はその増幅された信号のレ
ベルにより、飽和領域で動作して、Cの電位はMOS)
ランジスタ抵抗710と708のON抵抗の比で決定さ
れる。これにより、出力端子すには入力端子αと同一の
位相のデータ信号出力が得られる。
入力された画素メモリからのデータ信号が、トランジス
タ702,703により増幅され708のゲートへ入力
される。トランジスタ708はその増幅された信号のレ
ベルにより、飽和領域で動作して、Cの電位はMOS)
ランジスタ抵抗710と708のON抵抗の比で決定さ
れる。これにより、出力端子すには入力端子αと同一の
位相のデータ信号出力が得られる。
READが1+ 1 ITの場合には705,706゜
709はOFFして、センスアンプは動作しない。
709はOFFして、センスアンプは動作しない。
本発明例でのセンスアンプはアナログ増幅器となってい
るが、画素メモリ内のデータがテレビ画像信号のような
アナログ信号の場合に有効である。
るが、画素メモリ内のデータがテレビ画像信号のような
アナログ信号の場合に有効である。
読み出された信号は、例えばA / D変換器等により
ディジタル信号化されて、ディジタル信号制御回路へ出
力される。
ディジタル信号化されて、ディジタル信号制御回路へ出
力される。
センスアンプは通常のダイナミックRAMで使用されて
いるMOS−F4Tのしきい値電圧を利用して増幅する
型でもよい。
いるMOS−F4Tのしきい値電圧を利用して増幅する
型でもよい。
以上のように、アクティブ・マトリクスに読み出し機能
を持たせることができれば、画像情報の採取が容量であ
るし、効率的な回路が実現できる。
を持たせることができれば、画像情報の採取が容量であ
るし、効率的な回路が実現できる。
第1図・・・・・・本発明によるアクティブ・マトリク
ス表示体の構成図 第2図・・・・・・アクティブ・マトリクス中の一画素
の断面図 第3図・・・・・・ゲート線側駆動回路第4図・・・・
・・ゲート線側駆動回路の主要タイミング拳チャート 第5図・・・・・・データ線側駆動回路とりフレッシュ
回路、センスアンプ回路 第6図・・・・・データ線側駆動回路の主要タイミング
自チャート 第7図・・・・・・センスアンプの構成具 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務
ス表示体の構成図 第2図・・・・・・アクティブ・マトリクス中の一画素
の断面図 第3図・・・・・・ゲート線側駆動回路第4図・・・・
・・ゲート線側駆動回路の主要タイミング拳チャート 第5図・・・・・・データ線側駆動回路とりフレッシュ
回路、センスアンプ回路 第6図・・・・・データ線側駆動回路の主要タイミング
自チャート 第7図・・・・・・センスアンプの構成具 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務
Claims (1)
- 複数本のデータ線と複数本のゲート線をマ) IJクス
状に配置し、データ線とゲー)Mの交点にゲート端子と
該ゲート線とを接続し、ソース端子を該データ線と接続
したMOS)ランジスタ、該MO8)ランジスタのドレ
イン端子に、互いが並列に接続されたコンデンサ及び画
素電極を配置し、前記複数のゲート線のいずれかを選択
するゲート線駆動回路、前記複数のデータ線に接続され
たセンスアンプと画素読み出しデータのリフレッシュ回
路、前記複数のデータ線のいずれかを選択するデータ線
駆動回路を少なくとも形成した単結晶シリコン基板と片
面に透明電極を全面に形成した透明電極基板の間に一定
の間隙を保ち、該間隙に液晶を封入してなるデータ読み
出し機能を有するアクティブ・マトリクス表示体。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16444682A JPS5953892A (ja) | 1982-09-21 | 1982-09-21 | アクティブマトリクス電気光学表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16444682A JPS5953892A (ja) | 1982-09-21 | 1982-09-21 | アクティブマトリクス電気光学表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5953892A true JPS5953892A (ja) | 1984-03-28 |
JPH0469391B2 JPH0469391B2 (ja) | 1992-11-06 |
Family
ID=15793319
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16444682A Granted JPS5953892A (ja) | 1982-09-21 | 1982-09-21 | アクティブマトリクス電気光学表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5953892A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60222895A (ja) * | 1984-04-20 | 1985-11-07 | 日本電信電話株式会社 | 画像表示装置 |
JPS6247696A (ja) * | 1985-08-28 | 1987-03-02 | 株式会社日立製作所 | 液晶表示装置 |
JPS62111285A (ja) * | 1985-11-11 | 1987-05-22 | 株式会社日立製作所 | アクテイブマトリクス形液晶表示装置 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4826039A (ja) * | 1971-08-02 | 1973-04-05 | ||
JPS4827643A (ja) * | 1971-08-12 | 1973-04-12 | ||
JPS48102593A (ja) * | 1972-04-06 | 1973-12-22 | ||
JPS49131096A (ja) * | 1973-04-17 | 1974-12-16 | ||
JPS561997A (en) * | 1979-06-19 | 1981-01-10 | Matsushita Electric Ind Co Ltd | Device for driving liquid crystal display panel |
JPS5685792A (en) * | 1979-12-14 | 1981-07-13 | Citizen Watch Co Ltd | Liquid crystal display unit |
JPS5752089A (en) * | 1980-09-12 | 1982-03-27 | Tokyo Shibaura Electric Co | Picture device |
-
1982
- 1982-09-21 JP JP16444682A patent/JPS5953892A/ja active Granted
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4826039A (ja) * | 1971-08-02 | 1973-04-05 | ||
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60222895A (ja) * | 1984-04-20 | 1985-11-07 | 日本電信電話株式会社 | 画像表示装置 |
JPS6247696A (ja) * | 1985-08-28 | 1987-03-02 | 株式会社日立製作所 | 液晶表示装置 |
JPS62111285A (ja) * | 1985-11-11 | 1987-05-22 | 株式会社日立製作所 | アクテイブマトリクス形液晶表示装置 |
JPH07120144B2 (ja) * | 1985-11-11 | 1995-12-20 | 株式会社日立製作所 | アクテイブマトリクス形液晶表示装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0469391B2 (ja) | 1992-11-06 |
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