JPS5952468B2 - ステ−ジトレ−サ - Google Patents

Description

【発明の詳細な説明】 近年、情報処理装置の性能向上、機能拡大とともに、そ
の使用部品数は増大し、また論理構成が複雑となつてき
た。

また部品の故障は、固定的な不良でなく、一時的なもの
の割合が増加している。この為、故障からの回復作業は
ますます難しくなつてきているが、一万では、情報処理
装置に対する故障時間を小さくする要求が非常に強くな
つてきた。この為、障害発生時の情報処理装置の動作状
況を記録する機能（ログアウト）を設けることが一般化
しているが、障害発生時の前後の動作状況をも記録する
装置を実現した。これをステージトレーサと称し、情報
処理装置内に内蔵するものと、独立装置とし、ケーブル
により情報処理装置と接続するものがある。従来実現さ
れていたステージトレーサは、トレーサメモリ全体を１
つのブロックとしていたため、障害が複数回発生した場
合でも、最初の情報、又は、最後の情報のみ採集された
。

このため、メモリダンプ、ログアウト情報との対応がと
れな＜、障害発生時の状況判断を難しくしていた。本発
明はこれを解決するものである。この発明はステージト
レーサのメモリを複数のブロックに分割し、障害発生に
伴なうトレース停止指令が出る迄は、同一ブロック内で
ラツプアランドしながら記録し、トレース停止指令が出
されると、該ブロックが有効であることを示す有効性表
示を記録した後、次のメモリブロックに対し記録を行な
う。

この機能により、障害が複数回発生した場合にも、それ
ぞれの障害発生時の情報を得ることができ、障害発生時
の状況を正しく推定することができる。例えば、通常の
命令処理中にマシンチェックが発生し、そのマシンチェ
ック処理ソフトウェアの命令処理中にマシンチェックが
発生し、さらにこのマシンチェック処理ハードウエフア
がマシンチェックを検出し、チェックストップ状態とな
つた場合、本発明のステージトレーサは、それぞれ３回
のマシンチェック発生時の状況が得られ、共通点から、
障害部位の指摘が容易となる。夕 図は、ステージトレ
ーサのブロック図である。

電源投入時及ひ斗レーザのリセットが指令されると、ス
テージトレーサは、初期状態に設定される。初期状態で
は、アドレスレジスタ２及びプロツクアドレスレジスタ
１は、オールＯに設定され、トレース開始指令が指定さ
れると、アドレスレジスタ２は、トレーサメモリに書込
みを行なう毎に、＋１回路１１にて＋１される。プロツ
クアドレスレジスタ１の出力は、デコーダ３に接続され
、デコーダ３の出力は、トレーサメモリのプロツクを指
定する。

トレース停止指令が出されると、アドレスレジスタ２を
オール０にし、データレジスタ４を有効性表示パターン
に設定した後、トレーサメモリに書込みパルスを送り、
トレーサメモリに有効性表示を記憶する。その後プロツ
クアドレスレジスタ１は、＋１回路１０により、＋１さ
れ、次のトレーサメモリプロツクに対して、書込みが開
始される。トレーサへの書込み信号は、データレジスタ
４にセツトされ、この出力がトレーサメモリに接続され
る。

またトレーサメモリの読出しは、アドレスレジスタ２と
プロツクアドレスレジスタ１を順次＋１して、読出し、
出力装置への転送は、データレジスタ９に１バイト毎セ
ツトして、シリアルに転送する。本実施例では、メモリ
プロツクは４となつているので、トレーサ停止指令が５
回指定されると、メモリプロツタ０は、５番目のデータ
が記録されているため、１番目のデータは、消失する。

ハードウエアの障害発生状況に応じて、プロツク数を決
定し、障害情報が消失しないようにする。

【図面の簡単な説明】

図は、本発明の一実施例を示すプロツク図である。 １・・・・・・アドレスレジスタ、２・・・・・・プロ
ツクアドレスレジスタ、３・・・・・・デコーダ、４，
９・・・・・・データレジスタ、５，６，７，８・・・
・・・トレーサメモリ、１０，１１・・・・・・＋１回
路。

Claims (1)

【特許請求の範囲】
1. １ トレース開始指令により、複数の入力情報を順次自
   動的にトレーサ内メモリに記憶し、トレース停止指令に
   より記録を停止し、メモリの出力指令により、メモリの
   内容を出力するステージトレーサにおいて、メモリを複
   数のブロックに分割し、トレース停止指令が出る迄は、
   同一ブロック内で記録を行ない、トレース停止指令が出
   されると、情報の有効性表示を記憶した後、次のメモリ
   ブロックに対し記憶を開始することを特徴とする装置。