JPS5951077B2 - 不揮発性半導体メモリ− - Google Patents
不揮発性半導体メモリ−Info
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- JPS5951077B2 JPS5951077B2 JP51123217A JP12321776A JPS5951077B2 JP S5951077 B2 JPS5951077 B2 JP S5951077B2 JP 51123217 A JP51123217 A JP 51123217A JP 12321776 A JP12321776 A JP 12321776A JP S5951077 B2 JPS5951077 B2 JP S5951077B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は、フローティングゲートＭＯＳＦＥＴ形不揮発
性半導体メモリーに関する。
性半導体メモリーに関する。
本発明は、フローティングゲートＭＯＳＦＥＴ形不揮発
性半導体メモリー素子をその電極付ゲートを基板に対し
て、常に逆バイアスを施こして用いることにより、フロ
ーティングゲート内に蓄積した電荷の飛散を防止し、メ
モリー素子の不揮発性を飛躍的に向上させることにある
。
性半導体メモリー素子をその電極付ゲートを基板に対し
て、常に逆バイアスを施こして用いることにより、フロ
ーティングゲート内に蓄積した電荷の飛散を防止し、メ
モリー素子の不揮発性を飛躍的に向上させることにある
。
近年来、集積回路が高密度化、小形化、省エネルギー化
の方向に発達してきたが、記憶素子としては、フェライ
トコア等の磁石、磁性体を用いる方法から、ＭＩＳ、Ｉ
Ｃフリップフロップ回路メモリー等、ＩＣ回路内に、Ｉ
Ｃと同時に作り込める記憶素子へと変つてきている。
の方向に発達してきたが、記憶素子としては、フェライ
トコア等の磁石、磁性体を用いる方法から、ＭＩＳ、Ｉ
Ｃフリップフロップ回路メモリー等、ＩＣ回路内に、Ｉ
Ｃと同時に作り込める記憶素子へと変つてきている。
ＭＯＳＦＥＴは、基板に対して、ゲート電極へ電圧を加
える事によつて、ドレインソース間の電気抵抗を変えて
、増幅作用、スイッチング等を行なうものであるが、こ
の場合、ゲート電極へ電圧を加える代りに、ゲート絶縁
膜中にポテンシャルの丼を作り、これに電子を蓄積し、
この蓄積された電子の電果効果を用ぃて、ＭＩＳＦＥＴ
を「ＯＮ」させて用いるのが、一般的なＭＩＳＦＥＴ形
記憶素子である。ここにおいて、ゲート絶縁膜中に設け
たポテンシャルの丼に蓄積された電子がリークせず、半
永久的に、そのポテンシャルの丼の中に留まれば、この
ＭＩＳＦＥＴ形記素子は、常に導通状態を続け、つまり
、不揮発性記憶素子として、従来における、ＩＣ基板中
に同時に、あるいは、ＩＣ製作工程と、ほぼ同様な工程
により製作することが可能となる。
える事によつて、ドレインソース間の電気抵抗を変えて
、増幅作用、スイッチング等を行なうものであるが、こ
の場合、ゲート電極へ電圧を加える代りに、ゲート絶縁
膜中にポテンシャルの丼を作り、これに電子を蓄積し、
この蓄積された電子の電果効果を用ぃて、ＭＩＳＦＥＴ
を「ＯＮ」させて用いるのが、一般的なＭＩＳＦＥＴ形
記憶素子である。ここにおいて、ゲート絶縁膜中に設け
たポテンシャルの丼に蓄積された電子がリークせず、半
永久的に、そのポテンシャルの丼の中に留まれば、この
ＭＩＳＦＥＴ形記素子は、常に導通状態を続け、つまり
、不揮発性記憶素子として、従来における、ＩＣ基板中
に同時に、あるいは、ＩＣ製作工程と、ほぼ同様な工程
により製作することが可能となる。
又この様なＭＩＳＦＥＴ形記憶素子は、ＭＯＳトランジ
スターとほぼ同程度の大きさに作る事が出来、１素子が
１ビットとして使うことができる為に、多数ビットを非
常に小さくする事が可能である。ＭＩＳＦＥＴ型不揮発
性記憶素子として、現在までに考えられているものは大
別して、２種類あり、１つは、ゲート絶縁膜をシリコン
基板と平行に２種類の絶縁物質を重ね合わせて設け、こ
の２層の絶縁膜の界面中に、ポテンシャルの丼を生じさ
せ、その界面中のポテンシャルの丼に、電子を蓄積せし
めて用いるものと、他の１つは、ゲートＩ絶縁膜内にフ
ローティングゲートと称する、電荷保持特性の良い物質
を外界と隔絶して、設け、このフローティングゲートに
電子を蓄積して、この電子の電界効果により、ＭＯＳト
ランジスターのゲート電極に電圧を加えた状態と等しい
効果を得夕るものである。この場合のフローティングゲ
ートとしては、半導体物質である、ケイ素の多結晶体、
又はそのケイ素の多結晶体をＰ形、あるいはＮ形に不純
物拡散をしたもの、及び導体金属が考えられている。し
かるに前者における、ＭＩＳＦＥＴ形不揮発性記憶素子
では、２層の絶縁膜界面面積はチヤンネル部面積より大
きく、つまり実効的に必要な２層界面或以外にも、ポテ
ンシヤルの丼が生じており、チヤンネル部真上の界面以
外に電子が移動したり、又、さらに二層界面が切れてい
る所では、電子は、素子外にリークし、記憶素子の不揮
発性が十分に達成できない。
スターとほぼ同程度の大きさに作る事が出来、１素子が
１ビットとして使うことができる為に、多数ビットを非
常に小さくする事が可能である。ＭＩＳＦＥＴ型不揮発
性記憶素子として、現在までに考えられているものは大
別して、２種類あり、１つは、ゲート絶縁膜をシリコン
基板と平行に２種類の絶縁物質を重ね合わせて設け、こ
の２層の絶縁膜の界面中に、ポテンシャルの丼を生じさ
せ、その界面中のポテンシャルの丼に、電子を蓄積せし
めて用いるものと、他の１つは、ゲートＩ絶縁膜内にフ
ローティングゲートと称する、電荷保持特性の良い物質
を外界と隔絶して、設け、このフローティングゲートに
電子を蓄積して、この電子の電界効果により、ＭＯＳト
ランジスターのゲート電極に電圧を加えた状態と等しい
効果を得夕るものである。この場合のフローティングゲ
ートとしては、半導体物質である、ケイ素の多結晶体、
又はそのケイ素の多結晶体をＰ形、あるいはＮ形に不純
物拡散をしたもの、及び導体金属が考えられている。し
かるに前者における、ＭＩＳＦＥＴ形不揮発性記憶素子
では、２層の絶縁膜界面面積はチヤンネル部面積より大
きく、つまり実効的に必要な２層界面或以外にも、ポテ
ンシヤルの丼が生じており、チヤンネル部真上の界面以
外に電子が移動したり、又、さらに二層界面が切れてい
る所では、電子は、素子外にリークし、記憶素子の不揮
発性が十分に達成できない。
後者における不揮発性記憶素子の場合、フローテイング
ゲートに蓄積された電子は、そのフローテイングゲート
の回りを同一物質の絶縁膜でおおわれている場合であつ
ても、プレーナー技術により製造する限り、フローテイ
ングゲートの下方の絶縁膜と上部の絶縁膜は同時に作る
事ができず、２回に分けて、主にＳｉＯ２を用いて作り
込んでいるので、その接合界面の不整により、電荷のト
ラツプができやすく、その界面を通して電子が逃げ易い
。さらにフローテイングゲート形の場合は、特にそのフ
ローテイングゲートを囲んでいる絶縁膜自身を通して逃
げる電子の量が問題となる。又さらには、フローテイン
グゲートの下方の絶縁膜は製作工程上、比較的ち密な良
質なＳｉＯ。膜が形成されるのに反して上部の絶縁膜の
場合は、気相反応を用いて、低温でＳｉＯ。を形成する
為にトラツプが生じやすく、よつて、この上部の絶縁膜
を通して、フローテイングゲートに蓄積した電子が時間
と共に飛散してしまう事が重要な問題点となつている。
本発明は、フローテイングゲートＭＩＳＦＥＴ不．揮発
性記憶素子において、かかる欠点を除去し、蓄積された
電荷を半永久的に保持せしめたものである。
ゲートに蓄積された電子は、そのフローテイングゲート
の回りを同一物質の絶縁膜でおおわれている場合であつ
ても、プレーナー技術により製造する限り、フローテイ
ングゲートの下方の絶縁膜と上部の絶縁膜は同時に作る
事ができず、２回に分けて、主にＳｉＯ２を用いて作り
込んでいるので、その接合界面の不整により、電荷のト
ラツプができやすく、その界面を通して電子が逃げ易い
。さらにフローテイングゲート形の場合は、特にそのフ
ローテイングゲートを囲んでいる絶縁膜自身を通して逃
げる電子の量が問題となる。又さらには、フローテイン
グゲートの下方の絶縁膜は製作工程上、比較的ち密な良
質なＳｉＯ。膜が形成されるのに反して上部の絶縁膜の
場合は、気相反応を用いて、低温でＳｉＯ。を形成する
為にトラツプが生じやすく、よつて、この上部の絶縁膜
を通して、フローテイングゲートに蓄積した電子が時間
と共に飛散してしまう事が重要な問題点となつている。
本発明は、フローテイングゲートＭＩＳＦＥＴ不．揮発
性記憶素子において、かかる欠点を除去し、蓄積された
電荷を半永久的に保持せしめたものである。
第１図は代表的なＭＯＳＦＥＴの断面図であつて、基板
１にドレイン２、ソース３の拡散をし、ｊそのチヤンネ
ル部にゲート絶縁膜４を介して、ゲート電極７を設け、
ドレイン、ソースより、各々電極８，６を取り出してあ
る。
１にドレイン２、ソース３の拡散をし、ｊそのチヤンネ
ル部にゲート絶縁膜４を介して、ゲート電極７を設け、
ドレイン、ソースより、各々電極８，６を取り出してあ
る。
ゲート電極７に基板に対して電圧を加えるとチヤンネル
部に反転層が生じ、電極６，８間が導通状態となる。こ
のよ４うにチヤンネル部に反転層を生じさせる為に、ゲ
ート電極に、電圧を加える代りにチヤンネル上部の絶縁
膜中に、フローテイングゲートを設け、このフローテイ
ングゲートに電荷を蓄積して、その電界効果により、ド
レイン、ソース間を導通状態にする装置がフローテイン
グゲートＭＩＳＦＥＴ形不揮発性記憶素子であり、その
代表的なものの断面構造を示したものが第２図であつて
、９は基板、１０，１１はそれぞれ、ソース、ドレイン
拡散、１２はゲート絶縁膜、１３はフローテイングゲー
ト、１４はＳｉＯ２絶縁膜、１５，１６はソース、ドレ
イン電極である。さらに本発明を実施したフローテイン
グゲートＭＩＳＦＥＴ型不揮発性記′憶素子の構造を示
す断面図が第３図であつて、１７が基板であり、１８，
１９がそれぞれソース、ドレイン拡散部、２０がゲート
絶縁膜、２１がフローテイングゲート、２２がは気相反
応により形成したＳｉＯ，絶縁膜、２３が電極付ゲート
ＡＬ２４，２５がそれぞれソース、ドレイン電極である
。この記憶素子は、常に電極付ゲート２３を基板１７に
対して、逆にバイアスして用いる事により、フローテイ
ング２１に蓄積した電荷が、そのフローテイングゲート
上部の絶縁膜２２を通して逃げるのを阻止し、フローテ
イングゲートの電荷の保持を半永久的にする事ができる
。つまり、Ｐチヤンネル形の場合は、基板１７はＮ形基
板を用いソース、ドレイン１９にＰ形不純物を拡散し、
このＰＮ接合のアバランシユ降伏により、電子をフロー
テイングゲート２１に注入する。そしてこの装置の使用
時には常に電極付ゲート２３を基板１７に対して、負電
圧にバイアスしておけば、その電界により、フローテイ
ングゲート内の電子は、絶縁膜２２方向へは全く逃げる
事ができずに、電子の保持特性がきわめて良好となり、
この記憶素子の不揮発性が飛躍的に増大するものと思わ
れる。本発明における構造のフローテイングゲートＭＩ
ＳＦＥＴ形不揮発性記憶素子は、従来におけるフローテ
イングゲートＭＩＳＦＥＴ形不揮発性記憶素子の製造工
程とほとんど同様な手順により作り出す事が可能であり
、製造装置の変更をほとんどしな＜ても、不揮発特性の
良好な記憶素子の製造が可能である。
部に反転層が生じ、電極６，８間が導通状態となる。こ
のよ４うにチヤンネル部に反転層を生じさせる為に、ゲ
ート電極に、電圧を加える代りにチヤンネル上部の絶縁
膜中に、フローテイングゲートを設け、このフローテイ
ングゲートに電荷を蓄積して、その電界効果により、ド
レイン、ソース間を導通状態にする装置がフローテイン
グゲートＭＩＳＦＥＴ形不揮発性記憶素子であり、その
代表的なものの断面構造を示したものが第２図であつて
、９は基板、１０，１１はそれぞれ、ソース、ドレイン
拡散、１２はゲート絶縁膜、１３はフローテイングゲー
ト、１４はＳｉＯ２絶縁膜、１５，１６はソース、ドレ
イン電極である。さらに本発明を実施したフローテイン
グゲートＭＩＳＦＥＴ型不揮発性記′憶素子の構造を示
す断面図が第３図であつて、１７が基板であり、１８，
１９がそれぞれソース、ドレイン拡散部、２０がゲート
絶縁膜、２１がフローテイングゲート、２２がは気相反
応により形成したＳｉＯ，絶縁膜、２３が電極付ゲート
ＡＬ２４，２５がそれぞれソース、ドレイン電極である
。この記憶素子は、常に電極付ゲート２３を基板１７に
対して、逆にバイアスして用いる事により、フローテイ
ング２１に蓄積した電荷が、そのフローテイングゲート
上部の絶縁膜２２を通して逃げるのを阻止し、フローテ
イングゲートの電荷の保持を半永久的にする事ができる
。つまり、Ｐチヤンネル形の場合は、基板１７はＮ形基
板を用いソース、ドレイン１９にＰ形不純物を拡散し、
このＰＮ接合のアバランシユ降伏により、電子をフロー
テイングゲート２１に注入する。そしてこの装置の使用
時には常に電極付ゲート２３を基板１７に対して、負電
圧にバイアスしておけば、その電界により、フローテイ
ングゲート内の電子は、絶縁膜２２方向へは全く逃げる
事ができずに、電子の保持特性がきわめて良好となり、
この記憶素子の不揮発性が飛躍的に増大するものと思わ
れる。本発明における構造のフローテイングゲートＭＩ
ＳＦＥＴ形不揮発性記憶素子は、従来におけるフローテ
イングゲートＭＩＳＦＥＴ形不揮発性記憶素子の製造工
程とほとんど同様な手順により作り出す事が可能であり
、製造装置の変更をほとんどしな＜ても、不揮発特性の
良好な記憶素子の製造が可能である。
これはＮチヤンネル形の場合にも同様に有効であり、こ
の場合には、フローテイングゲートに正電荷を蓄積して
使用されるから、その電荷の保持の為には、電極付ゲー
ト２３に、基板１７に対して、正電圧を加えて使用する
ものとする。さらに電極付ゲート２３は大きい程、電荷
飛散阻止の効果が大であり、出来得る限り大きくすれば
、いつそう不揮発特性が向上する。上述の如く、本発明
は、ゲート電極には記憶保持時、該半導体基板に対して
逆バイアス電圧が印加されたから、フローテイングゲー
ト内に蓄積された電荷の飛散を防止し、メモリー素子の
不揮発性を飛躍的に向上することができる。
の場合には、フローテイングゲートに正電荷を蓄積して
使用されるから、その電荷の保持の為には、電極付ゲー
ト２３に、基板１７に対して、正電圧を加えて使用する
ものとする。さらに電極付ゲート２３は大きい程、電荷
飛散阻止の効果が大であり、出来得る限り大きくすれば
、いつそう不揮発特性が向上する。上述の如く、本発明
は、ゲート電極には記憶保持時、該半導体基板に対して
逆バイアス電圧が印加されたから、フローテイングゲー
ト内に蓄積された電荷の飛散を防止し、メモリー素子の
不揮発性を飛躍的に向上することができる。
第１図は代表的なＭＯＳＦＥＴの１例の断面図を示した
ものであり、第２図は、従来におけるフカーテイングゲ
ートＭＩＳＦＥＴ形不揮発性記憶素子の代表的な構造を
示す断面図であり、第３図は本発明を実施した不揮発性
記憶素子の構造の１例を示す断面図である。 １，９，１７・・・・・・基板、２，１０，１８・・・
・・・ソース拡散部、３，１１，１９・・・・・・ドレ
イン拡散部、４，１２，２０・・・・・・ゲート絶縁被
膜、５・・・・・・酸化絶縁被膜、１４，２２・・・・
・・ＣＶＤ−ＳｉＯ２絶縁被膜、１３，２１・・・・・
・フローテイングゲート、８，１５，２４・・・・・・
ソース電極、６，１６，２５・・・・・・ドレイン電極
、７・・・・・・ゲート電極、２３・・・・・・電極付
ゲート。
ものであり、第２図は、従来におけるフカーテイングゲ
ートＭＩＳＦＥＴ形不揮発性記憶素子の代表的な構造を
示す断面図であり、第３図は本発明を実施した不揮発性
記憶素子の構造の１例を示す断面図である。 １，９，１７・・・・・・基板、２，１０，１８・・・
・・・ソース拡散部、３，１１，１９・・・・・・ドレ
イン拡散部、４，１２，２０・・・・・・ゲート絶縁被
膜、５・・・・・・酸化絶縁被膜、１４，２２・・・・
・・ＣＶＤ−ＳｉＯ２絶縁被膜、１３，２１・・・・・
・フローテイングゲート、８，１５，２４・・・・・・
ソース電極、６，１６，２５・・・・・・ドレイン電極
、７・・・・・・ゲート電極、２３・・・・・・電極付
ゲート。
Claims (1)
- １ 半導体基板内に設けたソースドレインと、該ソース
ドレイン間のチャンネル上に設けた第１絶縁膜と、該第
１絶縁膜に設けられたフローティングゲートと、該フロ
ーティングゲートを被覆して形成された第２絶縁膜と、
該第２絶縁膜上に設けられたゲート電極とからなる不揮
発性半導体メモリーにおいて、該ゲート電極には記憶保
持時、該半導体基板に対して逆バイアス電圧が印加され
てなることを特徴とする不揮発性半導体メモリー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51123217A JPS5951077B2 (ja) | 1976-10-14 | 1976-10-14 | 不揮発性半導体メモリ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51123217A JPS5951077B2 (ja) | 1976-10-14 | 1976-10-14 | 不揮発性半導体メモリ− |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5348426A JPS5348426A (en) | 1978-05-01 |
| JPS5951077B2 true JPS5951077B2 (ja) | 1984-12-12 |
Family
ID=14855087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51123217A Expired JPS5951077B2 (ja) | 1976-10-14 | 1976-10-14 | 不揮発性半導体メモリ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5951077B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5998397A (ja) * | 1982-11-26 | 1984-06-06 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JP5811800B2 (ja) | 2011-11-18 | 2015-11-11 | 富士通株式会社 | 制御回路及び電子機器 |
-
1976
- 1976-10-14 JP JP51123217A patent/JPS5951077B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5348426A (en) | 1978-05-01 |
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