JPS5998397A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPS5998397A JPS5998397A JP57208205A JP20820582A JPS5998397A JP S5998397 A JPS5998397 A JP S5998397A JP 57208205 A JP57208205 A JP 57208205A JP 20820582 A JP20820582 A JP 20820582A JP S5998397 A JPS5998397 A JP S5998397A
- Authority
- JP
- Japan
- Prior art keywords
- memory element
- circuit
- threshold value
- voltage
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は読み畠しを高速化した不揮発性半導体記憶装
置に関するものである。
置に関するものである。
従来この種の装置のメモリ素子として、第１図に示す断
面構造の１ビツトの情報を１素子で記憶できる二層ゲー
ト構造の電気的可変しきい値型不揮発性記憶素子からな
るＦ、ＡＭＯ８型Ｏ８リトランジスタ（以後メモリ素子
と呼ぶ）があった。図においてＰ型半導体基板（１）内
にＮ型ソース領域（２）およびＮ型ドレイン領域（３）
がチャンネル領域の長さ分離れて形成されておシ、チャ
ンネル領域上には第１のゲート絶縁膜（４）、ポリシリ
コン層重たは金属層からな゛る浮遊ゲート（５）すなわ
ち電荷保持層、第２のゲート絶縁膜（６）およびポリシ
リコン層または金属層からなるコントロールゲート（７
）が順番に積層されている。このメモリ素子の消去状態
および書き込み状態の電流・電圧特性を第２図に示す。
面構造の１ビツトの情報を１素子で記憶できる二層ゲー
ト構造の電気的可変しきい値型不揮発性記憶素子からな
るＦ、ＡＭＯ８型Ｏ８リトランジスタ（以後メモリ素子
と呼ぶ）があった。図においてＰ型半導体基板（１）内
にＮ型ソース領域（２）およびＮ型ドレイン領域（３）
がチャンネル領域の長さ分離れて形成されておシ、チャ
ンネル領域上には第１のゲート絶縁膜（４）、ポリシリ
コン層重たは金属層からな゛る浮遊ゲート（５）すなわ
ち電荷保持層、第２のゲート絶縁膜（６）およびポリシ
リコン層または金属層からなるコントロールゲート（７
）が順番に積層されている。このメモリ素子の消去状態
および書き込み状態の電流・電圧特性を第２図に示す。
第２図において（８）は消去状態の特性であり、■ＴＨ
は１．１Ｖ、（９）は書き込み状態の特性であυＶＴＨ
は８６Ｖである。またこのメモリ素子の消去時の動作を
説明すれば、例えば２５８７Ｘの波長の紫外線を浮遊ゲ
ート（５）に照射すれば、浮遊ゲート（５）の電荷は励
起されて半導体基板（１）あるいはコントロールゲー１
〜（７）に放畠されることによ如消去が行なわれる。
は１．１Ｖ、（９）は書き込み状態の特性であυＶＴＨ
は８６Ｖである。またこのメモリ素子の消去時の動作を
説明すれば、例えば２５８７Ｘの波長の紫外線を浮遊ゲ
ート（５）に照射すれば、浮遊ゲート（５）の電荷は励
起されて半導体基板（１）あるいはコントロールゲー１
〜（７）に放畠されることによ如消去が行なわれる。
１き込み時の動作を説明すれば、例えばソース領域（２
）を接地し、ドレイン領域（３）およびコントロールゲ
ート（７）に＋２１Ｖの、高電圧を印加することによシ
、ドレイン端でアバランシ・ブレークダウンが起シ、ホ
ットエレクトロンが絶縁膜（４） 、 （６）中に注入
され、浮遊ゲートに到達したものはそこで保持されて書
き込みが行なわれる。
）を接地し、ドレイン領域（３）およびコントロールゲ
ート（７）に＋２１Ｖの、高電圧を印加することによシ
、ドレイン端でアバランシ・ブレークダウンが起シ、ホ
ットエレクトロンが絶縁膜（４） 、 （６）中に注入
され、浮遊ゲートに到達したものはそこで保持されて書
き込みが行なわれる。
第３図は上記メモリ素子をマトリックス状に画側してＥ
ＰＲＯＭ構成にした従来の不揮発性半導体記憶装置を示
す回路図である。第３図においてメモリ素子のソース（
２）は共通線（至）に接続され、ドレイン（３）はビッ
ト線０に接続され、コントロールゲ−） （７）はワー
ド線α尋に接続されている。゛またワード線Ｑ４は行選
択回路αＧの出力に接続されている。
ＰＲＯＭ構成にした従来の不揮発性半導体記憶装置を示
す回路図である。第３図においてメモリ素子のソース（
２）は共通線（至）に接続され、ドレイン（３）はビッ
ト線０に接続され、コントロールゲ−） （７）はワー
ド線α尋に接続されている。゛またワード線Ｑ４は行選
択回路αＧの出力に接続されている。
ピット線亜は、列選択回路ａ０の出力によってスイッチ
されるトランジスタを介して出力検出回路０ηに接続さ
れている。したがってアドレス入力信号に従い行選択回
路Ｑ〜および列選択回路ＱＱによりデコードすれば、任
意のメモリ素子を出力検出回路α力と接続することがで
きる。前述したように、メモリ素子の書き込み状態のし
きい値は消去状態のしきい値よシ十分大きいので、選択
されたワード線Ｑ４１を消去状態のしきい値と書き込み
状態のしきい値の中間の電圧すなわち約５Ｖに設定する
ことにより、選択されたメモリ素子が書き込まれた状７
２８１、ならばそのメモリ素子はＱ Ｆ Ｆ ｌ、、ビ
ット線（至）に電流が流れることはなく、また選択した
メモリ素子が消去状態ならばそのメモリ素子はＯＮＬ、
ビット線（１３に電流が流れることになシ、出力検出回
路（１７１でビット線（至）の電流を判別することによ
り自由に情報を取シ出すすなわち読み出すことができる
Ｏ 従来の不揮発性半導体記憶装置は以上のように構成され
ているので、メモリ素子のゲート（７）およびワード線
α４（以後単にワード線αくという）の負荷容量が大き
く、読み出し時に選択されたワード線α荀の電圧がメモ
リ素子の消去状態のしきい値を越えるまでの時間が長く
かかシ、それまで出力検出回路Ｏ乃は情報の判別ができ
ないすなわち読み出し時間が遅いという欠点があった。
されるトランジスタを介して出力検出回路０ηに接続さ
れている。したがってアドレス入力信号に従い行選択回
路Ｑ〜および列選択回路ＱＱによりデコードすれば、任
意のメモリ素子を出力検出回路α力と接続することがで
きる。前述したように、メモリ素子の書き込み状態のし
きい値は消去状態のしきい値よシ十分大きいので、選択
されたワード線Ｑ４１を消去状態のしきい値と書き込み
状態のしきい値の中間の電圧すなわち約５Ｖに設定する
ことにより、選択されたメモリ素子が書き込まれた状７
２８１、ならばそのメモリ素子はＱ Ｆ Ｆ ｌ、、ビ
ット線（至）に電流が流れることはなく、また選択した
メモリ素子が消去状態ならばそのメモリ素子はＯＮＬ、
ビット線（１３に電流が流れることになシ、出力検出回
路（１７１でビット線（至）の電流を判別することによ
り自由に情報を取シ出すすなわち読み出すことができる
Ｏ 従来の不揮発性半導体記憶装置は以上のように構成され
ているので、メモリ素子のゲート（７）およびワード線
α４（以後単にワード線αくという）の負荷容量が大き
く、読み出し時に選択されたワード線α荀の電圧がメモ
リ素子の消去状態のしきい値を越えるまでの時間が長く
かかシ、それまで出力検出回路Ｏ乃は情報の判別ができ
ないすなわち読み出し時間が遅いという欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、電気的可変しきい領置不揮発性記
憶素子のゲートに、記憶を消去した状態のしきい値よシ
低いバイアス電圧が印加された状態で読み出しが行なわ
れるようにすることにより、ゲートおよびこのゲートに
接続された線路が一充電されて前記しきい値よシ高い電
圧になるまでの時間を速くし、したがって読み出しを速
くすることができる不揮発性半導体記憶装置を提供する
ことを目的としている。
めになされたもので、電気的可変しきい領置不揮発性記
憶素子のゲートに、記憶を消去した状態のしきい値よシ
低いバイアス電圧が印加された状態で読み出しが行なわ
れるようにすることにより、ゲートおよびこのゲートに
接続された線路が一充電されて前記しきい値よシ高い電
圧になるまでの時間を速くし、したがって読み出しを速
くすることができる不揮発性半導体記憶装置を提供する
ことを目的としている。
以下、この発明の一実施例を図について説明する。第４
図は電気的可変しきい領置不揮発性記憶素子をマトリッ
クス状に配列してＥＰＲＯＭ構成にした不揮発性半導体
記憶装置を示す回路図であシ、行選択回路（２）にバイ
アス回路（＋８）が接続されている。
図は電気的可変しきい領置不揮発性記憶素子をマトリッ
クス状に配列してＥＰＲＯＭ構成にした不揮発性半導体
記憶装置を示す回路図であシ、行選択回路（２）にバイ
アス回路（＋８）が接続されている。
他の回路構成は第８図に示す従来のものと同じである。
バイアス回路（１線は負帰還回路を構成しており、行選
択回路ａ梓の負荷トランジスタおよびバイアス回路（１
８１のトランジスタＱ−、Ｑ６． Ｑ？で定まる一定の
バイアス電圧で平衡する。たとえば、Ａ点の電圧が平衡
点よシ高い側に微小変動すると、Ｑ２のゲートバイアス
は高くなり、Ｂ点の電圧は下がる。
択回路ａ梓の負荷トランジスタおよびバイアス回路（１
８１のトランジスタＱ−、Ｑ６． Ｑ？で定まる一定の
バイアス電圧で平衡する。たとえば、Ａ点の電圧が平衡
点よシ高い側に微小変動すると、Ｑ２のゲートバイアス
は高くなり、Ｂ点の電圧は下がる。
したがってｑのゲートバイアスは低下し、６点の電圧は
上昇する。６点の電位が上昇することによシ・Ｑ６のゲ
ートバイアスは高くなり、ＱａはＡ点の電圧を下げるこ
とになシ、変化と逆方向に働く負帰還がかかる。したが
ってＡ点の電圧は平衡点に留まることになる。Ａ点での
電圧が低くなる方向に微小変動しても、同様の動作によ
シ平衡点に留まる。このようにＡ点での電圧は所定の一
定電圧に保たれるので、行選択回路（ハ）の出力からワ
ード線（１４１へ所定のバイアス電圧が供給される。
上昇する。６点の電位が上昇することによシ・Ｑ６のゲ
ートバイアスは高くなり、ＱａはＡ点の電圧を下げるこ
とになシ、変化と逆方向に働く負帰還がかかる。したが
ってＡ点の電圧は平衡点に留まることになる。Ａ点での
電圧が低くなる方向に微小変動しても、同様の動作によ
シ平衡点に留まる。このようにＡ点での電圧は所定の一
定電圧に保たれるので、行選択回路（ハ）の出力からワ
ード線（１４１へ所定のバイアス電圧が供給される。
上記のように構成された不揮発性半導体記憶装置の読み
出し時の動作をワード線ａ４の電圧変化を中心に説明す
る。列選択回路ＱＱにより選択されたビット線（２）は
出力検出回路αηに接続され、そのビット線＠に接続さ
れる複数のメモリ素子の内、行選択回路（ト）によシ選
択されたワード線◇荀は、バイアス電圧レベルから充電
が回始される。読み出し該蟲メモリ素子が消去状態とす
ると、第５図のワード線の電圧変化図のα■に示すよう
に、ＴＯでワード線α荀が選択開始され、ワード線α荀
の充電開始後時間Ｔ１以後で消去状態のメモリ素子のし
きい値以上となり該当メモリ素子はＯＮＬ始め、出力検
出回路Ｑ７１が作動し始める。ここで従来技術で構成し
た場合は、第５図の（２０）に示すように、ワード線ａ
４の充電開始後時間Ｔ２を経過した以後で消去状態のメ
モリ素子のしきい値以上となり出力検出回路Ｑのが作動
し始めるため、この発明によるものは従来のものと比べ
てＴ２−ＴＩだけ読み出し時間を早くすることができる
。バイアス電圧は、行選択回路（ト）で使用されるＭＯ
Ｓ）ランジスタの最小のしきい値の絶対値をメモリ素子
の消去状態のしきい値から差し引いた値以下に設定する
ことによシ、マトリックス配列された他のメモリ素子が
誤って選択されるのを防ぐことができる。行選択回路（
ハ）等の周辺回路で使用されるＭＯＳ）ランジスタのゲ
ート絶縁膜は、メモリ素子の第１の絶縁膜（４）まｔコ
は第２の絶縁膜（６）の形成時に同時に形成されており
、第６図の電圧・電流特性図のメモリ素子の特性（８）
、第１の絶縁膜（４）を用いたＭＯＳ）ランジスタの特
性α０１第２の絶縁膜（６）を用イタＭＯＳトランジス
タの特性（ロ）に示すように、トランジスタαｏ、Ｏ］
）のしきい値の絶対値は、メモリ素子の消去状態のしき
い値よシ小である。なおメ夙す素子への書き込みおよび
消去は従来と同様にして行なわれる。
出し時の動作をワード線ａ４の電圧変化を中心に説明す
る。列選択回路ＱＱにより選択されたビット線（２）は
出力検出回路αηに接続され、そのビット線＠に接続さ
れる複数のメモリ素子の内、行選択回路（ト）によシ選
択されたワード線◇荀は、バイアス電圧レベルから充電
が回始される。読み出し該蟲メモリ素子が消去状態とす
ると、第５図のワード線の電圧変化図のα■に示すよう
に、ＴＯでワード線α荀が選択開始され、ワード線α荀
の充電開始後時間Ｔ１以後で消去状態のメモリ素子のし
きい値以上となり該当メモリ素子はＯＮＬ始め、出力検
出回路Ｑ７１が作動し始める。ここで従来技術で構成し
た場合は、第５図の（２０）に示すように、ワード線ａ
４の充電開始後時間Ｔ２を経過した以後で消去状態のメ
モリ素子のしきい値以上となり出力検出回路Ｑのが作動
し始めるため、この発明によるものは従来のものと比べ
てＴ２−ＴＩだけ読み出し時間を早くすることができる
。バイアス電圧は、行選択回路（ト）で使用されるＭＯ
Ｓ）ランジスタの最小のしきい値の絶対値をメモリ素子
の消去状態のしきい値から差し引いた値以下に設定する
ことによシ、マトリックス配列された他のメモリ素子が
誤って選択されるのを防ぐことができる。行選択回路（
ハ）等の周辺回路で使用されるＭＯＳ）ランジスタのゲ
ート絶縁膜は、メモリ素子の第１の絶縁膜（４）まｔコ
は第２の絶縁膜（６）の形成時に同時に形成されており
、第６図の電圧・電流特性図のメモリ素子の特性（８）
、第１の絶縁膜（４）を用いたＭＯＳ）ランジスタの特
性α０１第２の絶縁膜（６）を用イタＭＯＳトランジス
タの特性（ロ）に示すように、トランジスタαｏ、Ｏ］
）のしきい値の絶対値は、メモリ素子の消去状態のしき
い値よシ小である。なおメ夙す素子への書き込みおよび
消去は従来と同様にして行なわれる。
なお、上記実施例ではＦＡＭＯ８型のメモリ素子を用い
た不揮発性半導体記憶装置であったが、ＭＮＯＳ型等の
他の可変しきい仮型の不揮発性記憶素子を用いても、同
様の効果を奏する。
た不揮発性半導体記憶装置であったが、ＭＮＯＳ型等の
他の可変しきい仮型の不揮発性記憶素子を用いても、同
様の効果を奏する。
以上のように、この発明によれば電気的可変しきい領置
不揮発性記憶素子のゲートに、記憶を消去した状態のし
きい値より低いバイアス電圧が印加された状態で読み出
しが行なわれるようにしたので、ゲートおよびこのゲー
トに接続された線路が充電されて前記しきい値よシ高い
電圧になるまでの時間を短縮し、読み出し速度を速くす
ることができるという効果がある。
不揮発性記憶素子のゲートに、記憶を消去した状態のし
きい値より低いバイアス電圧が印加された状態で読み出
しが行なわれるようにしたので、ゲートおよびこのゲー
トに接続された線路が充電されて前記しきい値よシ高い
電圧になるまでの時間を短縮し、読み出し速度を速くす
ることができるという効果がある。
【図面の簡単な説明】
第１図はＦＡＭＯ８型メモリトメモリトランジスタ、第
２図はそれの電流・電圧特性を示す図、第８図は従来の
不揮発性半導体記憶装置を示す回路図、第４図はこの発
明の一実施例による不揮発性半導体記憶装置を示す回路
図、第５図はワード線の充電時間を示す図、第６図はＦ
ＡＭＯ８型メモリトメモリトランジスタ路のＭＯＳ）ラ
ンジスタの電流・電圧特性を示す図でちる。 図において（１）は半導体基板、（４） ｌ （６）は
絶縁膜、（５〕は電荷保持層、（７）はゲートである。 なお、図中、同一符号は同一または和尚部分を示す。 代理人 葛野信− 第１図 第２図 ≦≧ 第３図 第４図 Ｌ−−−−一一−−−〜〜−−−」 ９ 第す図 第６図 ≦≧ ジ１ 手ｔｈ′Ｌ抽正、１）（自発） ＋旨′「庁長止ぬ １ 、 ｉ′、−ｆｌノ表示 ′＋１ｌＱ（ｊ昭
５７−２０８２０５号２．５０明の名称 不揮発性半導体記憶装置 ；３ 補正をする者 代表者片山仁へ部 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書をつき゛のとおり訂正する。
２図はそれの電流・電圧特性を示す図、第８図は従来の
不揮発性半導体記憶装置を示す回路図、第４図はこの発
明の一実施例による不揮発性半導体記憶装置を示す回路
図、第５図はワード線の充電時間を示す図、第６図はＦ
ＡＭＯ８型メモリトメモリトランジスタ路のＭＯＳ）ラ
ンジスタの電流・電圧特性を示す図でちる。 図において（１）は半導体基板、（４） ｌ （６）は
絶縁膜、（５〕は電荷保持層、（７）はゲートである。 なお、図中、同一符号は同一または和尚部分を示す。 代理人 葛野信− 第１図 第２図 ≦≧ 第３図 第４図 Ｌ−−−−一一−−−〜〜−−−」 ９ 第す図 第６図 ≦≧ ジ１ 手ｔｈ′Ｌ抽正、１）（自発） ＋旨′「庁長止ぬ １ 、 ｉ′、−ｆｌノ表示 ′＋１ｌＱ（ｊ昭
５７−２０８２０５号２．５０明の名称 不揮発性半導体記憶装置 ；３ 補正をする者 代表者片山仁へ部 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書をつき゛のとおり訂正する。
Claims (2)
- （１）半導体基板内のチャンネル領域上の絶縁膜上に電
荷保持層とゲートを有する電気的可変しきい値型不揮発
性記憶素子の前記ゲートに、記憶を消去した状態のしき
い値より低いバイアス電圧が印加される不揮発性半導体
装置。 - （２）不揮発性記憶素子はマトリックス状に配列されて
ＥＦＲＯＭとして構成され、前記ＥＰＲＯＭの行選択回
路の出力に一端が接続されたワード線の他端は前記不揮
発性記憶素子のゲートに接続されておシ、前記不揮発性
記憶素子の記憶を消去した状態のしきい値から、前記行
選択回路に使用されているＭＯＳ）ランジスタの最小の
しきい値の絶対値を差し引いた値よシ低い電圧にバイア
ス電圧が設定されている特許請求の範囲第１項に記載の
不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57208205A JPS5998397A (ja) | 1982-11-26 | 1982-11-26 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57208205A JPS5998397A (ja) | 1982-11-26 | 1982-11-26 | 不揮発性半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62038008A Division JPS62222499A (ja) | 1987-02-23 | 1987-02-23 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5998397A true JPS5998397A (ja) | 1984-06-06 |
| JPS6235196B2 JPS6235196B2 (ja) | 1987-07-31 |
Family
ID=16552402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57208205A Granted JPS5998397A (ja) | 1982-11-26 | 1982-11-26 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5998397A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5348426A (en) * | 1976-10-14 | 1978-05-01 | Seiko Epson Corp | Non volatile semiconductor memory |
-
1982
- 1982-11-26 JP JP57208205A patent/JPS5998397A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5348426A (en) * | 1976-10-14 | 1978-05-01 | Seiko Epson Corp | Non volatile semiconductor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6235196B2 (ja) | 1987-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5511022A (en) | Depletion mode NAND string electrically erasable programmable semiconductor memory device and method for erasing and programming thereof | |
| US7277323B2 (en) | Non-volatile semiconductor memory | |
| KR0145475B1 (ko) | 낸드구조를 가지는 불휘발성 반도체 메모리의 프로그램장치 및 방법 | |
| JP3730508B2 (ja) | 半導体記憶装置およびその動作方法 | |
| JP3886673B2 (ja) | 不揮発性半導体記憶装置 | |
| KR101468098B1 (ko) | 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템 | |
| US7701762B2 (en) | NAND memory device and programming methods | |
| US3909806A (en) | Analogue memory device | |
| JPS6239519B2 (ja) | ||
| JPH06119790A (ja) | 不揮発性半導体記憶装置 | |
| US6031774A (en) | Internal power supply voltage generating ciruit and the method for controlling thereof | |
| US8400840B2 (en) | NAND memory device and programming methods | |
| JPH118324A (ja) | トランジスタ、トランジスタアレイおよび不揮発性半導体メモリ | |
| JP3342878B2 (ja) | 不揮発性半導体記憶装置 | |
| JPS5998397A (ja) | 不揮発性半導体記憶装置 | |
| JP3023321B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3095918B2 (ja) | 不揮発性半導体メモリ | |
| JPS6035758B2 (ja) | 不揮発性半導体メモリ | |
| JPH1131801A (ja) | トランジスタ、トランジスタアレイ、半導体メモリおよびトランジスタアレイの製造方法 | |
| JPS633396B2 (ja) | ||
| JP2638916B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH06131881A (ja) | 半導体メモリへの情報書き込み読み出し方法 | |
| US20070242514A1 (en) | NAND-structured nonvolatile memory cell | |
| JPH0137854B2 (ja) | ||
| JP2003007099A (ja) | 不揮発性半導体記憶装置とその検査方法 |