JPS59501881A - 電気接続回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 選択的に動作しうる電気接続回路 技術分野 この発明は、第１の容量性ノードの第１の電圧が入力ラインの入力電圧を越えた ときに、前記第１の電圧に応答して前記入力電圧を出方ラインに接続するように なしたカップリング手段を含み、入力ラインを出力ラインに選択的に接続する種 類の電気回路に関する。

この電気回路は不揮発性メモリー・アレイを持つ共通チソゾに集積したときにそ のメモリー・アレイに書込及び消去電圧を接続することに特定の応用を有する。

背景技術 この回路は不揮発性メモリー・システムを開示している公開された英国特許出願 第２，０９４，０８６号から知るととができる。すなわち、この英国特許出願の 第４図から、接続された不揮発性メモリー・アレイの行ラインが選ばれたときに 、その行ラインに対してブース）　（ｂｏｏｓｔ）電圧を供給するよう選択的に 作動可能なブースト電圧配分回路を知ることができる。この既知の回路では、そ こにある発振器制御ポンプ手段がブースト電圧源と上記回路に接続されている行 ラインとの間に接続されているソース／ドレイン路を持つトランジスタのケゝ− トに接続されたノードの電圧を上昇するようにしている。

この既知の回路は、実施中、漏洩電流、分布容量、極端な供給電圧、製造公差及 び極端な温度などが同時に考慮されたときに、その出力電圧のマージンが不十分 であるという欠点を有するということが判明したｂ−を提供することである。

故に、この発明によると、第１の電圧が第２の容量性ノードの第２の電圧を越え たときに入力ラインから前記第２の容量性ノードに電荷を転送するようになした 電荷転送手段と、前記第２の容量性ノードから第１の容量性ノードに対して直接 的でなく周期的に電荷を転送するようになした電荷ポンプ手段とを含む種類の回 路を提供する。

上記の適用技術分野によ）、この発明の回路は不揮発性メモリー・アレイを持つ 共通チップに集積されたときにそのメモリー・アレイに書込及び消去電圧を供給 するに特に適している。そのような書込及び消去電圧は一般にそこに使用される 比較的低い動作電源電圧に対比して相当高い振幅を持つものであるから、ここに 説明する好ましい実施例の回路は便宜的に高電圧（ＨＶ　）パス（ｐａｓｓ　） 回路と呼ぶことができる。故に、不揮発性メモリー・アレイについて使用するこ の発明の好ましい実施例は入力ラインから出力ラインに相当高い電圧を通過させ るか、又は単一の低電圧エネーブル信号に応答して入力ラインか出力ラインのい ずれかに供給される高い電圧を選択的に阻止するよう特に適合するように構造さ れた集積回路を提供する。ここに使用された特別な電界効果トランジスタ（ＦＥ Ｔ　）の構成又は配置においては、その回路はしきい値電圧の損失外しに入力か ら出力に高い電圧を通過させる一方、−高圧を供給する電源からの過渡電流が流 れるのを制限する。この発明の一実施例においては、この回路は比較的普通のｎ −チャンネルＦＥＴを利用し、公称５ボルト電源で動作し、不揮発性メモリー・ アレイのための書込及び消去制御の関係において２０ボルト以上の通過に適合し うるように構成される。

好ましい高電圧パス回路の複合実施例において、そのボンプロ路と高電圧ドライ ブ回路とは、負電圧保護回路と、多数のデカップリング回路と、１対の負電圧阻 止回路とが追加されてここに説明する第４レーシヨン又は動作を実行する。特徴 のあるポンプ回路は二相クロックによって同期駆動される。高電圧電源からケゝ −）　ＦＥＴを通して電荷がひき出され、分布容量を持つ第１のノードの電圧を 増加する。その後、二相クロックのポンプ作用が第１のノードの電圧を増加し、 本来のしきい値ＦＥＴを通して第２の容量性ノードに電荷を一方向性に転送する 。第２のノードは高電圧ドライブ回路と前述のゲートＦＥＴとの両方にエネーブ ル電圧を供給する。このような方法で、この回路は電荷の移動がエネーブル信号 で始動され、その後二相クロックのポンプ作用によって維持され、高められるよ うにした閉ルーフ構造の形をとる。エネーブル・ラインがポーンゾ作用を始動す る通路は、又エネーブル信号が゛′ロー″レベルにあるときには高電圧・ぐス回 路をディセーブルするように働く。

上記したように、複合高電圧Ａス回路は各種形式の負電圧からの保護を含む。高 電圧パス回路の高電圧入力ラインにおいて特徴のある負電圧阻止回路は高電圧入 力ラインの電圧が負であるときに、デプリーションＦＥＴによって適切にディセ ーブルされた直列接続ＦＥＴを有する。通過動作中の負電圧阻止回路を通るしき い値電圧の喪失は直列接続ＦＥＴのダート電極の電圧を高めることによって避け ることができる。容量的に負荷されたノードをクロック信号でポンプし、デプリ ーションＦＥＴのボディ（ｂｏｄｙ　）効果によって電荷の流れを制御すること によってよシ高い電圧を発生することができる。

高電圧パス回路の出力側における第２の負電圧阻止回路は高電圧ドライブ回路の ＦＥＴのダートとドレイン電極とを短絡する１対のＦＥＴから成る。高電圧ドラ イブ回路のＦＥＴは入力ラインから出力ラインへの実際の高電圧の通過を制御す る。

高電圧パス回路の出力ラインの負電圧を通して、エネーブル・ラインへの通路が 負電圧保護回路によって遮断される。それは、１つの形式としては、ダート電極 の負電圧によって選択的にバイアスされる直列ＦＥＴで構成することができる。

実施例として、高電圧・ぐス回路は、又１群のデカップリング回路を含む。これ ら回路は二相クロックから高電圧・ぐス回路のクロック入力を選択的にデカップ ル（ｄｅｃｏｕｐｌｅ　：減結合）して、それがディセーブルされたときに高電 圧・ぞス回路の容量性負荷を除去する。模範的な不揮発性メモリー・アレイに対 する適用を考えたときに、多数の高電圧パス回路は、そうでなければ、実際に動 作する高電圧・ぐス回路の数に関係なく、二相クロック・ラインに有力な負荷を かけたであろうということがわかる。ここに実施するデカップリング回路はクロ ック信号ラインと直列に接続され、エネーブル・ラインでダートされるグー）　 ＦＥＴを含む。エネーブル・ラインはそれ自体純方向バイアスＦＥＴを通して接 続される。純方向バイアスＦＥＴはクロック信号がポンプ又は阻止回路に進行中 にしきい値電圧降下を受けないということを保証するに十分なケ゛−）　ＦＥＴ のダート電圧をブートストラップ（ｂｏｏｔｓｔｒａｐ　）する。

図面の簡単な説明 次に、下記の添付図面を参照してその例によりこの発明の詳細な説明する。

第１図は不揮発性メモリー・プレイのための書込及び消去制御システムのブロッ ク図である。

第２図はこの発明の特徴を実施した高電圧７４２回路の回路図である。

第３図は第２図の回路を形成する作用部分を描いたブロック図である。

第４図は第２図及び第３図に表わしたポンプ及び高電圧ドライブ回路の簡素化し た作用的等価を表わす回路図である。

第５図は第２図の高電圧・やス回路の種々のノード及びラインにおける電圧信号 の模範的波形を表わす。

発明を実施するだめの最良の形態 この高電圧・ぞス回路の利点を理解し、その適用範囲の認識を得るために、次の 説明はこの高電圧パス回路を利用することができる前後関係の簡単な説明から始 めるものとする。この点に関し、第１図に全体的に表わした不揮発性メモリー・ アレイのための書込及び消去制御システム１に注意を向けよう。書込及び消去動 作を実行するに適切な公称電圧は次の表Ｉに表わす。

７ ことに例示した制御システムはシリコン−窒化物−酸化物一半導体（５ＮＯ８） 形装置に作られた不揮発性（ＮＶ　）メモリー・アレイのブロック消去、ページ 消去（１６バイトのグループ）又は書込に利用される。この好ましい構造におい ては、このアレイはメモリー・アレイのデータを読出し、消去し、又は書込むに 必要なほとんどすべての回路を含む単一の集積回路チップの一部であるように作 られる。第１図のシステムの説明は比較的省略されたものであることを認めるべ きであシ、その中の５ＮＯＳメモリー・アレイ及び従来通シに関連する高電圧供 給ポンプ、デコード、発振器及び配分器は相当一般的に知られたものであるが、 そこにある形式の高電圧パス回路はそうではない。第１図を見て注目するべきこ とは、高電圧・やス回路構造は、設計が装置レベルで効′率良く行われていない 場合、消費する領域に有意義に寄与することができるように、その制御システム 内に反覆して現われる。次に、模範的メモリー・アレイ制御システム１が実行す る簡単な動作の説明を行う。

第１図において、発振器エネーブル回路２は書込エネーブル・ライン４か又は消 去エネーブル・ライン６に信号が現われたときに二相発振器クロック回路３の動 作を始動するよう信号を発生する。二相発振器回路３からの出力信号であるクロ ック信号１１及びｉｆ２は高電圧供給ポンプ回路７、消去配分器回路１７及び高 電圧パス回路８，９，１５に供給される。更に、クロック信号「□及びｇ２はメ モリー・ダート・ページに対応し、高電圧・ぐス回路１１〜１４を含む複数の高 電圧・そス回路に対し、２線バス１６を介して接続される。

高電圧供給ポンプ回路７で発生した相当高いレベルのＤＣ電圧は高電圧・ぐス回 路８及び９の囮イン端子に接続される。ラインＷに現われた高電圧パス回路８の ＨＶアウト端子からの出力は高電圧・ぐス回路１１〜１４のＨＶイン端子に配分 される。高電圧・ぐス回路９からの出力ライン１８は消去配分器１７内７全通し て、夫々チップ基板の及びメモリー・エピタキシャル層の電気接続である１対の ラインＨＶＳ及び）ＩｖＷに接続される。消去配分器１７からの第３の出力ライ ンは高電圧・ぐス回路１５のＨｖイン端子に接続される。消去配分器１７は単に ライン１８に信号が現われたときに既アウト信号を模写するものであるが、その 出力ラインを互いにデカップル（ｄｅｐｏｕｐｌｅ　；減結合）している。

ＮＶメモリー・アレイの選ばれたに一部の消去はラインＶＷを介しＮＶ　５ＮＯ ８装置の指定されたメモリー・ケ゛−ト電極に対し消去電圧を選択的に送信する ことによって行われる。この実施例の装置は＃１乃至＃Ｎまで番号が振られたイ ー・ゾに従ってグループに組織されている。

消去又は書込まれるべき被−ノ（ｐａｇｅ：頁）のアドレスはアドレス・コード に対応する高電圧・ぐス回路を選択的に可能化するデコーダ１９に対してバイナ リ・ビット・コードとして挿入される。エネーブル信号はエネーブル・パス２１ に送信される。この実施例から見て疑いな（、ＮＶメモリー・アレイのＮページ への分割は個有的にＮ個の個々の高電圧パス回路を必要とする。次に、メモリー ・アレイ制御システム１の動作の説明を行う。

ここで、表■に明示した動作は第１図の対応する作用ブロックに関係させること ができる。ブロック消去動作中、高電圧／４’ス回路１１〜１４の肝アウト端子 に接続されているすべてのメモリー・ダート・ラインは適当なページ・アドレス によって０ボルトに保持すれる一方、ラインＨＶＷ及びＩ（ＶＳは夫々高電圧２ ９２回路９を使用して＋２０Ｖ及び＋２２ＶＫバイアスされる。

ライン１８の＋２０Ｖの電圧をラインＨ〜′Ｓの＋２２’Ｖに高くすることは消 去配分器１７内の単一のクロックド・ポンプ回路によって行われる。その２がル トのマージンはそのチップの他の場所にある特定のバイポーラ・トランジスタを ディセーブル（ｄｉｓａｂｌｅ　）　Ｋ維持する。その期間中、＋５ｖ信号がエ ネーブル・ライン６を消去するために供給される。

ページ消去動作はページ・アドレスが１１かう始マるグループから１４まで延び る高電圧ノソス回路を選択的に指定して可能化するということを除き、すべて類 似する。この場合、高電圧・ぐス回路９からのライン１８の＋２０Ｖは高電圧ノ Ｐス回路１５′ｆ！：通してラインＷに接続される。その後、ライン■の＋２Ｑ Ｖ（ｄｘネーブル・パス２１の信号に従って消去されるべきでない啄−ジに選択 的に配分される。この動作中、消去エネーブル・ライン６及びページ消去エネー ブル・ライン２０の両方とも＋５Ｖである。

メモリー・プレイ制御システム１によって行われる書込動作は書込エネーブル・ ライン４の＋５Ｖ信号で開始する。書込エネーブル信号は高電圧・ぐス回路８を 作動して暇アウト端子からの＋２０Ｖをライン■ｌに接続する。その後、＋２０ ■はパス２１のページ・アドレスに従って、メモリー・ケ８−ト・ライン４１〜 −ＩＩ−Ｈに対して選択的に接続される。書込動作中、ラインＨＶＳ及びＨＶＷ は夫々別々の手段によって約＋４ｖ及び−２，５Ｖにバイアスされる。書込して いる間、高電圧パス回路９はディセーブルされ、高電圧７９１回路１５はライン ＨＶＷの−２，５Ｖをライン贈からデカップルする。

このシステムで処理できなければならない各種信号と共に、・高電圧パス回路が このメモリー制御システムに現われる周期が与えられると、そのような高電圧・ ぐス回路の能力と寄与とを認識し始めるであろう。高電圧・ぞス回路の完全な構 造は第２図に表わす。第２図に構成する作用ブロックの相互接続は相互関係の理 解の助けとするために第３図に表わす。第３図のブロックによって規定された複 雑な作用は物理的には第２図に表わすような活性の半導体装置で実施することが できることによシ、その能力を認めうるであろう。それにもかかわらず、制御シ ステム１（第１図）に実施しだ高電圧Ａ’ス回路の色々な構造は特定の回路要求 に従って作られ、例えば、高電圧・ぐス回路１５は第２図及び第３図に実際に描 いた作用部分のすべてを含みうるだけだということを理解するべきであるゆその 回路の場所によって、高電圧・ぐス回路に期待する電圧の変化性すべてを受ける であろう。故に、下記の説明はこの簡単な構造を代用としてその配置又は構成を 利用して述べることにする。

第２図及び第３図の回路は以下２つの別々な段階において説明する。第１の段階 はその作用ブロック及びそれらの相互関係を考慮した複合的説明を含む。第２の 段階は作用ブロック内の別々の装置によって実行される動作の説明を含む。

第３図について、この発明の中心的要素はポンプ回路部分２２、高電圧ドライブ 回路部分２３、及び負電圧阻止回路部分２７に含まれている特徴によって表わさ れるということを理解するべきである。しかし、更に補足して完全にされた実施 例は負電圧阻止回路２８．１対のデカップリング回路２４．２６及びポンプ回路 ２２内に組込まれている負電圧保護回路を含む。デカップリング回路２４．２６ はクロック・ラインｇｌ＋ｚ２でドライブされる負荷を減少することによって作 用する。第３図の点線ブロック２９は第２図の構造では要求されず、この構造の ために要求されたデカップリング回路の存在を描いたものである。負電圧阻止回 路２７．’２８は端子取インとＨＶアウトとの間の負電圧の通過を防止する。負 電圧保護回路３０（第３図）は訂アウト端子の負電圧がエネーブル・ラインに伝 播するのを防止するような構造に作られたポンプ回路２２の作用的構成を表わす 。この発明の基本には本質的なものでないが、前記後者で説明した補足の回路は 明らかに高電圧パス回路の融通性を拡張するものである。

作用ブロック・レベルの説明を更に続け、次の説明は不揮発性メモリー・アレイ の書込及び消去に必要な機能の遂行に際する高電圧パス回路の動作に焦点を合わ せることにする。しかし、この発明はその応用のような狭い範囲に限定されるべ きものではない。高電圧パス回路１５の基本的特徴はしきい値電圧の損失を受け ることなく肝イン端子及び■アウト端子間に高い電圧を通過させる能力である。

これを達成するために、ポンプ回路２２がライン３１から高い電圧を受け、二相 クロック信号Ｂｌ及びｉｌ’２に使用してライン３２に更に高くされた電圧を供 給するようにする。それによって上昇した電圧は、そうでなければ高電圧ドライ ブ回路２３全通してライン３１の高電圧を送信する際に生じるであろうしきい値 電圧の損失を補償するであろう。ポンプ回路２２はエネーブル・ラインの＋５Ｖ 信号によって可能化される。

制御入力ラインｖｐは端子式アウトに負電圧が予期されない場合、＋５ｖに維持 される。その場合、それは−５ｖにバイアスされる。ライン■Ｐの一５ｖ信号− はマージニング（ｍａｒｇｉｎｉｎｇ　）タイプのテストと同時におこる。デカ ップリング回路２４．２６及び潜在的デカップリング回路２９はディセーブルさ れている高電圧パス回路からのクロック・ラインＰｆ１及びｚ２の容量性負荷を 大体除去するために提供される。選ばれたページに従ってメモリーを消去及び書 込みするに利用される複数の高電圧パス回路については、クロックの負荷はたぶ ん許容限界内に残されるであろう。デカップリング回路を通るクロック信号の通 過は＋５Ｖ信号がエネーブル・ラインに現われるときにのみ生じる七いうことに 注意しよう。

負電圧阻止回路２７はライン３１に対するいかなる端子ＨＶインの負電圧の通過 をも禁止する。高電圧パス回路１５が可能化されたときに、負電圧阻止回路２７ の中にあるポンプ構造によってＨＶイン端子とライン３１との間に電圧損失がお こらない。そのポンプはデカップルされたクロック信号／１によってドライブさ れる。

残る負電圧阻止回路２８は、取アウトが負電圧を受けたときに、端子ＨＶアウト とライン３２との間に実質的に短絡させることによって、端子聞アウトの負電圧 が高電圧ドライブ回路２３のＦＥＴを通して戻されることはないということを保 証する。このとき、ラインＶＭＧは＋５ｖバイアス信号の供給を受ける。一般に 、負電圧はＷ装置のメモリー・ウィンドウのマージニング・タイプのテスト中に のみ取アウトに現われる。その処理手順は５ＮＯ８形取メモリー装置の製造者で あれば日常的に実行していることである。

作用レベルの関係を明確にするだめ、次の説明は第２図に実施しだ回路内の各種 アクティブ（ａｃｔｉｖｅ　）及び・やツシブ（ｐａｓｓｉｖｅ　）装置の組織 及び特性の寄与又は分担に焦点を幽てることにする。この実施例の考察に当シ、 第２図に表わす設計は＋５■電源からＶｃｃ電圧が与えられるということに注意 するべきである。この装置は約２５Ｖのフィールド・プレート・ツェナ（ｆｉｅ ｌｄ　ｐｌａｔｅ　ｚｅｎｅｒ　）能力を持つ。この装置の幅対長さ比は夫々第 ２図の各装置の側に表わす。この実施例においては、キャパシタ３３．３４．３ ６は従来のエンハンスメント・キャノｅシタであす、そレバ、多くはソース及び ドレイン電極が共に接続されたポンプ・ンスメン）　ＦＥＴという点に特徴があ る。ＦＥＴ　３７　、３８　。

３９．４１，４２，４３，４４．４６，４７．４８は約０．８Ｖのしきい値電圧 （ＶＴ）を持つ比較的従来のエンハンスメント形装置である。負電圧阻止回路２ ７のＦＥＴ　４９は約−１，５Ｖのしきい値電圧を持つ軽いデプリーション形装 置である。ＦＫＴ　５１は約Ｏポルトのしきい値電圧を持ち、一般に自然（ｎａ ｔｕｒａｌ　）　ＦＥＴとして知られる構造を持つ。キヤ・ぐシタＣＮ１及びＣ Ｎ２は夫夫のノード≠１及び≠２に有効に分布されたノード・キャパシタンスを 表わす。一般的設計規則として、キヤ・ぐシタ３３，３４は有意義にＣＮ１及び ＣＮ２よシ犬きく’（１０：１以上の率で）してポンプ回路２２から有効な動作 −を得るべきである。その回路内にある個々の装置のその他の関係は、各回路が 個々に考察されたときに明確にするであろう。

第２図の高電圧パス回路１５に接続される信号は一部前述した。しかし、ライン ｚ１及びｚ２のクロック信号は全体的に矩形波であり、位相が約１８０°異なり 、０ボルト乃至＋５ゴルトの範囲を有し、５〜２０　ＭＨｚの公称周波数を持つ ということに注意する価値がある。

各高電圧・ぐス回路の動作は工尿−ブル・ラインの＋５ボルト信号で開始され、 エネーブル・ラインのＯボルト信号で終了する。ラインｖｐは前述したように通 常＋５ボルトであるが、メモリー・アレイの５ＮＯ８形Ｗ装置のメモリー・ウィ ンドウのマージニング・テスト中、他の電圧でバイアスすることもできる。しか し、その使用はこの発明では二次的要素であシ、十分この発明の範囲に入る。

次に、ポンプ回路２２と高電圧ドライブ回路２３との組合せに注意を集中しよう 。その組合せの作用的等価を第４図に表わす。その参照記号にプライム（′）記 号が付されているのは第２図と第４図の要素間で作用的に対応するということを 表示する。

第４図に表わす動作等価回路の構造は二相クロック信号ｚ１及び８２７間に配置 されたキャパシタ３３、ノード＋２、ダイオード５１′、抵抗５１“、ノード＋ １及びキャノクシタ３４で表わされる。ノード４＝１及び≠２は夫々のキャパシ タＣＮ１及びＣＮ２を通して容量的に接地電位に接続されるものとして表わして いる。ノードΦ１は更に高電圧ドライブ回路２３のＦＥＴ４１のダート電極及び ダイオード４４′を通してエネーブル・ラインに接続される。ノード＋２はＦＥ Ｔ　４６を通る通路で爪′イン′から分離される。

第４図の等何回路において、Ｉンプ回路２２の動作はエネーブル・ラインにおけ る正信号によって始まる。

この信号はＦＥＴ　４６をターン・オンして葭イン′からノード≠２に電荷を供 給し、ひき続きノード≠１に供給する。その後、クロック信号が利用されてノー ド＋２の電位を上げ、それが更にダイオード５１′及び抵抗５１“全通してノー ド≠１に電荷の転送を行う。閉ル−プ方式によシ、ノード≠１の電圧の上昇はＦ ＥＴ　４６をバイアスして、更にノード≠２を酵インＩからの電圧で荷電する。

そのクロッキング及び電荷の転送はノード≠２がＨＶイン′の電圧の振幅に達し 、ノードΦ１が少くとも５ボルト大きくなるまで繰返えされるｒそれによって、 ドライブ回路ＦＥＴ　４１のケ８−ト電極は既イン′の電圧よシ十分に上昇され 、肝アウトの電圧がＦＥＴ　４１を通過する際にしきい値電圧の降下を受けるこ とがないということを保証する。

ポンプ回路２２及び高電圧ドライブ回路２３の動作゛を特徴づける動作シーケン スは第５図に表わす種々の信号波形を参照することによって最も良く理解するこ とができる。第４図及び第５図を共（（考察すると、ノード＋１は５ボルトのエ ネーブル信号がくる前は０ボルトに保持されているということがわかる。これは ＦＥＴ　４４　（第２図）で達成される。時間Ｔ１において、エネーブル信号が ＋５７１−＝ルトに上昇した後に続き、ノード・キヤ・ぞシタンス又は容量ＣＮ １が荷電されてノード≠１を約５ゴルトに上昇する。時間Ｔ２までにエンハンス メントＦＥＴ　４１　、４６は導通状態となシ、端子肝イン′をＨＶアウト端子 及びノード≠２の両方に接続する。ノード≠１の電圧は普通時間Ｔ２においては 安定しているが、ノード≠２の電圧はＦＥＴ　４６の相互コンダクタンスに応答 して端子取イン′とキャ・ぐシタＣＮ２との間に流れる電荷によって時間Ｔ３ま で増加し続ける。時間Ｔ３直後からの期間中、ノード≠１と≠２の電圧はＦＥＴ 　４６のしきい値によって差異が生じる。ポンプ動作はノード≠２の電圧が端子 ＨＶイン′の電圧に達するまで周期的に繰返えされる。

ダイオード４４′を通るエネーブル・ラインからの信号の配分は無視されるべき でない。それはノード≠１をプリチャージ（ｐｒｊｃｈａｒｇｅ　）するのに用 いられる。

そのプリチャージはＦＥＴ　４６の可能化を速めて石イン′からツードナ２に電 荷の転送を開始するのに必要である。そのエネーブル電圧がないと、ＦＥＴ　４ ６は通常そうであるように、エンハンスメント形装置のために非導通のままとな るであろう。しかし、作用ダイオード４４′はエネーブル・ラインがＱ＆シルト あるときにそのＦＥＴ構造に戻シ、ノードΦ１を同一電位にひきこむということ を認めるべきである。

次に、時間Ｔ３の前のエネーブルの過渡現象が静った後の二相クロックの配分を 理解するためには、時間Ｔ４乃至Ｔ９における第４図の等価回路を考察するべき である。例えば、時間Ｔ４においては、クロック信号ｚ１及びｚ２′はそれらの Ｏ及び＋５ボルトレベル間の遷移を開始する。時間Ｔ４及び１５間の期間中、ノ ード＋２の電位は比較的大きなキヤ・ぐシタ３３と比較的小さなキャパシタＣＮ ２との間の電荷の分配を通し、信号Ｍ２の正立上り遷移によって上昇する。電荷 は、又ある程度までキヤ・ぐシタ３４とキャｉｅシタＣＮ１との間に割当てられ るが、抵抗５１“がその間にはさまれているため、その程度は少ない。クロック 信号ｚ２′が増加するときに、信号Ｚ工はＯボルトの方に遷移する。

ノード＋１は下の方に遷移するに従い、相当大きなキャノｅシタ３４と相当小さ なキャノｅシタＣＮ１との間の電荷の配分によって負の方にひっばられる。この 動作は、より大きな電圧の差異のため、ノードΦ２からノード４１にそれ以上の 電荷さえも引きこむことになる。時間Ｔ６前のある時点において、ノード４Ｐ１ 及び４Ｐ２の電圧は安定し、ＦＥＴ　５１　（第２図）のしきい値によって大き さが異なるようにされる。

時間Ｔ６及び７７間の時間中に信号Ｉ３＋及びｙ２′は反対の一遷移を受ける。

そのラインｚ１の信号め上昇はキャパシタ３４とＣＮ１との間の電荷配分として ノード４１を約３ボルトまで上昇させる結果を生じさせるであろう。ノード≠２ は、それと対照的に、ラインｙ２′の電圧の降下によって引き下げられる。ダイ オード５１′の阻止作用と認められるノード＋２の電圧降下量が少いということ はライン肝イン′からＦ’ＥＴ　４６を通して補給される電荷によるものである 。ノード≠２は時間’ｒ８ｔで石イン′からＦＥＴ　４６を通して電荷を受け続 け、その時点におけるノード＋−１の電圧はノード≠２のそれより大きなしきい 値となる。その周期動作は、時間Ｔ９において昔アウトが肝イン′に等しくなる まで５ＭＨｚクロック速度で繰返えされる。

キヤ・ぐシタ３４は、電荷配分にもとづくポンプ効率を高めるため、キヤ・ぐシ タＣＮ１よシもその容量が目立って大きいということが望ましい。それは、一般 に、３又はそれ以上の倍数が適切であるが、１０以上の倍数が好ましい。以上説 明したものに類似する特別な関係がキャパシタ３３とキャノ９シタＣＮ２との間 にも考えられる。ポンプ動作の効率も又、キヤ・ぐシタ３３と３４との値が等し いということを暗示している。第４図の等価回路及び第５図の波形を考察すると 、それらはダイオード５１′で表わしであるＦＥＴ５１（第２図）及び抵抗５１ “は約θぎルトのしきい値電圧と最少有効抵抗を持つ装置であるということを表 わしている。これらの考察はポンプ回路の基本動作に１犬なものではないが、こ の発明の実施のため好ましい構成を表わすものである。

以上、ポンプ回路２２と高電圧ドライブ回路２３を特徴づける構造上及び動作上 の特徴の理解のために説明したが、次にこの発明の他の面を考察するだめに注意 を第２図に戻す。次の注意の焦点はライン既インに現われる負電圧を阻止して電 圧降下なしにライン肝インからライン３１に正電圧を通過させるために用いられ る負電圧阻止回路２７に向けられる。その阻止動作は、ライン肝インがライン３ １に対して負になるときはいつでもデプリーション・モードＦＥＴ　４９を通し てＦＥ、Ｔ　３９のダート及びソース電極間に電気的接続をなすことによって実 行される。

ＦＥＴ　４９から得られるその役割について理解するために、負電圧阻止回路２ ７の適切な動作のために必要な要求に関する装置を考察することにする。正電圧 を通過させるためには、ノード≠３に接続されているＦＥＴ３９のダート電極５ ０は少くとも肝イン端子の電圧より高いあるしきい値電圧にポンプされなければ ならない。この実施例におけるポンプ作用はＦＥＴ　３８及びキャノ４シタ３６ を通してノードＪ＃−３に転送されるＺｌクロック信号を利用することによって 達成することができる。もし、ＦＥＴ　４９が従来のデプリーション・モード装 置であれば、キヤ・ぐシタ３６を通して行われるポンプ作用はＦＥＴ　４９を通 してライン肝インに至る導通路のために有効に働かない。それにも拘わらず、Ｆ ＥＴ　４９は負電圧阻止回路が行う基本的負電圧阻止作用を提供するだめにデプ リーション・モード装置でなければならない。ＦＥＴ　４９に要求される動作対 象の明らかな両立性は非常に軽くドープされたデシリージョンＦＥＴを使用する ことによって克服することができる。

この実施例における構造において、デプリーション・モードの動作は負電圧の阻 止のために保持される。しかしながら、取インが高い正電圧のときに、ＦＥＴ　 ４９のボディ（ｂｏｄｙ　）効果はそのしきい値をわずか涸渇したレベルかられ ずか増進（ｅｎｈａｎｃｅｄ　）　したレベルまでシフトするであろう。ＦＥＴ 　４９がエンハンスメント・モードの場合には、ノード≠３はｚ１信号のポンプ 作用によって膠イン以上に上昇することができる。このような方法により、ＦＥ Ｔ　４９の特別に規定された特性は負電圧を阻止し、しきい値の損失を受けるこ となく選択的に正電圧を通過させる両能力をその負電圧阻止回路２７に提供する ことになる。

渭インとライン３１との間の通路におけるＦＥＴ　３９の存在は、ＨＶインの電 圧が最大電圧にある間、ライン３２がエネーブル・ラインのＯボルト・レベルノ タメに接地電位又はその近くにある場合、ＦＥＴ　４１のだめのフィールド・グ レート・ツェナ（イ１ｅｌｄ　ｐｌａｔｅｚｅｎｅｒ　）の保護を適度に増加さ せるものである。このような状況下において、ノードΦ３の電圧既インにおける ものであシ、しきい値及びボディ効果の組合せはＦＥＴ　３９の両端に約３ボル トの電圧降下を生じさせる。

このマージンの追加により、取インの最悪状態の電圧においてさえ、ＦＥＴ４１ はフィールド・プレート・ツェナ現象をおこさないということを保証する。

次に、第２図に表わす負電圧阻止回路２８の構造及び働きについて注目しよう。

この実施例における負電圧阻止回路２８０目的はライン敲アウトの負電圧がエン ハンスメント・モードＦＥＴ　４１を通してライン３１に接続されるのを阻止す ることである。肝アウトが負電圧のときにＦＥＴ　４１が導通するのを防止する ために、ラインＶＭＧがその通常のＯボルト・レベルから＋５ボルト・レベルに 変化される。その状態において、…Ｔ４１のダート電極はそのソース電極に直接 短絡される。

ＶＭＧの＋５ボルト信号はライン３１に対し、−５ボルトを越えないように負電 圧の通過を防止するが、ＦＥＴ　４８及び４７を通してノード≠１に達するライ ン肝アウトの負電圧のだめの通路を形成する。ツードナ１の負電圧はそれ自体問 題を生じさせない。しかし、ＦＥＴ　４４が導通していれば、負電圧はエネーブ ル・ラインに接続されるであろう。これを避けるために、負電圧が爪′アウトに 現われるときはいつでもライン■Ｐを一５ボルトにバイアスする。この動作は第 ３図の負電圧保護回路３０によって作用的に表わしである。

両ラインｖｐ及びＶＭＧの電圧の各種状態が表■に要約され、それらが発生する とき及びそれら回路の°効果をそこに表わした。上記最後の状態は該チップのＷ 装置に対する電圧マージニング・テスト中にのみ発生するから、それはラインｖ ｐ及びＶＭＧに供給される電圧を制御するだめの予報手段を提供することになる 。

表　■ 負電圧阻止回路２８０ＦＥＴ　４７はフィールド・プレート・ツェナ破壊効果か らＦＥＴ　４８を保護するために設けられる。ＦＥＴ　４７はツードナ１がＦＢ ’ｌ’　４８の公称破壊電圧を越える大きさである約２７ボルトのレベルまでポ ンプされうるところから要求される。そのようなフィールド・プレート・ツェナ 保護回路は一般的に公知技術であるため、構成の説明は必要がないであろう。

第２図の高電圧・ぐス回路の残シの部分はデカップリング回路２４．２６を含む 。第３図には、それに対応するデカップリング回路２９が、適切に前に存在した デカップリング回路ではあるがこの実施例からは除かれたということを表示する 。第２図に戻ってそれを参照すると、回路２４は高電圧・９７回路１５が動作し ていないとき、すなわち、エネーブル・ラインの信号が０ボルトにあるときに、 負電圧阻止回路２７にクロック信号ｉｔ　を負荷するのを減結合するように作用 する。

デカップリング回路２６はポンプ回路２２に対する残りのクロ、り入力へのクロ ック信号ｚ２について上記と同じ動作を実行する。前述したように、２４　、２ ６及び２９のような回路に必要にものは複数の高電圧、６ス回路と二相クロック 発振器３（第１図）のドライブ能力に関するものである。

デカ、プリング回路２４．２６の動作は大体同一でアル。エネーブル・ラインの 電圧がＯボルトのとき、ＦＥＴ　３８及び４３は夫々ラインｚｌ′及び方２′を ライフ２厘及びｆｆ２から遮断する。０ボルトから＋５？ルトヘのエネーブル電 圧の変化はＦＥＴ３８及び４３のダート電極に５ボルトを接続してＦＥＴ　３７ 及び４２に関連するしきい値の降下を少くする。しかし、ラインｇ、及びＺ２の クロック信号の周期的遷移に従い、ＦＥＴ　３８及び４３のゲート電極はエネ← プル・ラインが導入されたＤＣレベルより大きな約５ｖの電圧にブートストラッ プされる。ライン１５１′及びＭ２′の信号はこのような方法によって、ＦＥＴ ３８及び４３を通過する際にしきい値損失を受けることがない。

ポンプ回路２２に対してＺｌを接続するラインにデカップリング回路を設けない ということはエネーブル・ライン及びノードΦ１が約０ゴルトになったときに、 エンハンスメント・キャノｅシタ３４を通して与えられる結合が実質的に存在し ないということになる。すなわち、キヤｉｅシタ３４のダート電極５２がＱ＆シ ルトときに、エン・・ンスメント・キヤ・ぐシタ３４を構成するチャンネルが存 在しないということである。

エンハンスメント・キャパシタ３３と３６とについて、０ボルトの同じダート電 圧状態は存在しない。エンハンスメント・キャ／ぐシタ３６の場合には、ライン 肝インに高電圧が存在すると、それはノードΦ３及びダート電極５３に接続され る。ポンプ・ンスメント・キャノ４シタ３３の場合には、ダート電極５４がノー ド＋２に接続される。ゲート５４がＦＥＴ　５１によってノード≠１の接地電位 から絶縁されるので、ある条件のもとに十分な電位に浮かせる（フロートする） ことがでキ、エンハンスメント・キャノクシタ３３　Ｋ有意義す容量を形成する ことができる。可能化されていない高電圧ノｅス回路にクロック・ラインを負荷 するのを避けるために、この実施例は必要に応じて２４．２６のようなデカップ リング回路を組入れている。

第２図及び第３図に例示した好ましい実施例は高電圧パス回路をポンプするため に二相クロック信号を利用する。ラインＭｌ及びＺ２の信号間の標準相対位相差 は１８０°が期待されるが、名目的に異なる位相角は動作を維持するであろう。

しかし、その場合、Ｉンプ効率のレベルが減少する。この点に関し、一般的な高 電圧・ぐス回路も、ある限定条件のもとに単一位相クロック信号によってポンプ することができるということに注意するべきである。以下、単一クロック信号を 使用する意味を簡単に考察してみよう。

高電圧ｉｅス回路の好ましい実施例は取インが２０ボルトのときに、ノード＋１ の電圧を約２７ビルトまで上昇させることができる。ノード≠１に接続されてい るライン３２（第２図）の電圧と取インの電圧であるライン３１の電圧との間に ある７ぎルトの差異は完全な２０がルトがラインＨＶアウトに現われるというこ とを保証する。しかし、例えば、１５ポルトのようにライン葭アウトに許容しう る電圧がよシ低い場合はポンプ回路２２の単一位相クロック信号の実施例が適当 である。ライン３２で測定される単一位相ポンプのだめの公称出力電圧は２２ボ ルトの範囲にある。

単一位相クロックを持つ高電圧・ぐス回路の構造は第２図に表わした二相クロッ クの実施例に類似する。特に、キャノクシタ３４及びラインＺ１は除去される。

その構成によると、ノード＋１は直接ポンプされず、常に自然のＦＥＴ　５１を 通してツードナ２から荷電される。

ＦＩＧ、４ 国際調査報告

Claims (1)

1. 【特許請求の範囲】 １．第１の容量性ノード（ノード１）の第１の電圧が入力ライン（３１）の入力 電圧を越えたときに前記第１の電圧に応答して前記入力電圧を出力ライン０■ア ウト）に接続するようになしたカップリング手段を含み、前記入力ライン（３１ ）を前記出力ライン（ＨＶアウト）に選択的に接続する回路（１５）であって、 前記第１の電圧が第２の容量性ノード（ノード２）の第２の電圧を越えたときに 前記入力ライン（３１〕から前記第２の容量性ノード（ノード２）に対して電荷 を転送するようになした電荷転送手段と、前記第２の容量性ノード（ノード２） から前記第１の容量性ノード（ノード１）に対して一方向性に電荷を周期的に転 送するようになした電荷ポンプ手段とを含む電気接続回路。 ２　前記回路（１５）を可能化するだめに前記第１の容量性ノード（ノード１） をプリチャージし、前記回路（１５〕をディセーブルするために前記第１の容量 性ノード（ノード１）を放電するようになした可能化手段（４，６，２０，２１ ）を含む請求の範囲１項記載の回路。 ３　前記電荷ポンプ手段は第１の端子によって前記第２の容量性ノード（ノード ２）に接続される第１の容量性装置（３３）と、前記第１の容量性装置（３３） の第２の端子に接続される第１のクロック信号源（Ｚ２）を含むクロック信号手 段と、前記第２の容量性ノード（ノード２）からの電荷を前記第１の容量性ノー ド（ノード１）に通過させるように接続さ゛れたダイオード手段（５１）とを含 む請求の範囲２項記載のの容量性ノード（ノード１）に接続される第２の容量性 装置（３４）を含み、前記クロック信号手段は前記第２の容量性装置（３４）の 第２の端子に接続され前記第１のクロック信号源（ｚ２　）から発生した反対位 相のクロック信号を持つ第２のクロック信号源（２］　）を含む請求の範囲３項 記載の回路。 ５　前記カップリング手段はそのソース／ドレイン電極が個々に前記入力ライン （３１）と前記出力ライン（ＨＶアウト）に接続され、そのケ８−ト電極が前記 第１０ノード（ノード１）に接続された電界効果トランジスタ（４１）を含み、 前記電荷転送手段はそのソース／ドレイン電極が個々に前記入力ライン（３１） と前記第２の容量性ノード（ノード２）に接続されそのゲート電極が前記第１の ノード（ノード１）に接続されたエンハンスメント電界効果トランジスタ（４６ ）を含み、前記ダイオード手段はそのノース電極が前記第１の容量性ノード（ノ ード１）に接続されそのケ゛−ト及びドレイン電極が前記第２の容量性ノード（ ノード２）い容量を持つ請求の範囲３項記載の回路。 ド（ノード１）又は前記第２の容量性ノード（ノードレタモのソース／ドレイン 電極通路ヲ持つエンハンス（３９）のダート電極に接続されその第２の端子によ って前記クロック信号手段に接続された容量性手段（３６）と、前記エンハンス メント電界効果トランジスタ（３９）の前記ダート電極に接続された１方のソー ス／ドレイン電極と前記入力手段に接続されたそのケ°−ト電極及び他方のソー ス／ドレイン電極とを持つデプリーション電界効果トランジスタ（４９）とを含 み、前記デプリーション電界効果トランジスタ（４９）は前記入力手段の十分に 高い電圧のために生じるボディ効果が前記デプリーション電界効果トランジスタ （４９）をエンハンスメント形モードで動作させるようになしたものである請求 の範囲３項記載の回路。 ９　前記クロック信号手段は前記可能化手段（４，６゜２０．２１）から供給す る信号と同期して動作するデカップリング回路（２４，２６）によって前記回路 から選択的に減結合される請求の範囲８項記載の回路。 １０　前記可能化手段（４，６，２０，２１）は第２のエンハンスメント電界効 果トランジスタ（４４）のソース／ドレイン通路を通して前記第１のノード（ノ ード１）に接続される請求の範囲９項記載の回路。