JPS59500395A - 低域フィルタを含む位相検出器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 位相検出器および低域フィルタの結合回路技術的分野 本発明は、一般的には電子回路に１）；するものであシ。

特に結合した位相検出器と低域フィルタに関する。

発明の背景 本発明に、同時に位相検出器および低域フィルタとして扮能−する亀子回路に関 する。種々の型の位相検出器が電子技術上周知である。それらの位相検出器はテ ープレコーダ、蓄音様、ラジオなどのステレオ装睦におけるステレオ信号を復号 する回路に特に有用性を見出している。

低域フィルタもまた。電子技術上周知であシ、多くの種類の電子信号処理回路に 有用性を見出している。

元行孜術の位札ゲ出器回路に部分的に集積回路の形で組二てられているが、不発 明までは回路成分の一部はオフチップ（ｅｒｆｆ−ｃｈｉｐ）で集積回路に接続 しなければならず、従って特定の応用例では位相検出器回路の価格はかなシ高く なった。

不発明の位相ヶ出器と低域フィルタとの組合回路は。

完全、な集積回路の形で組二てること〃）できる。従って先行孜術回路に必要と された外部取分は完全になくすことかでさる。その細末商業上の１要性が著しく 増大した回船となっている。

発明の詳細な説明 従って不発明の目的は、［２良された位相検出器を提供することである。

本発明のもう１つの目的は、改良された低域フィルタを提供することである。

本発明の更にもう１つの目的は、１個のシリコンチップ上に完全に集積した形式 の位相検出器と低域フィルタとの結合回路を提供することである。

これらの、およびその他の目的は。

入力信号および第１周波数を有する第１制御信号に応答する電荷蓄積手段を含み 、電荷蓄積手段は極性が反対の第１および１２Ｉｆｆ力信号を有し。

電荷蓄積手段の出力信号に応答してそれらの信号を第１制御信号の周波数の恥の 周波数を有する第２制御信号に応答してゲーティング又はブロックする第１ゲー ティング手段を含み。

電荷蓄積手段の出力信号に応答してそれらの信号全第１制御情 に応答してゲーティング又はブロックする第２ゲーティング手段全含み。

前記第２および第６制御伯号は互に１８０’たけ位相がずれており。

第１および第２入力端子を有する和分手段（　ｉｎｔｅｇγαｔｉｒＬｇｍｅａ ７Ｌｓ）全含み，前記端子は電荷蓄積手段の出方信号が第１および第２ゲーティ ング手段によシゲートされると前記出方信号に応答し。

電荷蓄積手段の出力信号の和分手段入力端子への接続は前些第１および第２ゲー ティング手段を介して極性が逆になり，前記和分手段はその入力端子に印加され た信号を積分して出力信号を発生させ，前記出力信号の振幅（ｍαｇｒＬｉｔｒ ｔｔｔｔ）　は入力信号と第１制値，信号との間の位相差を示す。

位相検出器と低域フィルタどの結合回路を提供することによって本発明の好まし い実７ｈ例によシ達成される。

図面の簡単な説明 本発明は添付の請求の範囲に詳細に示されている。しかし、下記の添付図面とと もに下記の詳細な説明を参照することによって本発明の他の特徴はよシ明らかに なシ。

不発明は足もよく理解されるであろう。

第１図は２本発明の位相グ出器と板域フィルタの結合回路の好７しい実施例のブ ロック図でめる。

集２図は，不発明の位相検出器と低域フィルタの纜合回表二の詳卸コな回路概略 図である。

第３図は，不発明の詳細な説明する種々の月形を示す。

発明の詳細説明 さて第１図を参照すると２位相す出器と低域フィルタとの結合回路のブロック図 が示されている。

電荷蓄積手段は２つの入力端子１および２を有し，それらの入力端子間に入力信 号Ｖｌが印加される。入力信号Ｖｌは通常の揚台には交流信号とすることができ る。電荷蓄積手段１０はまた第１市１，角信号ｓ１に応答する。電荷蓄積手段１ ０は入力信号Ｖｌの印加に応答して電荷を蓄積し，この入力信号Ｖｌは制御量分 Ｓ１が受信されるとケートインされる。電荷蓄積手段１０に蓄積された電荷は， 導緋対５，６および５，４を介してそれぞれ第１ゲーティング手段１２および第 ２ゲーティング手段１４に導かれる。

第１ゲーティング手段１２は第２制御信号ｓ２に応答し。

第２ゲーティング手段１４は第３ゲーティング手段ｓ５に応答する。Ｗ１１ゲー ティング段はそこに印加された電荷を入力線５および６を介してそれぞれ出力線 ７゛および９に運ぶ。同杼な方法で第２ゲーティング手段１４はそこに印加され た電荷を゛入力線６２よび４を介してそれぞれ出力勝１８および１７に運ぶ。

和分手段１６は導勝対７，１７を介して受けとる電荷を第１人力に２いて受信し ，導Ω対８，１８を介して受けとる電荷全第２人力において受信する。第１ゲー ティング手段および第２ゲーテインク手段１　４　ｆ′：、亀ｆ蓄績手段１ｏの 出力に結合されるので，和分手段１６によって判るように第１ゲーティング手段 １２刀ムら米る電荷蓄積手段１ｏの出力の極性は，第２ゲーティング手段１４か ら釆る出力の極性の逆になる。和分手段１６はその出力端子２ｏに出力ＶＯを生 じさせる。

第２図を参照すると２位相検出器と低域フィルタの結合回路の好ましい実施例の 詳細な回路図が示されている。

この回路は交流信号でもよい人力信号ｖｒを受信する入力端子２１および適当な バイアス電圧ＶＥＩＡＳが印加される電圧バイアス端子を含む。

入力端子２１はコンデンサＣ１の一方の側に結合されており、このコンデンサの もう一方の側はＭＯＳ　）ランジスタＴ１のソース端子に結合されている。コン デンサＣ１はＤＣフロックコンデンサとして機能し、大きな低周波信号が入力信 号Ｖｌを干渉するのをブロックし、それにより回路の性能を改善する。

トランジスタＴ１のドレイン端子はコンデンサＣ２の一方の側に結合され、また トランジスタＴ３およびＴ５のソース端子に結合されている。コンデンサＣ２ハ コンデンサＣ１の値よ！ｌｌ案少的に小さい値を有する。

電圧バイアス端子２２はトランジスタＴ２のソース、トランジスタＴ４およびＴ ５のドレイン、および演算増幅器２６の非反転端子Ｎに結合されている。コンデ ンサＣ２のもう一方のｆｌｌｌはトランジスタＴ２のドレイン端子およびトラン ジスタＴ４およびＴ５のソース端子にｉ合さｆている。

トランジスタＴ３　ｋよひＴ６のドレイン端子は一席に結合され、また演算増幅 器２６の反転端子に結合されている。演算増幅器２６は出力２０を有し、そこで 出力信号ＶＯか発生する。コンデンサＣ３の一方の側は演算増幅器２６の出力に 結合され、コンデンサＣ６の他方の９１１１は演算増幅器２６の反転入力端子Ｉ に結合されている。

第１制御信号はトランジスタＴ１およびＴ２のゲート端子に印加される。第２制 御信号Ｓ２はトランジスタＴ３およびＴ４のゲート端子に印加される。第３制御 信号Ｓ３はトランジスタＴ５およびＴ６のゲート端子に印加される。

不発明の好ましい実施例では、制御信号はデジタル信号である。それらの信号は 任意の便利な方法で発生させてよい。例えば、それらの信号はクロック周波数を 分周することによってデジタル的に発生させてもよい。或いは。

それらの信号は第２又は第３制御信号Ｓ２又ｒＸ、Ｓ３の周波数に等しい周波数 を肩する三角鼓又は正弦波信号にそれぞれ比容するレベルセンス回路を用いるな どのアナログ的手段によって発生させてもよい。

制御信号５ｌ−ｓ３開の好ましい関係は第３図の部分１００によって示されてい る。制御信号Ｓ２およびＳ３は制御信号Ｓ１の周波数の恥の周波数を有する。制 ４が信号Ｓ２とＳ５との間の位相差は１８００である。制御信号Ｓ２およびＳ５ のデジタルパルスは、第６図に示すように交互に制御信号Ｓ１のデジタルパルス の中間において起きる。制御信号Ｓ１の鋤作周期（部ち１オン”の場合のその周 期の部分）はその周期の捧以下とすべきでめる。

不発明の好ましい実施例の動作を第２図および第３図を参照して説明する。第３ 図において１部分１００は制御信号５１−．５３間の関係を示し、８分１０１， １０２および１０６は入力信号Ｖｌと制御信号Ｓ１との間の相異ガる位相関係に 対する代表的な入力信号Ｖｌとその結果化じる出力信号ＶＯとの間の関係を示す 。

第６図において入力信号Ｖｌは一様な周波数の交流信号として示されているが９ 本発明は可変周波数の入力信号によっても同様に動作しうろことを当業者は理解 すべきである。

第５図の部分１０２は、入力信号Ｖｌの周波数が第１制御信号の周波数の碗に等 しい時の状態および第１制御信号Ｓ１の１オン”パルスの立下多区間（ｆａｌｌ ｉｎｇ　ｙｄｇｇ）１１ｏｉ＝入力信号Ｖｌの最大振幅時に発生する時の状態に 対して回路により発生される出力信号ＶＯを示す。電荷蓄積手段１０に蓄積され た電荷は、サンプリング周期の終りの２Ｒ１」ち制御信号Ｓ１が１７ｒフ“にな った時の入力信号ＶｌのＪ圧を幅に対応する。入カシ子２１において受信さγシ ミｃ入刃傷号Ｖｌに、トランジスタＴ１およびＴ２刀・匍」ｊ面信号Ｓ１の′１ ン”パルスによって導通状態になる反毎にコンデンサＣ２に１．・、扉さ二るの で、Ｃ２岡端に発生する電圧、・１壱褥通期１覧の終９に入力信号ｒ′Ｉの電圧 にほぼ達する。

コンデンサＣ２は第２２・よび第５余碑信号に応答してそれ−ｊ′Ｂｙｏｓトラ ンジスタ対７”　５ｒ　７４２ＬびＴ５．Ｔ６を介して交互にむ、分回路２６ｖ こ放電さｎる。この方法によシ、Ｃ２に貯えらねた電位か粕分回路２６に接続さ れる極性の方向（５ｔｒＬｚｅ）は交互に代わる。

第６図の部分１０２によって示される条件の場合には。

コンデンサＣ２は正および少極性が相互に等しい振幅に充電される。正確な振幅 は入力信号と第１制御信号の相対的位相によって決まる。充電期間の間にコンデ ンサｃ２は積分回路に放電され、それらの間の接続の極性に交互に代わるので、 積分回路は常に同一センスで充電され、従って電荷を蓄積し、その電荷の量はサ ンプリング周期の終ンにおける入力信号Ｖｌの振幅おまひ人力信号Ｖｌと第１制 御信号Ｓ１の相対的位相によって決まる。第３図の部分１０２において綜１２０ として示されている出方信号ＶＯは、コンデンサＣ２に蓄積された電荷に対応す る速度でその大きさＣ，ｎａｙｎｉｔｕ、ｃｔｔ　）か次第に増アことが示され ている。

第３図の引分１０３は、信号Ｖｌの漆大振幅と一致しない時に入力信号１１１が サンプルされる場合の状態を示す。線１２２として示されている対応する出方信 号ＶＯは１部分１０２の出力信号の速度よりやや速い速度で振幅が大きくなるこ とで示されている。

累６図の部分ＩＣ１１ば、入力信号Ｖｌがその零交差魚でサンフルさする柚合の Ｓ、＝を示しておシ、従って出力電圧ＶＯは＠振幅でめることか示されている。

入力信号の局吸数か第１割介」信号周波数のシ５の周波数と異なると、Ｃ２が有 効に充電される電位は入力信号周波数と第１制御伯号周阪数の捧の周波数との差 に等しい周波数において変化する。朴分回路出カＶＯは着実に増加する成分なし にこの″うなり（ｂｅａｔ　ｎｔｒｔｅ）”周波数を再生する。

ここに開示した回路はまた低域フィルタとしても機能することが画業によって理 解されるであろう。コンデンサＣ２は積分回路とともに本質的にはスイッチ容量 性フィルタ（５ｗ１ｔｃｈｅｄ　ｃａｐａｃｉｔｉｖｅ　ｆｉｌｔｅｒ）として 梯・能する。フィルタ伝達特性は下記のように誘導することができる：０１〉≧ ＞Ｃ２と俣定する。

コンデンサＣ２は毎周期２回ずっＶｌに充電されるので。

毎ＪｆｆＪｕ！２回ずつＣ３に伝送される電荷は下記の（１１によって表わされ るニ ラプラス変涙記法で夛わすと下記のようになる二周波絃である。

親分回路２６に入力信号の周波数ではいがなる信号も受信しな′いことに気づく であろう。従ってこの位相検出器はいわゆるに重平衡（ｄｏｕｂｌｅ−ｂａｌａ ｎｃｇｃｌ）”型のものである。

開示した位相検出器と低域フィルタとの粘合回路は多くの方法で変形することが でき、上記に具体的に示しＰ、明した好ましい形以外にも多くの実施例の形をと り得ることが当業者には明らかであろう。

例えば２直流阻止コンデンサＣ１は所望するならは回路性能を成る程度犠牲にし て取シ除いてもよい。

積分回路２６をいろいろな方法で変形して他のフィルタ特性を得ることができる ことも刊るであろう。例えば。

回路の伝達関数を変えるためにＲ−Ｃ回路網を利用することができる。

従って１本発明の真の精神および範囲内にある本発明のすべての変形を添付の請 求の範囲によシ含むことが意図されている。

国際調査報告 ｂ

Claims (1)

1. 【特許請求の範囲】 １．入力信号と第１周仮数を有する第１制御信号とに応答し、極性が反対の第１ および第２出力信号を有する電荷蓄積手段１０と。 電荷蓄積手段の出力信号に応答し、それらの信号を第１制御化号の周波数の杯の 周波数を有する第２制御信号に応答してかかる信号をゲートするか又はフロック する第１ゲーティング手段１２と。 電荷蓄積手段の出力信号に応答し、それらの信号を第１制御信号の周波数の歿の 周波数を有する第３制御信号に応答してかかる信号をケートするか又はブロック し。 前記第２および第６′制御信号は互に１８００たけ位相がずれている第２ゲーテ ィング手段１４と。 第１および第２入力端子を有し、前記端子は電荷蓄積手段の比力侶号炉第１およ び第２ゲーティング手段によりケートさｎると七〇らの出力信号に応答し、電荷 蓄積手段の出力信号の軸分手段入力端子への１萩の極性は第１および第２ゲーテ ィング手段を介して逆になシ、前記心分手段はその入力端子に印刀目さｔた信号 を検分して出力′信号ＶＯを発竺させ、前記出力信号の振幅（ｍｇｎｉ　ｔｒｔ ｄｔ　）は入力１百号と第１制り（信号との間の位相差を示す積分手段１６とを 含む。 位相慣出器と低域フィルタとの結合回路。 ２、前記入力信号か交流信号である請求の範囲第１項に述べられている結合回路 。 ３、第１．第２および第６制御信号がテジタル信号である請求の範囲第１項に述 べられている結合回路。 ４、第１制御信号の動作周期がその周期の捧以下である請求の範囲第３項に述べ られている結合回路。 ５、第１．第２および第３制御信号が一連のデジタルパルスによって表わされ、 前記第２および第３制御信号のパルスが第１制御信号のパルス間の中間で交互に 発生する請求の範囲第３項に述べられている結合回路。 ６、前記電荷蓄積手段はコンデンサを含み、前記第１および第２ゲーティング手 段はそれぞれ少なくとも１つのＭＯＳ　）ランジスタを含み、前記積分手段は演 算増幅器を含む請求の範囲第１項に述べられている結合回路。 ７、前記第２および第２制御信号がそれぞれ前記第１および第２ゲーティング手 段の少なくとも１つのＭＯＳ　）ランジスタのゲートに印加される請求の範囲第 ６項に述べられている結合回路。 ８．１個の基板上に集５回路として組立てられる請求の範囲第１項の結合回路。