JPH0122767B2 - - Google Patents

Info

Publication number
JPH0122767B2
JPH0122767B2 JP21671283A JP21671283A JPH0122767B2 JP H0122767 B2 JPH0122767 B2 JP H0122767B2 JP 21671283 A JP21671283 A JP 21671283A JP 21671283 A JP21671283 A JP 21671283A JP H0122767 B2 JPH0122767 B2 JP H0122767B2
Authority
JP
Japan
Prior art keywords
circuit
frequency
signal
voltage
switched capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP21671283A
Other languages
English (en)
Other versions
JPS60109305A (ja
Inventor
Akira Yamaguchi
Hiroshi Mobara
Hidemi Izeki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP21671283A priority Critical patent/JPS60109305A/ja
Priority to DE8787117485T priority patent/DE3486061T2/de
Priority to EP84113778A priority patent/EP0142171B1/en
Priority to EP87117485A priority patent/EP0308540B1/en
Priority to DE8484113778T priority patent/DE3474597D1/de
Priority to US06/672,478 priority patent/US4599580A/en
Publication of JPS60109305A publication Critical patent/JPS60109305A/ja
Publication of JPH0122767B2 publication Critical patent/JPH0122767B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K4/00—Generating pulses having essentially a finite slope or stepped portions
    • H03K4/02—Generating pulses having essentially a finite slope or stepped portions having stepped portions, e.g. staircase waveform
    • H03K4/023—Generating pulses having essentially a finite slope or stepped portions having stepped portions, e.g. staircase waveform by repetitive charge or discharge of a capacitor, analogue generators
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
    • G01R23/005—Circuits for comparing several input signals and for indicating the result of this comparison, e.g. equal, different, greater, smaller (comparing phase or frequency of 2 mutually independent oscillations in demodulators)
    • G—PHYSICS
    • G10—MUSICAL INSTRUMENTS; ACOUSTICS
    • G10L—SPEECH ANALYSIS TECHNIQUES OR SPEECH SYNTHESIS; SPEECH RECOGNITION; SPEECH OR VOICE PROCESSING TECHNIQUES; SPEECH OR AUDIO CODING OR DECODING
    • G10L19/00—Speech or audio signals analysis-synthesis techniques for redundancy reduction, e.g. in vocoders; Coding or decoding of speech or audio signals, using source filter models or psychoacoustic analysis
    • G10L19/02—Speech or audio signals analysis-synthesis techniques for redundancy reduction, e.g. in vocoders; Coding or decoding of speech or audio signals, using source filter models or psychoacoustic analysis using spectral analysis, e.g. transform vocoders or subband vocoders
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
    • H03K3/0231—Astable circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Audiology, Speech & Language Pathology (AREA)
  • Computational Linguistics (AREA)
  • Signal Processing (AREA)
  • Health & Medical Sciences (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Human Computer Interaction (AREA)
  • Acoustics & Sound (AREA)
  • Multimedia (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Filters That Use Time-Delay Elements (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、２つの信号の周波数のずれを比較
検出する周波数比較回路に関する。
〔発明の技術的背景とその問題点〕
最近、デイジタル技術を用いて音声合成を行な
う装置が開発、実用化されている。この装置では
たとえば、インパルスや白色雑音を音源として用
いて、この音源からの信号をいくつかのデイジタ
ル・フイルタ回路を通過させることによつてアナ
ログ音声信号を得るようにしている。そして、上
記各デイジタル・フイルタ回路における条件設定
は、そのときに得るべきアナログ音声信号に対応
して行なわれる。また上記デイジタル音声合成装
置における各デイジタル・フイルタ回路の条件設
定は、実際の音声を分析し認識した結果に基づい
て行なわれる。
第１図は上記音声認識を行なう音声認識回路の
一般的な構成を示す回路図である。第１図におい
て、１はマイクアンプである。このマイクアンプ
１は、図示しないマイクロフオンによつて変換さ
れたアナログ信号を増幅するためのものである。
上記マイクアンプ１の出力はたとえば４個のバン
ドパスフイルタ回路（BPF）２Ａ，２Ｂ，２Ｃ，
２Ｄに並列的に供給される。さらに上記バンドパ
スフイルタ回路２Ａ，２Ｂ，２Ｃ，２Ｄを通過し
た信号は４個の検出回路（DET）３Ａ，３Ｂ，
３Ｃ，３Ｄそれぞれによつて検出され、各検出信
号は４個の各ローパスフイルタ回路（LPF）４
Ａ，４Ｂ，４Ｃ，４Ｄに供給される。上記ローパ
スフイルタ回路４Ａ，４Ｂ，４Ｃ，４Ｄを通過し
た信号はマルチプレクサ（MPX）５を介してア
ナログ／デイジタル変換回路（Ａ／Ｄ）６に選択
的に供給される。そして上記アナログ・デイジタ
ル変換回路６からのデイジタル出力が前記マイク
ロフオンからの入力音声に対する認識結果とな
る。
ところで、最近の音声認識回路では、スイツチ
ドキヤパシタ・フイルタ技術を用いることによつ
て回路の高集積度化および高精度化が図られるよ
うになつてきており、前記マイクアンプ１、バン
ドパスフイルタ回路２およびローパスフイルタ回
路４はすべてスイツチドキヤパシタ回路を用いて
構成されている。このスイツチドキヤパシタ回路
を用いた回路では、各スイツチドキヤパシタ回路
を制御するために、発振回路と、この発振回路の
出力から種々のクロツクパルスを形成するための
クロツク発生回路が必要となり、各スイツチドキ
ヤパシタ回路ひいては音声認識回路の精度はこの
クロツクパルスの精度に依存している。
ところで、上記発振回路における正確な発振周
波数が求められた場合に、その正確な発振周波数
に対する実際の発振周波数の大小関係ずれもしく
は両周波数の比を正確に知ることができれば、実
際の発振周波数を正確なものに一致させることが
できる。しかしながら、従来では上記周波数の大
小関係ずれもしくは周波数比を正確に検出する手
段が存在していないため正確な発振周波数を得る
ことができず、上記スイツチドキヤパシタ回路自
体ひいては音声認識回路の精度を悪化させてい
る。
〔発明の目的〕
この発明は上記のような事情を考慮してなされ
たものであり、その目的は、２つの信号の周波数
のずれを高精度に比較検出することができる周波
数比較回路を提供することにある。
〔発明の概要〕
この発明による周波数比較回路は、基準周波数
と比較すべき周波数に応じてその抵抗値が設定さ
れ、負の等価抵抗を有する負性のスイツチドキヤ
パシタ回路および上記基準周波数に応じてその抵
抗値が設定され、正の等価抵抗を有する正性のス
イツチドキヤパシタ回路が設けられ、上記両スイ
ツチドキヤパシタ回路の各一端に直流バイアスが
供給されたときに両スイツチドキヤパシタ回路の
出力電流の合成値を積分して出力電圧を得る積分
回路が設けられ、上記負性のスイツチドキヤパシ
タ回路の一端には直流バイアスとして一定の直流
電圧が供給され、上記正性のスイツチドキヤパシ
タ回路の一端には直流バイアスとして上記積分回
路の出力電圧に応じた直流電圧が供給されてい
る。
〔発明の実施例〕
以下図面を参照してこの発明の実施例を説明す
る。第２図はこの発明の周波数比較回路の一実施
例に係る構成を示す回路図である。図において１
０はキヤパシタ１１と４個のスイツチ１２ないし
１５とを有し、その周波数を比較すべき一方の信
号たとえば発振回路からの発振信号SSの周波数S
に応じて抵抗値が設定されかつ負の等価抵抗を持
つスイツチドキヤパシタ回路である。上記スイツ
チドキヤパシタ回路１０において、キヤパシタ１
１の一端にはスイツチ１２および１３の各一端が
接続されており、さらにスイツチ１２の他端はア
ース点に接続されている。上記キヤパシタ１１の
他端にはスイツチ１４および１５の各一端が接続
されており、さらにスイツチ１４の他端はアース
点に接続されている。そして上記４個のスイツチ
１２ないし１５のうちそれぞれ２個ずつのスイツ
チ１２，１５および１３，１４が、信号SSに応じ
て交互にオン状態にされる。２０はキヤパシタ２
１と４個のスイツチ２２ないし２５とを有し、周
波数が一定した基準信号SCのその周波数Cに応じ
て抵抗値が設定されかつ正の等価抵抗を持つスイ
ツチドキヤパシタ回路である。このスイツチドキ
ヤパシタ回路２０において、キヤパシタ２１の一
端にはスイツチ２２および２３の各一端が接続さ
れており、さらにスイツチ２３の他端はアース点
に接続されている。上記キヤパシタ２１の他端に
はスイツチ２４および２５の各一端が接続されて
おり、さらにスイツチ２５の他端はアース点に接
続されている。そして上記４個のスイツチ２２な
いし２５のうちそれぞれ２個ずつのスイツチ２
２，２４および２３，２５が、信号SCに応じて交
互にオン状態にされる。
また、第２図において正極性の電源電圧VDD供
給点とアース点との間には２個の抵抗３１，３２
が直列接続されており、この両抵抗３１，３２の
直列接続点a1には上記一方のスイツチドキヤパシ
タ回路１０内のスイツチ１３の他端が接続さてい
る。さらにVDD供給点と後述する電圧V0の出力点
との間にも２個の抵抗３３，３４が直列接続され
ており、この両抵抗３３，３４の直列接続点a2に
は上記他方のスイツチドキヤパシタ回路２０内の
スイツチ２２の他端が接続されている。さらに上
記一方のスイツチドキヤパシタ回路１０内のスイ
ツチ１５の他端と他方のスイツチドキヤパシタ回
路２０内のスイツチ２４の他端とが共通接続さ
れ、この接続点ｂには積分回路３５の入力端が接
続されている。この積分回路３５は、反転入力端
子、非反転入力端子および出力端子を有する差動
増幅回路３６とキヤパシタ３７を備えており、キ
ヤパシタ３７は差動増幅回路３６の反転入力端子
と出力端子との間に接続され、差動増幅回路３６
の非反転入力端子はアース点に接続されている。
上記差動増幅回路３６は正極性の電源電圧VDDお
よびこの電圧VDDと絶対値が等しい負極性の電源
電圧VSSとの間の電圧で動作するようになつてお
り、前記アース点の電位は上記両電圧VDDとVSS
の中間電位たとえば0Vに設定されている。そし
てこの積分回路３５では差動増幅回路３６の反転
入力端子が上記入力端として用いられ、また出力
端子からは前記２つの周波数SとCのずれに比例
した電圧V0が出力されるようになつている。
このような構成において、一方のスイツチドキ
ヤパシタ回路（以下SC回路と略称する）１０の
一端すなわちスイツチ１３の他端が接続されてい
るa1点には、抵抗３１，３２の抵抗比と電圧VDD
に応じて値が決定される正極性の一定電圧V1が
供給されている。このSC回路１０の等価抵抗値
R1は、キヤパシタ１１の値をC1とすると次式で
示すように負の値となる。
R1＝−１／C1・S …(1) したがつて、このSC回路１０に流れる電流I1
の向きは第２図中左方向となる。他方のSC回路
２０の一端すなわちスイツチ２２の他端が接続さ
れているa2点には、抵抗３３，３４の抵抗比と電
圧VDDおよび積分回路３５の出力電圧V0とに応じ
て値が決定される正極性もしくは負極性の電圧
V2が供給されている。そしてまた、このSC回路
２０の等価抵抗値R2は、キヤパシタ２１の値を
C2とすると次式で示すように正の値となる。
R2＝１／C2・C …(2) したがつて、いま上記電圧V2が正極性にされ
ている場合に、このSC回路２０に流れる電流I2
の向きは第２図中右方向となる。そして積分回路
３５は上記電流I1とI2の合成電流を積分して電圧
V0を出力する。ここで仮に、一方のSC回路１０
内のキヤパシタ１１の値C1が他方のSC回路２０
内のキヤパシタ２１の値C2と等価に設定されて
おり、抵抗３１ないし３４の値がすべて等価に設
定されしかも電圧V1とV2とが等しい場合に、発
振信号SSの周波数Sと基準信号SCの周波数Cとが
一致すると、上記電流I1，I2の値は等しくその方
向が第２図中に示すように反対方向となる。すな
わちこの場合、電流I1とI2の合成電流は０とな
り、積分回路３５の出力電圧V0はアース電位
（0V）にされる。出力電圧V0がアース電位のと
き、上記a2点の電圧V2は、抵抗３３，３４の値
が等しいので（VDD−０）／２となり、他方a1点
の電圧V1も抵抗３１，３２の値が等しいので
（VDD−０）／２となり、電圧V1とV2とは等しい
ものとなる。したがつて、周波数SとCとが一致
した場合に積分回路３５の出力電圧V0はアース
電位のまま固定される。
一方、周波数Sが低下して、SがCよりも低く
なると、前記(1)式で与えられるSC回路１０の等
価抵抗値R1が以前よりも大きくなる。このSC回
路１０に供給されている電圧V1の値は一定であ
るために、上記等価抵抗値R1が大きくなると、
ここに流れる電流I1の値は以前よりも小さくな
る。すると、電流I1とI2の合成電流は正極性（積
分回路３５に入れ込む方向）となり、このときに
積分回路３５はこの電流を積分してこの電流値に
比例した負極性の電圧V0を出力する。このとき
の電圧V0は前記a2点の電圧V2を下降させるよう
に作用するので、SC回路２０に流れる電流I2の
値は以前よりも小さくなり、電流I1，I2が平衡し
た時点で積分回路３５の出力電圧V0の値が一定
にされる。
他方、周波数SとCが一致している状態から、
今度は周波数Sが上昇してSがCよりも高くなる
と、SC回路１０の等価抵抗値R1は以前よりも小
さくなる。したがつて、このSC回路１０に流れ
る電流I1の値は以前よりも大きくなる。すると、
電流I1とI2の合成電流は負極性（積分回路３５か
ら流れ出る方向）となり、このときに積分回路３
５はこの電流を積分してこの電流値に比例した正
極性の電圧V0を出力する。このときの電圧V0は
前記a2点の電圧V2を上昇させるように作用する
ので、SC回路２０に流れる電流I2の値は以前よ
りも大きくなり、電流I1，I2が平衡した時点で積
分回路３５の出力電圧V0の値が一定にされる。
第３図はC1＝C2とした場合の上記第２図回路
の特性図であり、横軸には発振信号SSの周波数S
を、縦軸には積分回路３５の出力電圧V0をそれ
ぞれとつたものである。図示するように、周波数
Sと出力電圧V0とは比例関係になるので、この
出力電圧V0から２つの周波数SとCのずれを調べ
ることができる。すなわち、出力電圧V0が０の
とき両周波数のずれはなく、V0が正極性のとき
はこの電圧分だけSがCよりも高い方にずれてお
り、またV0が負極性のときにはこの電圧分だけ
SがCよりも低い方にずれていることがわかる。
しかも２個のSC回路１０，２０における等価抵
抗値R1，R2は前記(1)，(2)式に示すように、C1，
C2の値がそれぞれ一定であれば周波数S，Cのみ
によつて決定され、キヤパシタC1，C2の値は抵
抗等に比べてはるかに高い精度で設定することが
できるので、各周波数S，Cは高精度で抵抗R1，
R2に変換される。このため、SC回路１０，２０
では周波数S，Cのずれを高精度に電流の形に変
換することができる。さらに積分回路３５はSC
回路１０，２０に流れる電流の合成値を積分する
ことによつて出力電圧V0を得るようにしている
ので、差動増幅回路３６自体のスルーレートやゲ
インにばらつきが存在していても、高精度で電流
−電圧変換を行なうことができる。
このようにこの実施例によれば、発振回路から
の発振信号SSの周波数Sと基準信号SCの周波数C
とを比較してそのずれを電圧の形で高精度に変換
することができる。このため、このずれに相当す
る電圧を用いて、周波数Sを基準周波数Cに高精
度に一致させることが可能である。
またこの実施例において、２個のSC回路１０，
２０内のキヤパシタ１１，２１の値C1，C2の設
定、抵抗３１ないし３４の値の設定を変えること
によつて、基準信号SCの見かけ上の周波数を実際
の値Cと異ならせることも可能である。たとえ
ば、C1＝2C2の関係を満たすようにキヤパシタ１
１，２１の値を設定すれば、第３図に対応する特
性直線の傾きは第３図の場合の２倍となり、S＝
１／２Cとなる点でV0＝０となる。この場合、Cを
２分周した周波数とSとのずれに対応した出力電
圧V0を得ることができる。また、抵抗３１と３
２の値を等しく設定した上で抵抗３３の値を３４
よりも大きく設定すれば、V0＝０のときにV1＞
V2となり、たとえば抵抗３３の値を３４の値の
３倍に設定すれば、V1＝VDD／２、V2＝（VDD−
V0）／４となり、第３図に対応する特性直線の
傾きは第３図の場合の２倍となり、C1＝2C2とし
たときと同じ効果が得られる。
上記実施例回路において、抵抗３１ないし３４
の値を20kΩ、C1，C2の値を100pF，VDD＝＋7V，
VSS＝−7Vに設定して、Cを2kHz，4kHz，8kHz
にそれぞれ設定して実験を行なつたところ、Sが
0.1C〜1.8C以下の範囲でV0は線型に変化した。
第４図および第５図はそれぞれ前記実施例回路
で用いられている２個のSC回路１０，２０それ
ぞれ具体的に示す回路図である。なお、第４図お
よび第５図において、前記第２図と対応する箇所
には同一符号を付して説明する。また前記信号
SS，SCとして実際には、第６図のタイミングチヤ
ートに示すように互いに位相が異なる２相の信号
SS1，SS2もしくはSC1，SC2が用いられる。
負の等価抵抗値を有する一方のSC回路１０内
のスイツチ１２ないし１５は第４図に示すよう
に、ＮチヤネルMOSFET４１ないし４４それぞ
れとＰチヤネルMOSFET４５ないし４８それぞ
れと並列接続してなるCMOSスイツチ５２ない
し５５で構成されている。そして上記Ｎチヤネル
MOSFET４１，４４のゲートには第６図中の信
号SS1が、ＰチヤネルMOSFET４５，４８のゲー
トにはCMOSインバータ４９を介して上記信号
SS1がそれぞれ供給され、上記Ｎチヤネル
MOSFET４２，４３のゲートには第６第中の信
号SS2が、ＰチヤネルMOSFET４６，４７のゲー
トにはCMOSインバータ５０を介して上記信号
SS2がそれぞれ供給されている。
このような構成において、いまCMOSスイツ
チ５３の他端に直流電圧V1を供給し、CMOSス
イツチ５５の他端にはアース電位を供給した状態
で各CMOSスイツチ５２ないし５５を信号SS1，
SS2に応じてスイツチ制御した場合について説明
する。いま、信号SS2が高いレベルのときには
CMOSスイツチ５３，５４がオン状態にされる。
このとき、キヤパシタ１１の他端（第４図のｃ
点）には−C1・V1の電荷が蓄積される。次に信
号SS1が高レベルのときにはCMOSスイツチ５２，
５５がオン状態にされる。このとき、上記ｃ点に
は予め蓄積されている負の電荷を打消すように、
アース点からCMOSスイツチ５５を介して正の
電荷＋C1・V1が供給される。このような動作が
１秒間当りS回繰り返されるので、ｃ点から
CMOSスイツチ５５を介してアース点に流れる
電流の向きを正とした場合にこのSC回路に流れ
る電流の値Ｉは次式で与えられる。
−Ｉ＝C1・V1・S …(3) このSC回路における等価抵抗Ｒの値は、供給
電圧V1を上記電流Ｉで割つたものであるので、
このＲは次式で与えられる。
Ｒ＝V1／−C1・V1・S＝−１／C1・S …(4) この(4)式の右辺は前記(1)式の右辺と同じであ
り、第４図のSC回路が周波数Sに応じた負の等
価抵抗を持つ回路であることがわかる。
正の等価抵抗値を有する他方のSC回路２０内
のスイツチ２２ないし２５は第５図に示すよう
に、ＮチヤネルMOSFET６１ないし６４それぞ
れとＰチヤネルMOSFET６５ないし６８それぞ
れとを並列接続してなるCMOSスイツチ７２な
いし７５で構成されている。そして上記Ｎチヤネ
ルMOSFET６１，６３のゲートには第６図中の
信号SC1が、ＰチヤネルMOSFET６５，６７のゲ
ートにはCMOSインバータ６９を介して上記信
号SC1がそれぞれ供給され、上記Ｎチヤネル
MOSFET６２，６４のゲートには第６図中の信
号SC2が、ＰチヤネルMOSFET６６，６８のゲー
トにはCMOSインバータ７０を介して上記信号
SC2がそれぞれ供給されている。
このように構成において、いまCMOSスイツ
チ７２の他端に直速電圧V2を供給し、CMOSス
イツチ７４の他端にはアース電位を供給した状態
で各CMOSスイツチ７２ないし７５を信号SC1，
SC2に応じてスイツチ制御した場合について説明
する。いま信号SC1が高レベルのときにはCMOS
スイツチ７２，７４がオン状態にされる。このと
き、キヤパシタ２１にはC2・V2なる電荷が蓄積
される。次に信号SC2が高レベルになると、今度
はCMOSスイツチ７３，７５がオン状態にされ、
いままでキヤパシタ２１に蓄えられていた電荷は
アース点に放出される。このような動作が１秒間
当りC回繰り返されるので、キヤパシタ２１の他
端（第５図のｄ点）からCMOSスイツチ７４を
介してアース点に流れる電流の向きを正とした場
合にこのSC回路に流れる電流の値Ｉは次式で与
えられる。
Ｉ＝C2・V2・C …(5) またこのSC回路における等価抵抗Ｒの値は、
供給電圧V2を上記電流Ｉで割つたものであるの
で、このＲは次式で与えられる。
Ｒ＝V2／C2・V2・C＝１／C2・C …(6) この(6)式の右辺は前記(2)式の右辺と同じであ
り、第５図のSC回路が周波数Cに応じた正の等
価抵抗を持つ回路であることがわかる。
第７図はこの発明の応用例の構成を示す回路図
である。この応用例回路は、前記第２図と同様に
構成された周波数比較回路１００の出力電圧V0
をインバータ２００に供給して、V0に応じて低
レベルもしくは高レベルに設定される論理信号
OUTを得るようにしたものである。
なお、この発明は上記実施例に限定されるもの
ではなく種々の変形が可能である。たとえば、上
記第２図の実施例では、負の等価抵抗を持つ一方
のSC回路１０を信号SSで制御し、正の等価抵抗
を持つ他方のSC回路２０を信号SCで制御する場
合について説明したが、これは互いに他方の信号
で制御するようにしてもよい。
〔発明の効果〕
以上説明したようにこの発明によれば、２つの
信号の周波数のずれを高精度に検出することがで
きる周波数比較回路が提供できる。
【図面の簡単な説明】
第１図は音声認識回路の一般的な構成を示す回
路図、第２図はこの発明に係る周波数比較回路の
一実施例の構成を示す回路図、第３図は第２図回
路の特性図、第４図および第５図はそれぞれ上記
第２図回路で用いられているスイツチドキヤパシ
タ回路を具体的に示す回路図、第６図は第４図お
よび第５図の回路で用いられる信号のタイミング
チヤート、第７図はこの発明の応用例の構成を示
す回路図である。 １０，２０…スイツチドキヤパシタ回路（SC
回路）、１１，２１…キヤパシタ、１２〜１５，
２２〜２５…スイツチ、３１〜３４…抵抗、３５
…積分回路、３６…差動増幅回路、５２〜５５，
７２〜７５…CMOSスイツチ。

Claims (1)

  1. 【特許請求の範囲】 １ 第１の信号の周波数に応じてその抵抗値が設
    定され、負の等価抵抗を有する第１の手段と、第
    ２の信号の周波数に応じてその抵抗値が設定さ
    れ、正の等価抵抗を有する第２の手段と、上記第
    １、第２の手段に直流バイアスが供給されたとき
    にこの第１、第２の手段の出力電流の合成値を積
    分して出力電圧を得る第３の手段と、上記第１、
    第２の手段の一方に一定の直流バイアスを供給し
    てこの手段に上記電流を流す第４の手段と、上記
    第１、第２の手段の他方に上記第３の手段の出力
    電圧に応じた直流バイアスを供給してこの手段に
    上記電流を流す第５の手段とを具備したことを特
    徴とする周波数比較回路。 ２ 前記第１、第２の手段が、キヤパシタと複数
    のスイツチを含むスイツチドキヤパシタ回路でそ
    れぞれ構成されている特許請求の範囲第１項に記
    載の周波数比較回路。 ３ 前記第３の手段が、差動増幅回路とこの差動
    増幅回路の入出力端子間に接続される積分用キヤ
    パシタとで構成されている特許請求の範囲第１項
    に記載の周波数比較回路。
JP21671283A 1983-11-17 1983-11-17 周波数比較回路 Granted JPS60109305A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP21671283A JPS60109305A (ja) 1983-11-17 1983-11-17 周波数比較回路
DE8787117485T DE3486061T2 (de) 1983-11-17 1984-11-14 Oszillator-schaltung.
EP84113778A EP0142171B1 (en) 1983-11-17 1984-11-14 Frequency comparing circuit
EP87117485A EP0308540B1 (en) 1983-11-17 1984-11-14 Oscillator circuit
DE8484113778T DE3474597D1 (en) 1983-11-17 1984-11-14 Frequency comparing circuit
US06/672,478 US4599580A (en) 1983-11-17 1984-11-16 Circuit for comparing two or more frequencies

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP21671283A JPS60109305A (ja) 1983-11-17 1983-11-17 周波数比較回路

Publications (2)

Publication Number Publication Date
JPS60109305A JPS60109305A (ja) 1985-06-14
JPH0122767B2 true JPH0122767B2 (ja) 1989-04-27

Family

ID=16692735

Family Applications (1)

Application Number Title Priority Date Filing Date
JP21671283A Granted JPS60109305A (ja) 1983-11-17 1983-11-17 周波数比較回路

Country Status (1)

Country Link
JP (1) JPS60109305A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01251808A (ja) * 1988-03-30 1989-10-06 Nec Corp 周波数弁別回路
JPH04114885U (ja) * 1991-03-27 1992-10-09 いすゞ自動車株式会社 リヤエンドパネル構造

Also Published As

Publication number Publication date
JPS60109305A (ja) 1985-06-14

Similar Documents

Publication Publication Date Title
JP3841428B2 (ja) 電荷移送装置
US20210270872A1 (en) Readout Circuit for Resistive and Capacitive Sensors
JPH02262714A (ja) デューティ制御回路装置
KR940704082A (ko) 스위칭 증폭기
JP5104936B2 (ja) 加速度および角速度検出装置
US5955903A (en) Folded ramp capacitance circuit with current source and comparator circuit
US20010020850A1 (en) Capacitance measurement circuit with digital output
US4307305A (en) Precision rectifier circuits
JPH0429246B2 (ja)
JPH08327677A (ja) 容量型センサ用検出回路および検出方法
JPH0122767B2 (ja)
GB2084835A (en) Multiplexed electrical signal processor
JPH0122768B2 (ja)
JPH06177671A (ja) 同相モード信号センサ
EP1173923B1 (en) Differential pair provided with degeneration means for degenerating a transconductance of the differential pair
EP0142171B1 (en) Frequency comparing circuit
JPS5817720A (ja) 信号検出回路
JPS62186607A (ja) 三角波発生装置
JPH04172004A (ja) 差動回路
JPH07297677A (ja) フィルタ回路
JPH0317251B2 (ja)
KR100228273B1 (ko) 캠코더용 모드 판별회로
JPS60109331A (ja) 発振回路
JPS6161286B2 (ja)
JPH03216560A (ja) ピーク検出回路