JPS5948798B2 - 化合物半導体基板結晶の処理方法 - Google Patents

化合物半導体基板結晶の処理方法

Info

Publication number
JPS5948798B2
JPS5948798B2 JP57106839A JP10683982A JPS5948798B2 JP S5948798 B2 JPS5948798 B2 JP S5948798B2 JP 57106839 A JP57106839 A JP 57106839A JP 10683982 A JP10683982 A JP 10683982A JP S5948798 B2 JPS5948798 B2 JP S5948798B2
Authority
JP
Japan
Prior art keywords
crystal
compound semiconductor
implanted
substrate
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP57106839A
Other languages
English (en)
Other versions
JPS58223700A (ja
Inventor
陽 三田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
Agency of Industrial Science and Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Agency of Industrial Science and Technology filed Critical Agency of Industrial Science and Technology
Priority to JP57106839A priority Critical patent/JPS5948798B2/ja
Publication of JPS58223700A publication Critical patent/JPS58223700A/ja
Publication of JPS5948798B2 publication Critical patent/JPS5948798B2/ja
Expired legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2654Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds
    • H01L21/26546Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds of electrically active species

Landscapes

  • Physics & Mathematics (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Description

【発明の詳細な説明】 この発明は電子デバイスの大規模集積回路の形成に好適
な化合物半導体基板結晶の処理方法に関する。
近年高速でしかも大規模に集積化された電子回路を作成
する要請が高まり、これに伴つてガリウム砒素などの高
い移動度を持つ■−V族化合物基板結晶上に多数の均一
一 ・な特性を有する電界効果型トランジスタ(FE
T)を形成する方法に関心が寄せられている。
現在広く採用されているFETを形成する方法は半絶縁
性のガリウム砒素基板結晶表面よりシリコン原子等をイ
オン化した上高速度で注入し、しかるのち加熱アニール
処理を行う方法が採られている。
このとき使用される基板結晶は電子デバイス相互間の絶
縁性を保証するため固有抵抗を有するものでなければな
らない。現在このような高抵抗を有する化合物半導体結
晶としてはクロムを混入したガリウム砒素が通常用いら
れているが、クロム原子はアニール処理の際結晶内を移
動し易い性質を有しているため、デバイス形成工程中に
おいて、しばしばクロム原子の移動による分布変化のた
めの結晶特性の変化が生じる欠点があつた。
上述の如き欠点を除去するため、高純度ガリウム砒素単
結晶はその大部分が半絶縁性であることに着目し、最近
B。
03融液中でガリウム砒素単結晶を引き上げる液体封止
引上げ法(LEC法)が開発された。
しかしこの方法ではクロムの有する欠点は除かれる反面
、ストイキオメトリイのゆらぎなどの複雑な原因によつ
て結晶内に往々にして電導度のゆらぎが生じ、そのため
低抵抗部分が生じて均質で高抵抗の基板結晶を再現性よ
く製造することは困難であつた。この発明の目的はFE
T等の電子デバイスの大規模集積回路の各電子デバイス
間が互に絶縁され、好適に形成することのできる化合物
半導体結晶基板を得るための結晶基板処理方法を提供す
る。
このため、この発明においては■−V族化合物半導体の
活性層を形成すべき結晶表面より炭素原子をイオンの形
で予じめ注入する。その結果、イオン注入部分附近の固
有抵抗値が向上し、抵抗分布はより均質となる。部分的
に半絶縁性の結晶においても、炭素イオンの注入により
低抵抗部分の抵抗値が高くなり、全体が均質の半絶縁性
結晶となる。さらに高濃度の炭素イオンの注入を行うと
、注入領域はp型電導を示すこともあるが、この場合も
形成されるデバイス間の絶縁は有効に保持される。この
ように大規模集積回路に用い得るように基板結晶の抵抗
値を向上、且つ均質とした後、周知の方法によりシリコ
ン、硫黄、セレン原子等を処理領域へ注入して電子デバ
イスを形成するので、各電子デバイス間は有効に絶縁が
保持される。この発明の対象となる基板結晶はガリウム
砒素、インジウム燐、ガリウム燐、ガリウムアンチモン
等の−V族化合物半導体結晶或はそれらの混晶であつて
、全面が必ずしも均質の半絶縁性でない基板結晶であつ
ても良く、しかし、固有抵抗は105Ω・儂以上のもの
が好ましい。上記の基板結晶の活性層となる部分の表面
より炭素原子をイオンの形でチヤネリングが生じない角
度で加速エネルギーを用いて注人する。
注入すべき炭素原子の表面密度は半導体結晶の種類、抵
抗値、抵抗分布等を考慮の上決定すべきであるが、通常
の107Ω・礪程度の部分的な低抵抗領域を有する結晶
の場合は注入エネルギー200KeVのとき1010C
TrL−2程度を必要とする。基板結晶の固有抵抗値が
105Ω・礪程度と比較的低い場合は電子濃度を低減せ
しめるため1012CTn−2の如く炭素原子の注人量
を増加させると絶縁性が向上する。更にn型の基板結晶
の場合、高濃度の炭素原子を注人すると、炭素原子の注
入部分はp型電導を示す場合もある。このように注入す
る炭素原子を多くすると、効果が確実となるが、余りに
も過剰に注人すると結晶中の電子移動度が低減する傾向
を示す。炭素原子はガリウム砒素結晶中において両性ド
ーパントとして作用し、ドナー及びアクセプタとして働
くことが知られているが、n型電導を示す−族化合物半
導体結晶に対しては特にアクセプタを形成し易い傾向を
示し、結晶の電気的特性を均一化せしめ得ることが実験
の結果確認された。
上述の如く、シリコン等の電子デバイスを形成する原子
の注人に先立つて−族化合物半導体またはその混晶の活
性層となる基板結晶表面の炭素原子をイオンの形で注人
すると、注人部分の固有抵抗値が向上し、部分的に半絶
縁性の半導体結晶についても固有抵抗値が高くなり、し
かもその分布が均質となる。次いでこのように処理した
結晶基板に公知の方法にて所定の位置にシリコン、硫黄
、セレンなどのデバイスを形成するための原子を高濃度
で注入し、加熱によるアニール処理を施すことにより注
人された原子がドナー或はアクセブタとして活性化され
、FETlパイポーラトランジスタ等の電子デバイスが
形成されるが、高集積状態を形成するように注人しても
それぞれのデバイスは絶縁、分離されて形成することが
可能となる。
このように、これまで大規模集積回路の形成に不向きで
あつた比較的抵抗値の低い基板結晶或は部分的に半絶縁
性の基板結晶について本発明を適用することにより絶縁
性が向上、改善され、均質となつて、大規模集積回路の
基板結晶として使用することができ、従来のクロム原子
を含有する基板結晶と比較してクロム原子の再分布によ
つて生じる問題を回避し得るのみならず絶縁性が向上し
、且つ均質となりしかも炭素を注入しても活性層の電子
の移動度は殆ど影響されない。
また、炭素原子は他のアクセプタ原子、例えばベリリウ
ム、マグネシウム、亜鉛のように基板結晶へ注人後、ア
ニール処理間に移動する傾向を示さず、殆ど動かない性
質を有しているため、これらの原子において見られる注
入後の分布の乱れが生ぜず、はるかに有利である。次に
本発明を実施例により説明する。
固有抵抗値が106Ω・儂のn型のガリウム砒素結晶の
表面より表面に対して7度の角度で200KeVのエネ
ルギーで1011cm−2の表面密度で炭素原子をイオ
ン化した上、注入した。
しかる後、100KeVのエネルギーで1012C!I
L−2の表面密度でシリコン原子を注人した。このよう
にイオン注人を行つたガリウム砒素結晶は表面をSl3
N4で被覆保護した後、800℃で20分間窒素雰囲気
中で加熱してアニール処理を行つた。炭素原子及びシリ
コン原子の注入状態を測定した結果、第1図のグラフに
示す。グラフにおいて、縦軸は注入原子濃度を示し、横
軸は結晶表面よりの距離を示し、炭素原子は表面より深
さ約0.4μmをピークに注入されており(曲線部分1
)、シリコン原子は表面より約0.1μmの深さをピー
クに注入されていた(曲線部分2)。更にこの結晶の正
負のキヤリヤの濃度を深さの関数として示すと第2図の
如くであつて、グラフ中、縦軸はキヤリア濃度を、横軸
は結晶表面よりの距離を示し、表面付近はシリコン原子
のため高いn型電導を示し(曲線部分3)、0.2μm
より0.8μm付近の深さまでは炭素原子の大部分がア
クセプタとして働くため微弱なp型電導を示し(曲線部
分4)、0.8μmより深い部分では微弱なn型電導を
示した(曲線部分5)。
上記のグラフより活性層相互間或は活性層と基板結晶の
間に充分な絶縁が行われたことが判る。即ち、上述のよ
うにして炭素イオンを表面より注人したガリウム砒素結
晶は、第3図に示すように、表面よりほぼ0.8μmの
深さに亘つて109Ω・礪以上の比抵抗を有するp型半
絶縁性基板結晶21となり、基板表面に電子デバイスを
形成するための原子の注入により形成された多数の活性
層22間を良好に絶縁することになる。
【図面の簡単な説明】
第1図は本発明の方法によりガリウム砒素結晶に炭素原
子とシリコン原子を注人したときの原子の分布図、第2
図はガリウム砒素結晶に炭素原子とシリコン原子を注入
したときの正負キヤリアの分布図、第3図は本発明で処
理したガリウム砒素結晶表面に活性層を形成した状態を
示す説明図で、図中、21は基板結晶、22は活性層を
示す。

Claims (1)

  1. 【特許請求の範囲】 1 III−V族化合物半導体基板結晶に結晶表面より高
    速で10^1^0cm^−^2以上の表面濃度の炭素原
    子を注入することを特徴とする化合物半導体基板結晶の
    処理方法。 2 III−V族化合物半導体はガリウム砒素である特許
    請求の範囲第1項記載の化合物半導体基板結晶の処理方
    法。
JP57106839A 1982-06-23 1982-06-23 化合物半導体基板結晶の処理方法 Expired JPS5948798B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP57106839A JPS5948798B2 (ja) 1982-06-23 1982-06-23 化合物半導体基板結晶の処理方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57106839A JPS5948798B2 (ja) 1982-06-23 1982-06-23 化合物半導体基板結晶の処理方法

Publications (2)

Publication Number Publication Date
JPS58223700A JPS58223700A (ja) 1983-12-26
JPS5948798B2 true JPS5948798B2 (ja) 1984-11-28

Family

ID=14443859

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57106839A Expired JPS5948798B2 (ja) 1982-06-23 1982-06-23 化合物半導体基板結晶の処理方法

Country Status (1)

Country Link
JP (1) JPS5948798B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01232770A (ja) * 1988-03-14 1989-09-18 Toshiba Corp 半導体装置

Also Published As

Publication number Publication date
JPS58223700A (ja) 1983-12-26

Similar Documents

Publication Publication Date Title
KR101137155B1 (ko) 리트로그레이드 탄소 프로파일을 가지는 저결함 si:c 층
US6037640A (en) Ultra-shallow semiconductor junction formation
US3533857A (en) Method of restoring crystals damaged by irradiation
JPH0727965B2 (ja) 埋込みSiO▲下2▼層を含む装置の製造方法
US4753895A (en) Method of forming low leakage CMOS device on insulating substrate
KR910007081A (ko) 반도체 장치 제조 공정
US4816893A (en) Low leakage CMOS/insulator substrate devices and method of forming the same
US3607449A (en) Method of forming a junction by ion implantation
US4383869A (en) Method for enhancing electron mobility in GaAs
JPH07101677B2 (ja) 半導体装置の製造方法
US4889819A (en) Method for fabricating shallow junctions by preamorphizing with dopant of same conductivity as substrate
JPS6362227A (ja) P型ド−パントの特性のその他のp型ド−パントでの修正
US4472206A (en) Method of activating implanted impurities in broad area compound semiconductors by short time contact annealing
CA1044577A (en) Process for epitaxially growing silicon thin layers
JPS5948798B2 (ja) 化合物半導体基板結晶の処理方法
JPH0334649B2 (ja)
JPH0689870A (ja) 半導体素子の製造方法
JPH05226343A (ja) 化合物半導体中の酸素のゲッタリング
JP3459050B2 (ja) Mosトランジスタの製造方法
JPH06151348A (ja) 半導体装置の製造方法
KR19990029555A (ko) Soi기판의 제조방법
JPH0226781B2 (ja)
Woodhouse et al. Electrical characterization of Zn+ and P+ co-implanted InP: Fe
JPH0689869A (ja) 半導体素子の製造方法
JPH0533527B2 (ja)