KR101137155B1 - 리트로그레이드 탄소 프로파일을 가지는 저결함 ｓｉ：ｃ 층 - Google Patents

리트로그레이드 탄소 프로파일을 가지는 저결함 ｓｉ：ｃ 층 Download PDF

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Abstract

탄소-치환 단결정 실리콘층의 형성은 특히 높은 탄소 농도에서 많은 수의 결함을 생성하는 경향이 있다. 본 발명은 실리콘의 탄소의 높은 농도에서도 낮은 결함을 가지는 탄소-치환 단결정 실리콘층을 제공하기 위한 구조 및 방법을 제공한다. 본 발명에 따르면, 탄소 주입에서의 능동 리트로그레이드 프로파일은 고상 에피택시 이후에 획득되는 탄소-치환 단결정 실리콘층의 결함 밀도를 감소시킨다. 이는 압축 응력 및 낮은 결함 밀도를 가지는 반도체 구조의 형성을 가능하게 한다. 반도체 트랜지스터에 적용될 때 본 발명은 채널에 존재하는 인장 응력을 통해 향상된 전자 이동도를 가지는 N타입 전계 효과 트랜지스터를 가능하게 한다.
탄소-치환 단결정 실리콘층, 리트로그레이드 프로파일, 고상 에피택시

Description

리트로그레이드 탄소 프로파일을 가지는 저결함 ＳＩ：Ｃ 층{LOW DEFECT SI:C LAYER WITH RETROGRADE CARBON PROFILE}
본 발명은 반도체 구조 및 제조 방법에 관한 것으로, 보다 구체적으로는 Si:C(carbon-substituted single crystal silicon layer) 및 이와 같은 Si:C 를 활용하는 MOSFET(metal-oxide semiconductor field effect transistor)에 관한 것이다.
캐리어 이동도(carrier mobility)의 조절을 통한 반도체 장치 성능 향상을 위한 다양한 기술이 반도체 산업 분야에서 연구되어 왔다. 이와 같은 기술 분야의 중요한 요소 중 하나는 트랜지스터 장치의 채널에 있어서 응력(stress)의 조절이다. 이와 같은 방법의 일부는 채널의 실리콘 물질의 격자 상수(lattice constant)의 변경을 위해서 실리콘 기판 내의 탄소-치환 단결정 실리콘(carbon-substituted single crystal silicon; Si:C)층을 활용한다. 실리콘과 탄소는 모두 동일한 외각 전자 껍질(electronic outer shell)을 가지고, 동일한 결정 구조, 즉 "다이아몬드 구조"를 가지며, 이들의 상온 격자 상수(room temperature lattice constants)는 각각 0.5431nm와 0.357nm로 상이하다. 단결정 실리콘의 실리콘 원자의 일부를 탄소 원자로 치환하여서, 순수한 실리콘의 격자 상수보다 더 작은 격자 상수를 가지 는 단결정 구조를 획득할 수 있다.
인접한 반도체 구조의 응력의 양을 증가시키기 위해서, 탄소 함량을 증가시키는 것이 필요하다. 다시 말하면, Si:C 층의 더 높은 탄소 함량은, 인접한 구조의 더 높은 응력을 야기한다. 실리콘 기판의 제작 과정 동안 실리콘 기판에 탄소를 합입시키는 것은 실리콘의 녹는점에서의 탄소의 낮은 평형 용해도(equilibrium solubility)(3.5X1017/cm3 또는 7ppm의 원자 농도(atomic concentration))로 인해서 매우 힘들다. 실제로, 탄소는 실리콘 잉곳(silicon ingot)의 성장 동안 실리콘 기판에 합입될 수 없다. 그러나, Strane 등의 "Carbon incorporation into Si at high concentrations by ion implantation and solid phase epitaxy" (Journal of Applied Physics 79 (2), 1996년 1월, pp. 637-646)에 따르면 벌크 실리콘 웨이퍼의 탄소 주입 실리콘층의 고상 에피택시(solid phase epitaxy)의 과정 동안 7.0x1020/cm3(1.4% 원자 농도)에 달하는 더 높은 준안정 용해도(metastable solubility)가 관찰되었다. Strane에 개시된 실험에서, 실리콘 기판은 실리콘 주입으로 첫번째로 비결정화되고 그 다음에 탄소 원자가 주입된다. 고상 에피택시의 수행에 의해서, 탄소-치환 단결정 실리콘층은 탄소 주입 실리콘층으로부터 재성장된다. Strane 등은 또한 고상 에피택시 이후에 탄소 원자를 치환 위치(substitutional site)에 채워 Si:C 층을 형성한다는 것을 알아내었다. 그러나, 실리콘 비결정화 주입으로 인해서 EOR 결함(end-of-range defect)에 대응하는 결함의 밴드의 존재가 또한 관찰된다. 더 나아가, 1.9%의 높은 탄소 농도에서, 높은 레벨의 결정 결함(crystalline defects)이 Si:C 층에서 관찰된다.
CMOS 트랜지스터의 성능 향상의 잠재적인 이점으로 인해서, 낮은 결함 밀도의 Si:C 층을 획득하는 것이 힘듬에도 불구하고 고상 에피택시에 의한 Si:C 층의 형성이 연구되어 왔다. 높은 레벨의 응력을 생성하는 유리한 속성으로 인해서 0.1%와 5% 사이, 바람직하게는 0.5%와 2.0% 사이의 높은 탄소 농도를 가지는 Si:C 층의 형성이 추진되어 왔다. Si:C 층의 더 높은 탄소 농도가 생성되는 Si:C 층의 더 높은 결함 밀도를 야기하는 것으로 발견되었다. 그러나, 결함이 트랜지스터의 오프-전류(off-current)에 대한 누설 경로로서 제공되기 때문에 높은 레벨의 결정 결함 밀도는 CMOS 트랜지스터에 불리하다. 스트레인드 단결정층(strained single crystal layer)의 결함은 또한 응력 경감을 야기하며 응력 엔지니어링에 의한 이동도 이득에 해로운 영향을 야기한다.
CMSO 트랜지스터는 기판으로서 완화된 Si:C 층을 사용하고 이의 상부에 에피택셜 실리콘(epitaxial silicon)을 성장시킴으로써 얻어진 탄소-치환 단결정 실리콘층 상에 구축될 수 있다. 실리콘의 격자 상수보다 더 낮은 격자 상수를 가지는 Si:C 층을 획득하는 방법 중 하나는 결정 결함의 생성을 위한 한계 두께를 초과하는 두께를 가지는 두꺼운 Si:C 층을 성장시키는 것이다. 대안적인 방법은 매설된 산화물층 상부의 전체 Si:C 층이 실리콘의 격자 상수보다 작은 격자 상수를 가지도록 SOI(silicon-on-insulator) 기판 상에 Si:C 층을 성장시키는 것이다. 실리콘 물질의 격자 상수가 아래의 완화된 Si:C 층의 격자 상수와 매칭되도록 실리콘은 완화된 Si:C 층 상에서 에피택셜하게 성장될 수 있다. 이와 같은 경우에, 에피택셜 하게 성장한 실리콘은 에피택셜 성장의 평면에서 2축성 압축 응력(biaxial compressive stress) 하에 있는다. 이와 같은 기판에 구축된 NFET(N-type field effect transistor)은 전자 이동도를 향상시키고 결과적으로 온-전류(on-current)를 증가시킨다.
대안적으로, CMOS 트랜지스터는 실리콘 기판 상에 구축된 전계 효과 트랜지스터(field effect transistor)의 소스와 드레인 영역에 Si:C 층을 매설하여 구축될 수 있다. 소스와 드레인에 매설된 Si:C 층의 존재는 캐리어의 이동 방향에 따르는 채널 영역의 단일축성 인장 응력(uniaxial tensile stress)을 생성한다. 이와 같은 응력은 트랜지스터의 전자의 이동도를 향상시킨다. 결과적으로, 이와 같은 기판에 구축된 NFET(N-channel field effect transistor)은 이동도를 향상시키고 결과적으로 온-전류를 향상시킨다.
따라서, 낮은 결함, 높은 탄소 농도 Si:C 층을 제조하기 위한 반도체 구조 및 방법에 대한 필요성이 있다.
낮은 결함, 높은 탄소 농도의 Si:C 층을 전계 효과 트랜지스터에 에피택셜하게 국지적으로 포함시키기 위한 반조체 구조 및 방법에 대한 필요성이 있다.
상기에 개시된 요구를 처리하기 위해서, 본 발명은 실리콘 기판의 표면 근방의 탄소 농도 프로파일(carbon concentration profile)을 리트로그레이딩(retrograding)하여서 약 0.2%에서 약 5.0% 원자 농도의 높은 벌크 탄소 농도뿐만 아니라 약 1.0x109/cm2보다 작은 결함 밀도를 가지는 에피택셜 Si:C 층을 제공한다. 또한, 본 발명은 CMOS 트랜지스터의 소스와 드레인 영역 내에 매설된 높은 벌크 탄소 농도와 낮은 결함 밀도를 가지는 매설된 에피택셜 Si:C 층을 제공한다. 이와 같은 에피택셜 Si:C 층이 NEFT의 소스와 드레인 내에 매설될 때, NFET 채널에 생성되는 단일축성 인장 응력은 전자 이동도를 향상시켜서 이동도가 향상된 NFET을 가능하게 한다.
선행 기술에서 탄소 농도의 수직 프로파일에 탄소 농도의 일부 리트로그레이딩이 관찰될 수 있지만, 리트로그레이딩의 정도는 심각하지 않고 경미하며 이온 주입을 위해서 사용되는 도구의 한계의 결과로서 당연히 발생한다. 대부분의 이온 주입이, 통상적으로 약 2keV에서 100keV의 범위 내의 미리 설정된 주입 에너지로 수행되기 때문에 선행 기술에서의 "탄소 농도의 우발적인" 또는 "수동적인" 약한 리트로그레이딩(retrograding)은 주로 탄소 주입의 불균일성으로부터 야기된다. 각 이온 주입 에너지 설정은 주입된 이온의 "깊이 프로파일(depth profile)"의 피크를 생성한다. 주입된 종(species)의 농도의 수직 변동을 최소화하기 위해서, 상이한 에너지를 사용하는 동일한 종의 복수의 주입이 종종 사용된다. 이와 같은 경우에도, 주입된 종의 농도의 수직 프로파일에서의 일정 정도의 리트로그레이딩이 존재하는 것은 이온 주입 장치가 제로 에너지로 이온을 주입할 수 없기 때문에 피할 수 없다. 이온 주입 프로파일에 대한 일반적인 설명은 S. Wolf와 R.N. Tauber의 "Silicon Processing for the VLSI Era, Vol. 1 - Process Technnology," (1986) pp. 280-308에서 발견할 수 있다.
우발적인 또는 장비-제한적인(machine-limited) 리트로그레이딩과는 대조적으로, 본 발명은 감소된 결함 밀도를 가지는 Si:C 층의 제조를 위해서 탄소 농도의 수직 프로파일에서의 "능동적인" 리트로그레이드 프로파일을 제시한다. 통상적으로, 이온 주입을 통해 실리콘 기판의 표면 아래에 형성된 Si:C 층은 원하는 탄소 농도 레벨을 가진다. 상기 레벨은 응력 엔지니어링의 목적으로 약 0.2%에서 약 5.0% 원자 농도이고, 통상적으로는 약 0.5%에서 약 2.0% 원자 농도이다. 선행 기술의 접근법은, 실리콘 표면 근방에서 자연적으로 발생하는 리트로그레이딩 및 주입되는 영역보다 더 깊은 쪽에서의 테일(tail)들(탄소 농도가 깊이에 따라서 지수적으로 감소함)을 제외하고는, 농도를 Si:C 층 내에서 가능한 깊이에 따라 일정하게 유지하는 것이었다. 왜냐하면 Si:C 층의 목적이 높은 탄소 농도를 제공하는 것이기 때문이다. 표면 근방의 볼륨(volume)을 포함한 모든 곳에서 탄소 농도를 감소시키는 것은 포함되는 탄소의 주입량을 감소시킨다. 그러나, 본 발명에 따르면 탄소 농도의 수직 프로파일의 "능동" 리트로그레이드 프로파일은 표면에서의 탄소 농도가 Si:C 층의 벌크에서의 탄소 농도의 25%를 넘지 못하도록 표면에서의 탄소 농도를 억제한다. 이는 표면 근방의 탄소의 실질적인 양을 전달하는 탄소 주입의 일부를 제거함(즉, 탄소 주입에서 낮은 에너지 설정을 제거함)에 의해서 수행된다. 바람직하게는, 표면에서의 탄소의 농도는 Si:C 층의 벌크에서의 농도의 15%를 초과하지 않는다. 가장 바람직하게는, 표면에서의 탄소 농도는 약 1.0x1020/cm3 또는 0.2% 원자 농도보다 작다.
벌크에서의 농도에 비해 표면 근방의 탄소 농도를 상당히 감소시키는 것은 매우 단순한 개념이고, 이와 같은 일반적인 개념을 적용함으로써 본 발명에서 특정한 범위 밖에서도 여전히 결정 결함 밀도의 감소라는 관점에서 어느 정도의 이점을 얻을 수 있지만, 본 발명의 명확한 기술과 본 발명의 모든 이점을 살리는 실시를 가능하도록 하기 위하여 "벌크에서"와 "표면 근방"의 탄소 농도를 결정하는 방법에 대해 본 명세서에서 명확한 기준이 설정된다. 또한 탄소 프로파일의 리트로그레이드의 정도와 생성되는 Si:C 층의 결함 농도의 레벨은 또한 본 발명을 개시하고 정의하기 위해서 정량화된다.
본 발명의 개시를 위해서, 실리콘 기판의 상부층 내의 탄소 주입된 실리콘 기판의 부분을 가정한다. 이와 같은 구조 상에 실리콘을 에피택셜하게 증착함으로써, 스트레인드 실리콘층이 형성될 수 있고 본 명서세에서 기술되는 구조가 전술한 장치의 이점을 실현하기 위한 더 큰 구조의 일부가 될 수 있다는 것은 자명하다. 대안적으로, 상기 실리콘 기판의 부분이 트랜지스터 구조에 에피택셜하게 삽입되면, 인접한 실리콘 물질은 격자 파라미터의 차이로 인해서 응력을 받게 된다.
미량의 탄소가 대부분의 반도체 기판에 존재하여 이론적으로, 탄소의 용해도 한계인 7ppm 또는 3.5x1017/cm3의 탄소가 실리콘 잉곳 성장 동안 합입될 수 있다. 이보다 큰 임의의 탄소 농도는 탄소 주입 또는 확산 등을 통해 기판에 도입되어야 한다. 이와 같은 이유로, 실리콘 기판의 상부 표면으로부터 측정된, 탄소 농도가 3.5x1017/cm3가 되는 곳의 실리콘 물질의 깊이는, 이와 같은 깊이가 존재한다면, 탄소 주입 실리콘층의 두께로서 정의된다. 탄소의 농도는 어떤 깊이 아래에서는 지수적으로 감소하기 때문에, 탄수 주입 실리콘층의 두께는 벌크 실리콘 기판에서의 명확히 정의된 치수(well defined dimension)이다.
탄소가 주입된 실리콘층 바로 아래에, SOI(silicon-on-insulator) 기판에 매설된 산화물층과 같은 비-반도체층이 있는 다른 반도체 기판에서, 탄소 농도가 3.5x1017/cm3이 될 수 있는 실리콘 물질의 깊이는 실리콘층에 존재하거나 또는 존재하지 않을 수 있다. 다시 말하면 이와 같은 구조에서는, 주입된 탄소 원자의 투영된 범위(projected range)가 비-반도체층 위의 실리콘의 두께를 초과할 수 있다. 주입된 탄소 원자의 투영된 범위가 비-반도체 상의 실리콘층의 두께를 초과하면, 실리콘층 자체의 두께가 탄소 주입 실리콘층의 두께가 된다. 이와 같은 경우에, 벌크 실리콘 기판의 모든 탄소 주입 실리콘층에서 존재하는 깊이에 따른 탄소 농도의 지수적인 감소는 탄소 농도의 수직 프로파일에서 전혀 나타나지 않거나 오직 일부만이 나타난다.
본 발명의 개시를 위해서, 탄소 주입 실리콘층의 제1 볼륨은 탄소 주입 실리콘층의 상부 표면까지의 거리가 탄소 주입 실리콘층 자체의 두께의 2%보다 작게 되는, 탄소주입 실리콘 층의 부분을 나타낸다. 본 발명에 따르면 "표면 탄소 농도"는 탄소 주입 실리콘층의 제1 볼륨 내의 평균 탄소의 농도를 나타낸다. 탄소 주입 실리콘층의 제2 볼륨은 탄소 주입 실리콘층의 상부 표면과의 거리가 탄소 주입 실리콘층 자체의 두께의 30%에서 60% 사이인 탄소 주입 실리콘층의 일부를 나타낸다. 탄소 주입 이후에 거의 모든 탄소 농도 프로파일에서 피크 탄소 농도 또는 플래토 레벨 탄소 농도(plateau level carbor concentration)가 탄소 주입 실리콘층의 중간 정도에서 발견되기 때문에, 제2 볼륨의 평균 탄소 농도는 탄소 주입 실리콘층의 탄소의 전체 양의 좋은 지표의 역할을 하며, 탄소 주입 실리콘층의 탄소 농도의 전체적인 레벨을 나타낸다. 본 발명에 따르는 "벌크 탄소 농도"는 탄소 주입 실리콘층의 제2 볼륨 내의 평균 탄소 농도를 나타낸다.
Si:C 층의 품질에 대한 중요한 측정 기준(metric)은 결정 구조의 결함 밀도이다. 일반적으로, 결정 구조의 높은 결함 밀도는 트랜지스터의 오프-스테이지(off-stage) 동안 전류의 누설 경로를 유발하며, 이는 칩의 전력 소모를 증가시킨다. 또한, 이는 층 내부 및 주위의 응력을 감소시키는 응력 완화 메카니즘을 제공할뿐만 아니라 캐리어 이동도를 감소시키는 캐리어에 대한 산란 중심(scattering center)으로서 작용한다. 따라서, 고성능 반도체 회로를 제조하기 위해서 Si:C 층의 결함 밀도를 제한하는 것이 필요하다. 약 1.0x109/cm2보다 작은 결함 밀도는 통상적으로 고성능 반도체 회로를 제조하는데 있어서 허용되는 것으로 여겨진다. 이와 같은 Si:C 층의 낮은 결함 밀도는 선행 기술에 따르면 최대 약 1.0x1020/cm3의 탄소 농도에서 고상 에피택시에 의해서 성장한 Si:C 층에서만 관찰된다. 본 발명의 기술의 목적상, 약 1.0x109/cm2보다 작은 결함 밀도를 가지는 Si:C 층이, 선행 기술을 통해 얻어질 수 있는 상대적으로 높은 탄소 농도를 가지는 저품질 Si:C 층과 이와 유사하게 높은 벌크 탄소 농도에서 본 발명을 통해 얻어질 수 있는 고품질 Si:C 층을 차별화하기 위한 경계로서 사용된다.
본 발명을 따르는 연구과정 동안, 2% 또는 그 보다 높은 탄소 농도를 가지는 Si:C 층은 탄소 주입 및 고상 에피택시를 포함하는 선행 기술 방법의 사용을 통해 성공적으로 제조되었다. 그러나, 이렇게 제조된 Si:C 층의 상부 표면에서는 전위(dislocation), 적층 오류(stacking faults) 및 마이크로트윈스(microtwins)를 포함하는 많은 수의 결함이 존재하는 것이 관찰되었다. 더 높은 탄소 농도는 더 높은 결함 밀도를 야기했었다. 이와 같은 결함의 존재는 상기에 개시된 메커니즘을 통해 트랜지스터 성능을 저하시킨다.
고상 에피택시 동안의 결함의 형성에 관한 종래의 이론은 성장 전면(growth front)에서의 결함 핵의 생성(defect nucleation)을 가정했다. 고상 에피택시의 개시시의 초기 성장면은 하지의 결정 실리콘과 비결정화 주입에 의해서 형성된 비결정화 물질 사이의 경계면이다. 일단 결함의 핵이 형성시, 고상 에피택시 동안 성장 표면이 이동함에 따라 이들은 성장 표면과 함께 상부 표면 방향으로 연장된다. 본 이론이 시사하는 것은 결함이 예비 비결정화 주입(preamorphization implant)의 EOR(end-of-range) 근방에서 응집된다는 것이다. 또한 이 이론에 따르면, 예비 결정화 주입의 EOR이 매설된 산화물층 내에 있도록 SOI 기판 내로 탄소 주입을 행함으로써 대부분의 결함을 제거할 수 있다.
그러나, 본 발명에 따르는 연구는 예비 비결정화 주입 이후의 EOR 깊이가 매설된 산화물층에 있는 SOI 기판 내로의 탄소 주입이 높은 탄소 농도 필름의 대부분의 결함을 제거하지 않는다는 것을 보여준다. 오히려, 모든 높은 탄소 농도 Si:C 층에서 높은 밀도의 표면 근방의 결함이 관찰되었다.
이와 같은 실험으로부터, 벌크 탄소 농도가 아닌 표면 탄소 농도가 Si:C 층의 결함의 밀도를 결정한다고 결론지을 수 있다. 탄소 농도의 능동 리트로그레이드 프로파일을 생성함으로써, 약 1% ~ 3% 원자 농도의 벌크 탄소 농도에 대해 약 1.0x109/cm2보다 작은 결함 밀도를 가지는 Si:C 층이 안정적으로 생산된다. 이와 같은 높은 벌크 탄소 농도 및 낮은 결함 밀도를 가지는 Si:C 층의 제조는 종래 기술에서 불가능하였다.
따라서, 본 발명의 제1 실시예에 따르면, 능동 리트로그레이드 프로파일에 의한 탄소 주입과 뒤이은 고상 에피택시를 통한 Si:C 층 내의 탄소 주입 실리콘층의 재성장에 의해서 반도체 기판 내에 Si:C 층이 형성된다. 능동 리트로그레이드 프로파일은 벌크 탄소 농도의 25%와 같거나 또는 그보다 작은 표면 탄소 농도를 가진다. 바람직하게는, 능동 리트로그레이드 프로파일은 벌크 탄소 농도의 15%와 같거나 또는 그보다 작은 표면 탄소 농도를 가진다. 가장 바람직하게는, 능동 리트로그레이드 프로파일은 1.0x1020/cm3 또는 약 0.2% 원자 농도와 같거나 또는 그보다 작은 표면 탄소 농도를 가진다. 또한, 바람직하게는 탄소의 농도는 탄소 주입 실리콘층의 상부 표면으로부터의 측정에 의할때 탄소 주입 실리콘층의 두께의 30%에서의 깊이로부터 탄소 주입 실리콘층의 두께의 2%에서의 깊이까지 단조롭게 감소한다.
탄소 주입 이후에, 탄소 주입 실리콘층은 고상 에피택시를 통해 탄소-치환 단결정 실리콘(Si:C) 층으로 변환된다. 비결정화 실리콘 구조에 합입되는 탄소 원자가 고상 에피택시 과정 동안 단결정 실리콘 구조 내의 치환 위치(substitutional sites) 내에 배치된다. 종래의 퍼니스에서의 어닐링(anneal in a furnace), 급속 열 어닐링(rapid thermal anneal), 플래시 어닐링 및 레이저 어닐링을 포함하는 고상 에피택시의 다수의 방법이 현재 사용가능하다. 일반적으로, 실리콘의 고상 에피택시는 약 650℃ 이상의 온도를 요구한다. 고상 에피택시의 완료를 위해서 요구되는 시간의 길이는 온도와 탄소 주입 실리콘층의 두께에 의존하지만 일반적으로 탄소 주입 실리콘층의 두께에 비례하고 온도가 올라갈수록 더 짧아진다.
따라서, 이렇게 재성장된 Si:C 층 스트레인드 실리콘이 그 위에 증착되는 에피택셜 템플릿(epitaxial template)으로서 기능하는 연속적인 필름(continuous film)이다. 스트레인드 실리콘의 증착은 바람작하게는 실리콘 에피택시에 의해서 수행된다. 스트레인드 실리콘이 에피택셜 성장 평면 내에서 더 작은 격자 파라미터를 가지기 때문에, 층 내에 2축성 압축 응력이 존재한다. 이와 같은 스트레인드 실리콘 층은 향상된 온-전류를 가지는 PFET를 제조하기 위해서 사용될 수 있는 향상된 홀 이동도를 가진다. 다른 반도체 장치 또한 본 발명의 제1 실시예에 따른 구조의 상부에 에피택셜하게 성장된 실리콘 필름 상의 2축성 압축 응력의 이점을 취할 수 있다.
본 발명의 제2 실시예에 따르면, 능동 리트로그레이드 프로파일에 의한 탄소 주입에 이은 고상 에피택시를 통한 Si:C 층 내의 탄소 주입 실리콘층의 재성장에 의해 반도체 장치 내에 적어도 하나의 Si:C 층이 형성되고, 바람직하게는 트랜지스터의 소스와 드레인 영역 내에 형성된다. 더 바람직하게는, 트랜지스터는 NFET 트랜지스터이다. 능동 리트로그레이드 프로파일은 벌크 탄소 농도의 25%와 같거나 또는 그보다 작은 표면 탄소 농도를 가진다. 바람직하게는, 능동 리트로그레이드 프로파일은 벌크 탄소 농도의 15%와 같거나 또는 그보다 작은 표면 탄소 농도를 가진다. 가장 바람직하게는, 능동 리트로그레이드 프로파일은 약 1.0x1020/cm3 또는 약 0.2% 원자 농도와 같거나 또는 그보다 작은 표면 탄소 농도를 가진다. 또한, 바람직하게는 탄소의 농도는 탄소 주입 실리콘층의 상부 표면으로부터의 측정에 의할때 탄소 주입 실리콘층의 두께의 30%에서의 깊이로부터 탄소 주입 실리콘층의 두께의 2%에서의 깊이까지 단조롭게 감소한다.
탄소 주입 영역의 주변 및 외곽에서는 주입된 탄소 원자의 측방향 흩어짐(lateral straggle)에 기인한 탄소만이 존재하기 때문에 탄소 농도의 수직 프로파일이 정확하게 정의될 수 없으며, 이 때문에 Si:C 층의 정량화와 관련된 모든 파라미터는 탄소 주입 영역의 내에서 측정된다.
종래의 퍼니스에서의 어닐링, 급속 열 어닐링, 플래시 어닐링 및 레이저 어닐링을 포함하는 고상 에피택시를 위한 것과 동일한 방법이 제2 실시예를 위해서 채용될 수 있다. 공정 조건도 또한 동일하다.
바람직하게는, 이렇게 재성장된 Si:C 층은 트랜지스터의 소스와 드레인 영역 내에 매설된다. 이와 같은 트랜지스터에서, 트랜지스터의 바디는 실리콘 결정을 포함한다. 확장 및 할로 주입(extension and halo implants)에 의한 전기적 도핑이 또한 있을 수 있다. 그러나, 전부는 아니지만 소스와 드레인 각각의 많은 부분은 Si:C 층을 포함하며 본 발명의 제2 실시예에 따라서 Si:C 층에 대한 구조적인 제한을 가진다. 이와 같은 트랜지스터의 소스와 드레인 영역은 비응력(unstressed) 실리콘 결정의 격자 상수보다 작은 격자 상수를 가지기 때문에, 소스와 드레인 영역은 트랜지스터의 채널 상에 전류 흐름의 방향으로 단일축성 인장 응력(uniaxial tensile stress)을 가한다. 이는 채널의 전자 이동도의 증가를 야기한다. 따라서, 본 발명의 제2 실시예에 따라서 향상된 전자 이동도에 의한 더 높은 온-전류를 가지는 NFET이 제조된다.
도 1은 선행 기술에 따르는 Si:C 층의 탄소 농도의 제1 깊이 프로파일(136)의 제1 그래프(100)를 도시하는 도면.
도 2는 선행 기술에 따르는 Si:C 층의 탄소 농도의 제2 깊이 프로파일(236)의 제2 그래프(200)를 도시하는 도면.
도 3은 선행 기술에 따르는 능동 리트로그레이드 프로파일이 없는 Si:C 층의 제1 TEM(transmission electron micrograph; 300)을 도시하는 도면.
도 4는 본 발명에 따르는 탄소 주입 실리콘층(436)의 다양한 부분 사이의 경계를 가지는 벌크 기판의 개략적인 단면을 도시하는 도면.
도 5는 본 발명에 따르는 탄소 주입 실리콘층(536)의 다양한 부분 사이의 경계를 가지는 SOI 기판의 개략적인 단면을 도시하는 도면.
도 6은 본 발명을 따르는 농등 리토르그레이드 프로파일이 있는 Si:C 층의 탄소 농도의 제3 깊이 프로파일(635)의 제3 그래프(600)를 도시하는 도면.
도 7은 본 발명의 제1 실시예를 따르는 능동 리트로그레이드 프로파일이 있는 Si:C 층의 제2 투과 전자 현미경 사진(transmission electron micrograph; 700)을 도시하는 도면.
도 8은 본 발명의 제2 실시예에 따르는 트랜지스터의 개략적인 단면도.
본 발명을 상세하게 개시하기 이전에, 높은 탄소 농도 Si:C 제조 가능성에 관한 선행 기술의 한계에 대한 논의가 제공된다. 이와 같은 논의 목적은 선행 기술의 한계에 비해서 본 발명에서 새롭게 가능해진 태양을 명확하게 서술하기 위함이다.
종래의 Si:C 층의 제조를 위한 탄소 주입은 통상적으로 하나 이상의 주입 에너지 설정에 의한 탄소 주입을 활용한다. 생성되는 탄소의 깊이 프로파일은 Strane 발명의 도 7에 도시되는 바와 같이 표면 근방의 작은 정도의 리트로그레이드를 포함한다. Strane 발명의 도 7의 표면 근방의 탄소 농도의 스파이크(spike)는 기교적(artificial)이며 샘플의 표면 근방의 SIMS(secondary ion mass spectroscopy)의 아티팩트(artifact)가 될 가능성이 높다. Strane 발명의 도 7에서, 필름의 표면 근방의 약 0.4%의 탄소 농도는 0.6%의 피크 탄소 농도의 약 67%라는 것을 주목할 필요가 있다. 자명하게도, 표면 근방의 이와 같은 필름의 탄소 농도는 피크 탄소 농도의 25%보다 크다. 물론 상기 정의된 벌크 탄소 농도는 넓은 범위에 걸쳐서 평균을 취한다.
Strane 발명에 도시되는 바와 같이 선행 기술에 따르는 약한 리트로그레이딩을 가지는 탄소 농도의 깊이 프로파일(136)의 예시는 도 1의 제1 그래프(100)에 도시된다. 도 1의 제1 그래프(100)의 수직 축은 로그 스케일을 가지기 때문에, 표면 근방의 깊이 프로파일(136)에서 완만한 경사만이 관찰된다. SI:C 층의 응력을 증가시키기 위한 대부분의 선행 기술 방법은 탄소 농도에 대한 유사한 깊이 프로파일을 생성하면서 가능한 많은 탄소를 포함시킨다. 제1 깊이 A1 너머의 탄소 농도의 지수적인 감소는 제1 그래프(100)에서도 또한 도시된다. 제2 깊이(A2)는 또한 도 1에서 도시되는 3.5x1017/cm3 탄소 농도에서의 탄소 주입 실리콘층의 두께를 표시한다.
도 2는 본 발명에 따르는 연구가 활용된 리트로그레이드 프로파일이 없는 Si:C 층의 탄소 농도의 제2 깊이 프로파일(236)의 제2 그래프(200)를 도시한다. 제2 깊이 프로파일(236)을 가지는 Si:C 층은 본 연구 동안 SOI 기판 상에 제조된다. 그 아래에서 탄소 농도가 지수적으로 감소되는 제3 깊이 B1은 제3 깊이가 매설된 산화물층 위의 실리콘층의 두께보다 커지도록 선택된다. 다시 말하면, 실리콘층의 탄소 농도는 실질적으로 균일하다. 탄소 주입의 용량(dose)은 상부 실리콘 층에 걸쳐서 탄소 농도가 약 1.0x1020/cm3 또는 약 0.2 원자 농도가 되도록 선택된다. Si:C 층의 탄소 농도의 제2 깊이 프로파일(200)의 평평함(flatness)은 의도적으로 탄소의 최대량을 실리콘층에 넣음으로써 성취된다. 예비 비결정화 주입의 에 너지는 고상 에피택시 이후에 Si:C 층의 EOR 결함의 생성을 막기 위해서 비결정화 주입의 EOR이 매설된 산화물층 내에 있도록 선택된다. 탄소 농도가 3.5x1017/cm3에 이르는 제3 깊이 B1과 제4 깊이 B2는 상부 탄소층 및 매설된 산화층 사이의 경계면 아래에 있다.
고상 에피택시 이후에 Si:C 층의 제1 TEM(transmission electron micrograph; 300)이 도 3에 도시된다. TEM(300)은 BOX(buried oxide; 320) 아래의 하부 실리콘 기판(310), Si:C(carbon-substituted single crystal silicon) 층(330), 결정 결함(349) 및 Si:C 층을 덮기 위해서 사용되는 크롬층(360)을 도시한다. 예비 비결정화 주입의 에너지는, EOR 결함을 막도록 예비 비결정화 주입의 EOR이 매설된 산화층(320) 내에 있도록 설정된다. 탄소-치환 단결정 실리콘층(330)의 두께는 약 70nm이다. 2keV, 6keV 및 8keV의 이온 주입 에너지 설정이 기판에 약 4.0x1015/cm2의 전체 용량을 전달하기 위해서 사용된다. 탄소 주입의 조합은 도 2에 도시되는 탄소 농도의 깊이 프로파일(236)을 생성한다. 이와 같은 주입 이후에 벌크 탄소 농도는 약 5.0x1020/cm3이다. 표면 탄소 농도는 5.0x1020/cm3의 벌크 탄소 농도와 거의 동일하다. EOR 결함이 없어도, 예비 비결정화 주입의 에너지의 선택에 의하여 예상되는 바와 같이, 높은 밀도의 결함(349)이 존재하는 것을 TEM(300)에서 명확하게 볼 수 있다. 결함의 유형은 전위, 적층 오류 및 마이크로트윈스를 포함한다. 추가적인 실험은 이와 같은 접근법에 따르는 Si:C 층의 탄소 농도가 증가하면 결함의 밀도가 증가함을 확인한다.
본 발명의 제1 실시예에 따르면, 이온 주입에 의해서 탄소 원자가 주입되는 실리콘 기판이 제공된다. 실리콘 기판은 벌크 기판 또는 SOI 기판이다. 도 4는 탄소 주입된 실리콘층(436)을 가지는 벌크 실리콘 기판(400) 및 실질적으로 탄소가 주입되지 않는 하부의 실리콘층(410)을 도시한다. 탄소 주입 실리콘층(436)과 하부의 실리콘층(410) 사이의 경계는 탄소 농도가 3.5x1017/cm3인 깊이에 의해서 또는 실리콘의 녹는점에서의 탄소의 용해도에 의해 결정된다. 탄소 주입 실리콘층(436)의 두께는 탄소 주입 실리콘층(436)과 하부의 실리콘층(410) 사이의 경계의 깊이이다.
벌크 실리콘 웨이퍼의 경우에, 탄수 주입 실리콘층(436)은 경계가 도 4의 4개의 점선에 의해서 표현되는 4개의 볼륨으로 분할된다. 도 4의 가장 위의 점선, 또는 2% 선은 실리콘 기판의 상부 표면으로부터 탄소 주입 실리콘층(436)의 두께의 2%의 거리와 대응한다. 도 4의 위에서부터 두번째 점선 또는 30% 선은 실리콘 기판의 상부 표면으로부터 탄소 주입 실리콘 층(436)의 두께의 30%의 거리에 대응한다. 도 4의 위에서부터 세번째 점선 또는 60% 선은 실리콘 기판의 상부 표면으로부터 탄소 주입 실리콘 층(436)의 두께의 60%의 거리에 대응한다. 도 4의 가장 아래의 점선 또는 경계선은 실리콘 기판의 상부 표면으로부터의 탄소 주입 실리콘층(436)의 두께에 대응한다. 제1 볼륨(435)은 실리콘 표면과 2% 선 사이의 탄소 주입 실리콘층(436)의 볼륨으로서 정의된다. 제2 볼륨(433)은 30% 선과 60% 선 사이의 탄소 주입 실리콘층(436)의 볼륨으로서 정의된다. 제3 볼륨(434)은 2% 선과 30% 선 사이의 탄소 주입 실리콘층(436)의 볼륨으로서 정의된다. 제4 볼륨(436)은 60% 선과 경계선 사이의 탄소 주입 실리콘층(436)의 볼륨으로서 정의된다.
도 5는 상부의 실리콘층(536), 매설된 산화층(520) 및 하부의 실리콘층(510)을 가지는 SOI 실리콘 기판(500)을 도시한다. 본 발명의 제1 실시예에 따르면, 탄소 주입은 오직 상부의 실리콘층(536) 내에서로만 제한될 수 있거나 또는 매설된 산화물층까지 연장될 수 있다. 탄소 주입이 오직 상부의 실리콘층 내에서로만 제한된다면, 탄소 농도가 3.5x1017/cm3이 되는 깊이가 탄소 주입 실리콘층의 두께가 된다. 제1 볼륨부터 제4 볼륨은 벌크 실리콘 웨이퍼에서 탄소 주입 실리콘층의 두께에 기초하는 유사한 방식으로 정의된다.
탄소 주입이 매설된 산화물층(520) 내로 연장되면, 상부의 실리콘층(536)은 도 5에 도시되는 바와 같이 상부의 실리콘층(536)의 두께와 같은 탄소 주입 실리콘층의 두께의 정의에 의해서 4개의 볼륨으로 분할된다. 다시 말하면, 탄소 주입이 매설된 산화물층(520) 내로 연장되면, 결과적으로, 상부 실리콘층(536) 내의 모든 깊이에서 탄소 농도는 약 3.5x1017/cm3으로, 탄소 주입 실리콘층은 상부의 실리콘층(536)과 정확히 동일해진다. 도 5의 가장 위의 점선, 또는 2% 선은 실리콘 기판의 표면으로부터 상부의 실리콘층(536)의 두께의 2%의 거리에 대응한다. 도 5의 위로부터 두번째 점선, 또는 30% 선은 실리콘 기판의 표면으로부터 상부의 실리콘층(536)의 두께의 30%의 거리에 대응한다. 도 5의 위로부터 세번째 점선, 또는 60% 선은 실리콘 기판의 표면으로부터 상부의 실리콘층(536)의 두께의 60%의 거리 에 대응한다. 제1 볼륨(535)은 실리콘 표면과 2% 선 사이의 탄소 주입 실리콘층(536)의 볼륨으로서 정의된다. 제2 볼륨(533)은 30% 선과 60% 선 사이의 탄소 주입 실리콘층(536)의 볼륨으로서 정의된다. 제3 볼륨(534)은 2% 선과 30% 선 사이의 탄소 주입 실리콘층(536)의 볼륨으로서 정의된다. 제4 볼륨(532)은 60% 선과 경계선 사이의 탄소 주입 실리콘층(536)의 볼륨으로서 정의된다.
본 발명에 따라서, 탄소 농도의 제3 깊이 프로파일(636)이 도 6의 그래프(600)에 도시된다. 제3 깊이 프로파일(636)은 본 발명의 제1 실시예뿐만 아니라 제2 실시예에도 적용된다. 제3 깊이 프로파일(636)은 탄소 주입 실리콘층의 두께의 세분화에 의해서 결정되는 거리에서 복수의 부분으로 분할된다. 제1 깊이 D1은 탄소 주입 실리콘층의 두께의 2%와 대응한다. 제2 깊이 D2는 탄소 주입 실리콘층의 두께의 30%와 대응한다. 제3 깊이 D3은 탄소 주입 실리콘층의 두께의 60%와 대응한다. 제4 깊이 D4는 탄소 주입 실리콘층의 두께와 대응한다.
벌크 실리콘 웨이퍼에서, 제4 깊이 D4에서 탄소 농도는 3.5x1017/cm3이다. SOI 웨이퍼에서, 제4 깊이는 탄소 농도가 5x1017/cm3인 깊이와 대응할 수 있고 하부 실리콘층의 두께보다 작다. 또는 대안적으로, 제4 깊이는 하부의 실리콘층의 두께와 동일할 수 있고 하부의 실리콘층에 걸쳐서 탄소 농도는 약 5x1017/cm3이다. 따라서, 제3 깊이 프로파일(636)은, 상기에서 정의된 제1 볼륨에 대응하는 제1 부분(635), 상기에서 정의된 제2 볼륨에 대응하는 제2 부분(633), 상기에서 정의된 제3 볼륨에 대응하는 제3 부분(634) 및 상기에서 정의된 제4 볼륨에 대응하는 제4 부분(632)을 포함하는 복수의 부분으로 분할된다.
본 발명의 제1 실시예에 따르면, 깊이 프로파일(636)의 제1 부분(635)의 평균 탄소 농도는 깊이 프로파일(636)의 제2 부분(633)의 평균 탄소 농도의 25%와 같거나 또는 그보다 작다. 바람직하게는, 깊이 프로파일(636)의 제2 부분(633)의 평균 탄소 농도가 2% 원자 농도를 초과하면 깊이 프로파일(636)의 제1 부분(635)의 평균 탄소 농도는 깊이 프로파일(636)의 제2 부분(633)의 평균 탄소 농도의 15%와 같거나 또는 그보다 작다. 가장 바람직하게는, 깊이 프로파일(636)의 제1 부분(635)의 평균 탄소 농도는 약 1.0x1020/cm3 또는 약 0.2% 원자 농도와 같거나 또는 그보다 작다. 본 단락의 제한과 권장사항은 아래에 제공되는 본 발명의 제2 실시예에도 적용된다.
본 발명의 제1 실시예에 따르면, 깊이 프로파일(636)의 제2 부분(633)의 탄소 농도는 5.0% 원자 농도와 같거나 또는 그보다 작다. 바람직하게는, 깊이 프로파일(636)의 제2 부분(633)의 평균 탄소 농도는 0.2% 원자 농도와 같거나 또는 그보다 크고 5% 원자 농도와 같거나 또는 그보다 작다. 보다 바람직하게는, 깊이 프로파일(636)의 제2 부분(633)의 평균 탄소 농도는 0.5% 원자 농도와 같거나 또는 그보다 크고 4% 원자 농도와 같거나 그보다 작다. 가장 바람직하게는, 깊이 프로파일(636)의 제2 부분(633)의 평균 탄소 농도는 0.8% 원자 농도와 같거나 또는 그보다 크고 3% 원자 농도와 같거나 그보다 작다. 깊이 프로파일(636)의 제2 부분(633) 내에 평평한 탄소 프로파일을 가지는 것이 바람직하다. 본 단락의 제한과 권장사항은 아래에서 제공되는 본 발명의 제2 실시예에도 적용된다.
본 발명의 제1 실시예에 따르면, 깊이 프로파일(636)의 제2 부분(633)은 탄소 농도 프로파일의 실질직으로 평평한 부분을 포함한다. 다시 말하면, 제2 부분(633)은 탄소 농도 프로파일(600)의 플래토(plateau)를 포함한다. 플래토의 존재는 탄소 주입 실리콘층(436) 또는 상부의 실리콘층(536)에서의 전체적인 탄소 포함을 최대화하려는 시도를 반영한다. 깊이 프로파일의 제2 부분(633)의 탄소 농도의 범위는 바람직하게는 제2 부분(633)의 평균 탄소 농도의 50%에서 150%의 범위 이내이고, 보다 바람직하게는 제2 부분(633)의 평균 탄소 농도의 75%에서 125%의 범위 이내이고, 가장 바람직하게는 제2 부분(633)의 평균 탄소 농도의 87.5%에서 112.5%의 범위 이내이다.
SOI 기판 상의 본 발명의 실시예에서, 탄소 주입은 오직 상부의 실리콘층(536) 이내로 제한될 수 있고 또는 이는 매설된 산화물층(520) 내로 연장될 수 있다. 탄소 주입이 매설된 산화물층으로 연장되는 경우에, 반도체 기판의 표면으로부터 총 두께의 60%에서 100% 사이로 떨어진 제4 볼륨의 평균 탄소 농도는 바람직하게는 제2 부분(633)의 평균 탄소 농도의 50%에서 150% 사이의 범위 이내이고, 보다 바람직하게는 제2 부분(633)의 평균 탄소 농도의 75%에서 125%의 범위 이내이고, 가장 바람직하게는 제2 부분(633)의 평균 탄소 농도의 87.5%에서 112.5%의 범위 이내이다.
본 발명의 제1 실시예에 따르면, 깊이 프로파일(636)의 제3 부분(634)의 탄소 농도를 단조롭게 변화시키는 것이 또한 바람직하다. 깊이 프로파일(636)의 제2 부분(633)의 평균 탄소 농도는 제1 부분(635)의 평균 탄소 농도보다 높기 때문에, 탄소의 농도는 탄소-치환 단결정 실리콘층의 두께의 30%에서의 깊이로부터 탄소-치환 단결정 실리콘층의 두께의 2%에서의 깊이까지 단조롭게 감소한다. 본 단락의 권장사항은 아래에서 제공되는 본 발명의 제2 실시예에도 적용된다.
탄소 주입 실리콘층은 그 다음에 층 내의 고상 에피택시 과정을 용이하게 하기 위해서 어닐링된다. 고상 에피택시의 다양한 방법이 본 발명의 제1 실시예를 위해서 채용될 수 있다. 이는 종래의 퍼니스에서의 어닐링, 급속 열 어닐링, 플래시 어닐링 및 레이저 어닐링을 포함한다. 어닐링의 메커니즘은 열에 의해서 이루어지지만, 특정한 어닐링 방법의 선택은 통상적으로 어닐링 방법을 위한 온도 범위의 제한을 받는다. 어닐링 과정을 위한 통상적인 온도 범위는, 퍼니스에서의 어닐링을 통한 고상 에피택시에 대해서 약 650℃에서 약 1000℃, 급속 열 어닐링을 통한 고상 에피택시에 대해서 약 650℃에서 약 1200℃, 레이저 어닐링을 통한 고상 에피택시에 대해서 약 700℃에서 약 1428℃이다. 탄소 주입 실리콘층의 두께가 증가함에 따라서, 어닐링 시간도 증가한다. 고상 에피택시 과정의 메커니즘은 우선적으로 온도에 기초하기 때문에, 어닐링 시간은 주로 주어진 층의 두께 및 주어진 탄소 농도 프로파일을 위한 온도에 의해서 결정된다. 통상적으로, 어닐링 시간은 낮은 온도 한계 근처에서 1시간의 범위에 있지만 높은 온도 한계 근처에서 수 초(seconds) 또는 심지어 수 밀리세컨트(milliseconds)로 접근한다. 고상 에피택시의 과정을 통해, 탄소 주입 실리콘층은 탄소 치환 단결정 실리콘 내로 재성장한다. 탄소 농도의 깊이 프로파일은 과정을 통해서 뚜렷하게 변화하지 않는다.
본 발명의 제1 실시예에 따르는 표면 탄소 농도의 특정한 레벨을 가지는 탄소-치환 단결정 실리콘의 결함 밀도는 동등한 벌크 탄소 농도를 가지는 선행 기술 탄소-치환 단결정 실리콘의 결함 밀도와 동등하다. 선행 기술은 탄소 농도가 약 1.0x1020/cm3일 때만 약 1.0x1019/cm2보다 작은 낮은 결함 밀도를 가지는 탄소-치환 단결정 실리콘층을 생성한다. 결과적으로, 선행 기술 탄소-치환 단결정 실리콘을 위해서 가능한 최대 벌크 탄소 농도는 약 2.0x1020/cm3 또는 0.4% 원자 농도이다. 유사한 제한이 본 발명의 제1 실시예를 따르는 탄소-치환 단결정 실리콘층의 표면 농도에 적용되지만, 벌크 농도는 이와 같은 제한을 두지 않는다. 사실상, 벌크 농도는 표면 농도보다 적어도 4배는 더 크다. 따라서, 본 발명의 제1 실시예에 따르는 탄소-치환 단결정 실리콘은 약 1.0x109/cm2보다 작은 낮은 결함 밀도와 벌크 탄소 농도에 대해서 2.0x1020/cm3보다 큰 탄소 농도를 가능하게 하는 반면에 선행 기술은 오직 약 1.0x109/cm2보다 작은 낮은 결함 밀도 또는 약 2.0x1020/cm3보다 큰 탄소 농도 중 하나만 가능하도록 하며 탄소 치환 단결정 실리콘에서 이 둘의 조합은 가능하지 않는다. 본 단락의 제한 및 권장사항은 아래에서 개시되는 본 발명의 제2 실시예에도 적용된다.
도 7은 본 발명의 제1 실시예에 따르는 SOI 실리콘 기판 상에 형성되는 탄소-치환 단결정 실리콘층(730)의 TEM(700)을 도시한다. 하부의 실리콘층(710), 매설된 산화물층(720) 및 탄소-치환 단결정 실리콘층(730) 상에 증착된 크롬층(760)이 또한 도시된다. 예비 비결정화 주입의 에너지는 EOR 결함을 회피하도록 예비 비결정화 주입의 EOR이 매설된 산화층(720) 내에 있도록 설정된다. 탄소-치환 단결정 실리콘층(730)의 두께는 약 70nm이다. 6keV 및 8keV의 이온 주입 에너지 설정은 약 3.5x1015/cm2의 총 용량을 기판 내에 전달하기 위해서 사용된다. 이와 같은 주입 이후에 벌크 탄소 농도는 약 5.0x1020/cm3이다. 표면 탄소 농도는 1.0x1020/cm3보다 작다. 낮은 표면 농도는 본 발명에 따르는 리트로그레이드 프로파일을 생성하기 위해서 2keV 탄소 주입을 의도적으로 제거해서 수행되었다. TEM 샘플의 길이의 0.4 마이크론에 걸쳐서 연장되는 TEM(700)에 결함이 없기 때문에 결함 농도는 약 1.0x109/cm2보다 작다. 본 발명의 제1 실시예에 따르는 TEM(700)은 선행 기술에 따르는 TEM(300)과 대조적이며, 양 TEM의 샘플이 동일한 벌크 탄소 농도의 레벨뿐만 아니라 SOI 기판의 다양한 층의 동일한 치수를 가진다. 선행 기술에 따르는 TEM(300)은 탄소-치환 단결정 실리콘층(330)의 표면 근방에서 많은 결정 결함을 보이는 반면에 본 발명의 제1 실시예를 따르는 TEM(700)은 탄소-치환 단결정 실리콘층(730)의 표면 근방에서 결함을 보이지 않는다.
본 발명의 제2 실시예를 따르면, Si:C 층의 탄소 농도의 능동 리트로그레이드 프로파일을 포함하는 트랜지스터 구조가 도 8에 도시된다. 트랜지스터 구조(800)는 하부의 실리콘층(810), 매설된 산화물층(820), 트랜지스터의 바디(830), 게이트 유전체(gate dielectric; 842), 게이트 컨덕터 스택(gate conductor stackl; 844), FET 연장(832), 제1 스페이서(spacers; 852), 제2 스페이 서(spacers; 854), 소스/드레인 전기적 도핑이 없는 매설된 Si:C 층(834) 및 소스/드레인 전기적 도핑을 가지는 매설된 Si:C 층(836)을 포함한다. 2개의 탄소 치환 단결정 실리콘층의 각각은 소스/드레인 전기적 도핑을 가지지 않는 매설된 Si:C 층들(834) 중 하나와 소스/드레인 전기적 도핑을 가지는 매설된 Si:C 층들(836) 중 하나를 포함한다. 본 발명에서는 Si:C 층을 오직 소스 내에만 포함하거나 또는 오직 드레인 내에만 포함하는 것이 가능하지만, 바람직하게는 소스와 드레인 모두 각각 Si:C 층을 포함한다.
트랜지스터 구조(800) 내에서, Si:C 층의 수직 치수에 대한 두께와 모든 다른 파라미터가 탄소 주입 영역(838) 또는 탄소 원자가 주입되는 탄소 주입 실리콘 층의 일부 내에서 측정된다. 다시 말하면, 오직 주입된 탄소 원자의 측면 산란 또는 "투사된 산란(projected straggle)"을 통해서만 형성되는 외부 영역의 탄소 주입 실리콘층의 부분은 탄소 농도의 수직 프로파일이 탄소 주입에 직접 노출되는 영역의 에지로부터 떨어진 거리에 따른다는 명백한 이유로 인해서 임의의 수직 치수 파라미터 정량화를 위해서 사용되지 않는다.
본 발명의 제2 실시예에 따르면, 도 6의 그래프(600)의 깊이 프로파일(636)은 탄소 주입 영역(838) 내에 적용된다. 본 발명의 제2 실시예와 관련된 탄소 농도의 모든 제한 및 권장사항은 본 발명의 제2 실시예에 적용된다. 본 발명의 제1 실시예와 제2 실시예의 본질적인 차이는 제1 실시예를 따르면 Si:C 층은 연속적인 필름에서 제조되는 반면에 제2 실시예를 따르면 Si:C 층은 트랜지스터의 소스 및/또는 드레인 내에 매설된 필름으로서 제조된다.
트랜지스터의 소스와 드레인 영역에 탄소를 주입한 이후에, 트랜지스터 구조(800)는 매설된 탄소 주입 실리콘층의 고상 에패틱시를 용이하게 하기 위해서 어닐링된다. 본 발명의 제1 실시예에서의 고상 에피택시를 위한 동일한 어닐링 과정, 즉 종래의 퍼니스에서의 어닐링, 급속 열 어닐링, 플래시 어닐링 및 레이저 어닐링이 채용될 수 있다. 어닐링 온도 및 어닐링 시간과 같은 공정 조건은 매설된 Si:C 층의 탄소 농도와 두께에 따라서 최적화된다.
본 발명의 제2 실시예에 따르는 트랜지스터 구조(800)의 소스와 드레인의 결함 밀도는 선행 기술을 따르는 소스와 드레인의 동일한 벌크 탄소 농도를 가지는 유사한 트랜지스터 구조의 결함 밀도보다 매우 작다. 본 발명의 제2 실시예에 관해서 언급된 결함 상의 모든 제한과 권장사항은 본 발명의 제2 실시예에 적용된다.
본 기술분야의 당업자는 소스와 드레인의 전기적 도핑의 깊이가 도 8에 도시된 바와 같이 탄소 주입 실리콘의 두께보다 작지 않아도 된다는 것을 쉽게 이해할 것이다. 양 주입이 매설된 산화물층에 이르는 SOI 기판에서 발생할 수 있는, 도핑의 전기적 깊이가 탄소 주입 실리콘층의 두께와 같은 경우에는, 도 8의 소스/드레인 전기적 도핑(834)을 가지지 않는 매설된 Si:C 층은 구조로부터 사라진다. 더 나아가, 전기적 도핑의 깊이가 탄소 주입 실리콘층의 두께를 초과하는 경우에, 소스 또는 드레인의 부분은 탄소 도핑을 가지지 않을 수 있고 Si:C 층은 소스와 드레인의 오직 부분만을 차지할 수 있다. 본 발명은 이와 같은 자명한 변형을 포함한다.
본 발명의 중요한 태양은 벌크 탄소 농도와 비교되는 표면 탄소 농도의 감소 이다. 선행 기술은 탄소 주입 실리콘층의 표면 근방의 탄소 농도의 감소에 대해서는 제안하지 않았다. 더 나아가, 벌크의 평균 탄소 농도의 25% 레벨 이하로의 실리콘 표면 근방의 탄소 농도의 감소는 Si:C 층에서의 탄소 농도의 증가라는 일반적인 목적과 대조된다. 이와 반대로, 인접한 실리콘 구조의 응력의 증가는 탄소의 총 양의 최대화를 요구하고 Si:C 층의 모든 부분에 가능한 많은 양의 탄소를 포함하는 것을 제안한다. 또한, 본 발명의 이전에 존재했던 결함에 대한 이론은 결함의 생성에서 표면의 역할을 예측하지 못했다.
본 발명은 높은 벌크 탄소 농도와 상대적으로 낮은 표면 탄소 농도를 조합하여서 탄소-치환 단결정 실리콘층에 전체적으로 더 높은 탄소의 총 양을 포함하고 낮은 결함 밀도를 가지는 것을 가능하게 한다. 선행 기술에 따르는 약 2.0x1020/cm3의 벌크 탄소 농도를 가지는 Si:C 층은 1.0x109/cm2보다 높은 결함 밀도를 피할 수 없지만, 본 발명에 따르는 동일한 양의 탄소가 포함되고 동일한 두께를 가지는 Si:C 층은 벌크 탄소 농도가 지나치게 높지 않다면(예를 들어, 약 5%) 1.0x109/cm2보다 낮은 결함 밀도를 얻을 수 있다. 탄소 주입 동안 탄소 주입 실리콘층의 두께의 30%에서 2% 사이의 탄소 농도의 깊이 프로파일의 리트로그레이딩에 의해, 본 발명에 따르는 높은 탄소 농도와 낮은 결함 밀도를 모두 가지는 탄소-치환 단결정 실리콘층을 획득한다.
본 발명은 특정한 실시예에 대해서 개시하였지만, 전술한 개시의 많은 변형, 수정 및 변경이 있을 수 있다는 것은 본 기술분야의 당업자에게 명백하다. 따라 서, 본 발명은 본 발명과 다음의 청구항의 범위 및 사상 내에 있는 이와 같은 변형, 수정 및 변경을 포함하는 것으로 해석된다.
본 발명은 반도체 구조의 제조에 대해서 산업상 이용가능성이 있으며, 보다 구체적으로는 VLIS 칩의 압축 응력 및 낮은 결함 밀도를 가지는 반도체 구조의 형성을 가능하게 하는 낮은 결함 탄소-치환 단결정 실리콘층의 제조에 대해서 산업상 이용가능성이 있다.

Claims (10)

  1. 두께(thickness)를 가지고 1.0x109/cm2보다 작은 결함 밀도를 가지며 반도체 기판의 표면 아래에 위치하는 탄소-치환 단결정 실리콘층(carbon-substituted single crystal silicon layer)을 포함하는 반도체 구조물로서,
    상기 탄소-치환 단결정 실리콘층은 제1 볼륨(volume), 제2 볼륨, 제3 볼륨 및 제4 볼륨을 포함하고,
    상기 제1 볼륨은 상기 단결정 실리콘층 내에서 상기 표면으로부터 상기 두께의 2% 떨어진 거리에 대응하는 2% 선(line) 및 상기 반도체 기판의 상기 표면 사이에 있고,
    상기 제3 볼륨은 상기 단결정 실리콘층 내에서 상기 표면으로부터 상기 두께의 30% 떨어진 거리에 대응하는 30% 선 및 상기 2% 선 사이에 있고,
    상기 제2 볼륨은 상기 단결정 실리콘층 내에서 상기 표면으로부터 상기 두께의 60% 떨어진 거리에 대응하는 60% 선 및 상기 30% 선 사이에 있고,
    상기 제4 볼륨은 상기 단결정 실리콘층 내에서 상기 60% 선 및 상기 탄소-치환 단결정 실리콘층의 바닥면(bottom surface) 사이에 있고,
    상기 제1 볼륨 내의 탄소의 평균 농도는 상기 제2 볼륨 내의 탄소의 평균 농도의 25%와 같거나 또는 그보다 작고, 상기 제2 볼륨의 탄소의 평균 농도는 0.8% 원자 농도(atomic concentration)와 같거나 또는 그보다 크고, 상기 탄소의 농도는 상기 탄소-치환 단결정 실리콘층의 상기 두께의 30%에서의 깊이로부터 상기 탄소-치환 단결정 실리콘층의 상기 두께의 2%에서의 깊이까지 단조 감소하는, 반도체 구조물.
  2. 삭제
  3. 제1항에 있어서,
    상기 제2 볼륨 내의 탄소의 평균 농도는 5% 원자 농도와 같거나 또는 그보다 작은, 반도체 구조물.
  4. 제3항에 있어서,
    상기 제2 볼륨 내의 탄소의 평균 농도는 4% 원자 농도와 같거나 또는 그보다 작은, 반도체 구조물.
  5. 제4항에 있어서,
    상기 제2 볼륨 내의 탄소의 평균 농도는 3% 원자 농도와 같거나 또는 그보다 작은, 반도체 구조물.
  6. 제1항에 있어서,
    상기 제1 볼륨 내의 탄소의 평균 농도는 1.0x1020/cm3와 같거나 또는 그보다 작고 0/cm3보다 큰, 반도체 구조물.
  7. 반도체 기판 상에 소스와 드레인을 가지는 적어도 하나의 트랜지스터를 포함하는 반도체 장치로서,
    상기 소스와 상기 드레인 각각은, 반도체 기판의 표면 아래에 위치하고 두께를 가지며 1.0x109/cm2보다 작은 결함 밀도를 가지는 탄소-치환 단결정 실리콘층의 일부분을 포함하고,
    상기 탄소-치환 단결정 실리콘층은 제1 볼륨, 제2 볼륨, 제3 볼륨 및 제4 볼륨을 포함하고,
    상기 제1 볼륨은 상기 단결정 실리콘층 내에서 상기 표면으로부터 상기 두께의 2% 떨어진 거리에 대응하는 2% 선 및 상기 반도체 기판의 상기 표면 사이에 있고,
    상기 제3 볼륨은 상기 단결정 실리콘층 내에서 상기 표면으로부터 상기 두께의 30% 떨어진 거리에 대응하는 30% 선 및 상기 2% 선 사이에 있고,
    상기 제2 볼륨은 상기 단결정 실리콘층 내에서 상기 표면으로부터 상기 두께의 60% 떨어진 거리에 대응하는 60% 선 및 상기 30% 선 사이에 있고,
    상기 제4 볼륨은 상기 단결정 실리콘층 내에서 상기 60% 선 및 상기 탄소-치환 단결정 실리콘층의 바닥면(bottom surface) 사이에 있고,
    상기 제1 볼륨 내의 탄소의 평균 농도는 상기 제2 볼륨 내의 탄소의 평균 농도의 25%와 같거나 또는 그보다 작고, 상기 제2 볼륨의 탄소의 평균 농도는 0.8% 원자 농도와 같거나 또는 그보다 크고, 상기 탄소의 농도는 상기 탄소-치환 단결정 실리콘층의 상기 두께의 30%에서의 깊이로부터 상기 탄소-치환 단결정 실리콘층의 상기 두께의 2%에서의 깊이까지 단조 감소하는, 반도체 장치.
  8. 제7항에 있어서,
    상기 반도체 기판은 SOI(silicon-on-insulator) 기판이고, 상기 탄소-치환 단결정 실리콘층은 상기 탄소 치환 단결정 실리콘층의 바닥면에서 매설된 산화물층(buried oxide layer)과 접촉하는, 반도체 장치.
  9. 삭제
  10. 삭제
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Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100001317A1 (en) * 2008-07-03 2010-01-07 Yi-Wei Chen Cmos transistor and the method for manufacturing the same
US8330170B2 (en) 2008-12-05 2012-12-11 Micron Technology, Inc. Semiconductor device structures including transistors with energy barriers adjacent to transistor channels and associated methods
US20100279479A1 (en) * 2009-05-01 2010-11-04 Varian Semiconductor Equipment Associates, Inc. Formation Of Raised Source/Drain On A Strained Thin Film Implanted With Cold And/Or Molecular Carbon
JP5381382B2 (ja) * 2009-06-19 2014-01-08 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8836036B2 (en) * 2010-01-05 2014-09-16 Globalfoundries Singapore Pte. Ltd. Method for fabricating semiconductor devices using stress engineering
US10128115B2 (en) * 2010-02-26 2018-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming ultra-shallow junctions in semiconductor devices
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8377783B2 (en) 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
ITRM20110400A1 (it) † 2011-07-27 2013-01-28 Uni Politecnica Delle Marche Nuove composizioni per la protezione solare.
WO2013022753A2 (en) 2011-08-05 2013-02-14 Suvolta, Inc. Semiconductor devices having fin structures and fabrication methods thereof
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
JP5802492B2 (ja) * 2011-09-09 2015-10-28 株式会社東芝 半導体素子及びその製造方法
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8481341B2 (en) 2011-11-05 2013-07-09 Tokyo Electron Limited Epitaxial film growth in retrograde wells for semiconductor devices
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8476706B1 (en) 2012-01-04 2013-07-02 International Business Machines Corporation CMOS having a SiC/SiGe alloy stack
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
CN104854698A (zh) 2012-10-31 2015-08-19 三重富士通半导体有限责任公司 具有低变化晶体管外围电路的dram型器件以及相关方法
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
CN103811349A (zh) * 2012-11-06 2014-05-21 中国科学院微电子研究所 半导体结构及其制造方法
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US8994415B1 (en) 2013-03-01 2015-03-31 Suvolta, Inc. Multiple VDD clock buffer
US8988153B1 (en) 2013-03-09 2015-03-24 Suvolta, Inc. Ring oscillator with NMOS or PMOS variation insensitivity
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
US9449967B1 (en) 2013-03-15 2016-09-20 Fujitsu Semiconductor Limited Transistor array structure
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US8976575B1 (en) 2013-08-29 2015-03-10 Suvolta, Inc. SRAM performance monitor
US9865731B2 (en) * 2013-11-15 2018-01-09 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
US10546771B2 (en) * 2016-10-26 2020-01-28 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate having enhanced charge trapping efficiency
CN108962754B (zh) * 2017-05-19 2021-11-30 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US11837634B2 (en) 2020-07-02 2023-12-05 Atomera Incorporated Semiconductor device including superlattice with oxygen and carbon monolayers
CN117670876B (zh) * 2024-01-31 2024-05-03 成都数之联科技股份有限公司 一种面板缺陷严重程度判级方法、系统、设备及存储介质

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060006427A1 (en) * 2004-07-07 2006-01-12 Tan Chung F Material architecture for the fabrication of low temperature transistor

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8908509D0 (en) * 1989-04-14 1989-06-01 Secr Defence Substitutional carbon in silicon
US5360986A (en) 1993-10-05 1994-11-01 Motorola, Inc. Carbon doped silicon semiconductor device having a narrowed bandgap characteristic and method
JP2001332492A (ja) * 2000-05-19 2001-11-30 Sony Corp 炭化ケイ素薄膜構造体およびその製造方法ならびに薄膜トランジスタ
FR2844095B1 (fr) * 2002-09-03 2005-01-28 Commissariat Energie Atomique Procede de fabrication d'un substrat composite du type sicoi comprenant une etape d'epitaxie
JP4377139B2 (ja) * 2003-02-19 2009-12-02 株式会社 日立ディスプレイズ 表示装置
US7223994B2 (en) 2004-06-03 2007-05-29 International Business Machines Corporation Strained Si on multiple materials for bulk or SOI substrates
US7288443B2 (en) * 2004-06-29 2007-10-30 International Business Machines Corporation Structures and methods for manufacturing p-type MOSFET with graded embedded silicon-germanium source-drain and/or extension

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060006427A1 (en) * 2004-07-07 2006-01-12 Tan Chung F Material architecture for the fabrication of low temperature transistor

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Journal of Applied Physics, Vol. 85, No. 6, pp. 3114-3119, 1999년 3월 공개 *
Journal of Applied Physics, Vol. 85, No. 6, pp. 3114-3119, 1999년 3월 공개*

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Publication number Publication date
TWI407563B (zh) 2013-09-01
US7696000B2 (en) 2010-04-13
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CN101548384B (zh) 2012-05-30
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US20080128806A1 (en) 2008-06-05
EP2087521A4 (en) 2011-11-09

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