JPS5941636Y2 - Ｃｍｏｓ発振回路 - Google Patents
Ｃｍｏｓ発振回路Info
- Publication number
- JPS5941636Y2 JPS5941636Y2 JP15897079U JP15897079U JPS5941636Y2 JP S5941636 Y2 JPS5941636 Y2 JP S5941636Y2 JP 15897079 U JP15897079 U JP 15897079U JP 15897079 U JP15897079 U JP 15897079U JP S5941636 Y2 JPS5941636 Y2 JP S5941636Y2
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- Japan
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- circuit
- resistor
- reference voltage
- voltage
- output
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【考案の詳細な説明】
本考案は、ＣＭＯ８発振回路に関するものであって、第
１１第２の差動増巾回路１，２の出力端をＲＳフリップ
フロップ３の夫々の入力端に接続し、前記ＲＳフリップ
フロップ３の出力端を抵抗ＲＴとコンデンサｃＴとの時
定数回路４に接続し、コンデンサｃＴと抵抗ＲＴとの接
続点から前記第１１第２の差動増巾回路１，２の比較入
力端に夫々接続するとともに基準入力端には基準電圧を
夫々入力したＣＭＯ８発振回路において、固定抵抗Ｒと
可変抵抗ＶＲとを直列に接続し、一端を接地するととも
に他端を電源に接続した調整回路５を構成し、２個のＭ
Ｏ８形トランジスタ６．７を直列に接続し、一端を接地
するとともに他端を電源に接続しかつ前記２個のＭＯ８
形トランジスタ６．７の接続点Ｂを出力とした基準電圧
分圧回路８を構成し、前記基準電圧分圧回路８からの電
圧と、調整回路５からの電圧とを入力することによって
、２組の出力電圧が互いに相補関係となる第３の差動増
巾回路９の入力端ＣＤに夫々接続し、第３の差動増巾回
路９の２組の出力電圧を第１１第２の差動増巾回路１，
２の入力端に夫々接続したことを特徴とするＣＭＯ８発
振回路に係るものである。
１１第２の差動増巾回路１，２の出力端をＲＳフリップ
フロップ３の夫々の入力端に接続し、前記ＲＳフリップ
フロップ３の出力端を抵抗ＲＴとコンデンサｃＴとの時
定数回路４に接続し、コンデンサｃＴと抵抗ＲＴとの接
続点から前記第１１第２の差動増巾回路１，２の比較入
力端に夫々接続するとともに基準入力端には基準電圧を
夫々入力したＣＭＯ８発振回路において、固定抵抗Ｒと
可変抵抗ＶＲとを直列に接続し、一端を接地するととも
に他端を電源に接続した調整回路５を構成し、２個のＭ
Ｏ８形トランジスタ６．７を直列に接続し、一端を接地
するとともに他端を電源に接続しかつ前記２個のＭＯ８
形トランジスタ６．７の接続点Ｂを出力とした基準電圧
分圧回路８を構成し、前記基準電圧分圧回路８からの電
圧と、調整回路５からの電圧とを入力することによって
、２組の出力電圧が互いに相補関係となる第３の差動増
巾回路９の入力端ＣＤに夫々接続し、第３の差動増巾回
路９の２組の出力電圧を第１１第２の差動増巾回路１，
２の入力端に夫々接続したことを特徴とするＣＭＯ８発
振回路に係るものである。
従来第１図に示すようなＣＭＯ８発振回路において、第
１１第２の差動増巾回路１，２の出力端をＲＳフリップ
フロップ３の入力端に夫々接続し、ＲＳフリップフロッ
プ３の出力を直列に２個接続したインバータ１１．１２
に入力し、インバータ１２の出力端を、抵抗ＲＴとコン
デンサＣＴとからなる時定数回路４に接続し、このコン
デンサｃＴと抵抗ＲＴの接続点を前記第１１第２の差動
増巾回路１，２の比較入力端に接続していて、方第１１
第２の差動増巾回路１，２の基熟入力端には、例えば第
１の差動増巾回路１の基準入力端に、ＰＭＯＳトランジ
スタ１３とＮＭＯ８）ランジスタ１４とを２個直列接続
した接続点から基準電圧を入力し、第２の差動増巾回路
２の基準入力端には可変抵抗■Ｒ１から直接電圧を入力
していた。
１１第２の差動増巾回路１，２の出力端をＲＳフリップ
フロップ３の入力端に夫々接続し、ＲＳフリップフロッ
プ３の出力を直列に２個接続したインバータ１１．１２
に入力し、インバータ１２の出力端を、抵抗ＲＴとコン
デンサＣＴとからなる時定数回路４に接続し、このコン
デンサｃＴと抵抗ＲＴの接続点を前記第１１第２の差動
増巾回路１，２の比較入力端に接続していて、方第１１
第２の差動増巾回路１，２の基熟入力端には、例えば第
１の差動増巾回路１の基準入力端に、ＰＭＯＳトランジ
スタ１３とＮＭＯ８）ランジスタ１４とを２個直列接続
した接続点から基準電圧を入力し、第２の差動増巾回路
２の基準入力端には可変抵抗■Ｒ１から直接電圧を入力
していた。
かかる発振回路のＰＭＯＳトランジスタ１３とＮＭＯＳ
トランジスタ１４と可変抵抗ＶＲ，とから成る分圧回路
１０において、基準電圧を作るのに抵抗等で形成すると
、ＣＭＯ８ＩＣにおいて抵抗はチップ面積が大きくなり
実用的には数１ｏＫＱが限度であり、また抵抗値を低く
押さえると電源電流が増加するという問題があった。
トランジスタ１４と可変抵抗ＶＲ，とから成る分圧回路
１０において、基準電圧を作るのに抵抗等で形成すると
、ＣＭＯ８ＩＣにおいて抵抗はチップ面積が大きくなり
実用的には数１ｏＫＱが限度であり、また抵抗値を低く
押さえると電源電流が増加するという問題があった。
またこの従来の発振回路においては、発振周波数による
時間調整をする際に、基準電圧をＰＭＯ８、ＮＭＯ８の
２個の直列接続したＭＯ８形トランジスタ１３゜１４の
接続点から直接第１の差動増巾回路１の基準入力端に接
続しているために、第３図に示すようにＭＯ８Ｏ８形ン
ジスタの動作下限値（第３図のｖｌ）が電源電圧ＶＤＤ
の１／２となり、時間調整の範囲を可変抵抗ＶＲ１を変
化させることにより調整電圧Ｖ２が非直線的な曲線を描
く。
時間調整をする際に、基準電圧をＰＭＯ８、ＮＭＯ８の
２個の直列接続したＭＯ８形トランジスタ１３゜１４の
接続点から直接第１の差動増巾回路１の基準入力端に接
続しているために、第３図に示すようにＭＯ８Ｏ８形ン
ジスタの動作下限値（第３図のｖｌ）が電源電圧ＶＤＤ
の１／２となり、時間調整の範囲を可変抵抗ＶＲ１を変
化させることにより調整電圧Ｖ２が非直線的な曲線を描
く。
つまり時間調整の範囲は、第３図に示す２つの曲線には
さまれた電圧によって決まってしまい、第２図に示すよ
うに大きく調整範囲をとることができないという欠点が
あった。
さまれた電圧によって決まってしまい、第２図に示すよ
うに大きく調整範囲をとることができないという欠点が
あった。
尚第２図はコンデンサｃＴの電圧波形図である。
また基準電圧を設けるのに第４図に示すように３個のＭ
Ｏ８Ｏ８形ンジスタを構成した場合、出力である基準電
圧は、接地側のＭＯ８Ｏ８形ンジスタの端子からとるの
であるが、この場合の出力電圧は電源電圧ＶＤＤの１／
３となり調整範囲が広がるが、（第３図に示すＶｌが下
降する）ＭＯ８Ｏ８形ンジスタが３個になるため固有の
動作開始電圧ｖＴが３個分となりＭＯ８Ｏ８形ンジスタ
の動作下限値■１が低くなって、動作電圧範囲が狭くな
るという欠点がある。
Ｏ８Ｏ８形ンジスタを構成した場合、出力である基準電
圧は、接地側のＭＯ８Ｏ８形ンジスタの端子からとるの
であるが、この場合の出力電圧は電源電圧ＶＤＤの１／
３となり調整範囲が広がるが、（第３図に示すＶｌが下
降する）ＭＯ８Ｏ８形ンジスタが３個になるため固有の
動作開始電圧ｖＴが３個分となりＭＯ８Ｏ８形ンジスタ
の動作下限値■１が低くなって、動作電圧範囲が狭くな
るという欠点がある。
本考案は上述の点に鑑みて提供したものであって、発振
回路のコンデンサや抵抗にばらつきがあっても、所要の
時間を得るのに安定で広い調整範囲を得ることができる
発振回路を目的として提供したものである。
回路のコンデンサや抵抗にばらつきがあっても、所要の
時間を得るのに安定で広い調整範囲を得ることができる
発振回路を目的として提供したものである。
以下本考案の一実施例を図面により詳述する。
第５図中１，２は第１１第２の差動増巾回路である。
３はＲＳフリップフロップであって、このＲＳフリップ
フロップ３は２個のＮＯＲ回路で構成している。
フロップ３は２個のＮＯＲ回路で構成している。
１１．１２はインバータであり、これらインバータ１１
．１２は直列に接続している。
．１２は直列に接続している。
第１１第２の差動増巾器１，２の出力端をＲＳＳフッブ
フロップ３の入力端に夫々接続し、ＲＳフリップフロッ
プ３の出力をインバータ１１に入力し、インバータ１２
の出力端を第１、第２の差動増巾回路１，２の比較入力
端に夫々接続している。
フロップ３の入力端に夫々接続し、ＲＳフリップフロッ
プ３の出力をインバータ１１に入力し、インバータ１２
の出力端を第１、第２の差動増巾回路１，２の比較入力
端に夫々接続している。
５は調整回路であって、この調整回路５は固定抵抗Ｒと
可変抵抗ＶＲと固定抵抗Ｒとを直列接続して構成し、一
端を接地するとともに他端を電源に接続している。
可変抵抗ＶＲと固定抵抗Ｒとを直列接続して構成し、一
端を接地するとともに他端を電源に接続している。
８は基準電圧分圧回路で、この基準電圧分圧回路８は２
個のＮＭＯ８）ランジスタロ、７を直列接続し、接地側
のＮＭＯＳトランジスタ７のソースを接地するとともに
電源側のＮＭＯ８）ランジスタロのドレインを電源に接
続している。
個のＮＭＯ８）ランジスタロ、７を直列接続し、接地側
のＮＭＯＳトランジスタ７のソースを接地するとともに
電源側のＮＭＯ８）ランジスタロのドレインを電源に接
続している。
９は第３の差動増巾回路であって、この差動増巾回路９
は、出力が互いに相補関係になるように構成してあり接
地側のＮＭＯ８）ランジスタは定電流バイアスを供給す
るためのものである。
は、出力が互いに相補関係になるように構成してあり接
地側のＮＭＯ８）ランジスタは定電流バイアスを供給す
るためのものである。
可変抵抗ＶＲの可変端子を第３の差動増巾回路９の入力
端Ｃに接続し、基準電圧を供給する２個のＮＭＯＳトラ
ンジスタ６．７の接続点Ｂから第３の差動増巾回路９の
他の入力端りに接続する。
端Ｃに接続し、基準電圧を供給する２個のＮＭＯＳトラ
ンジスタ６．７の接続点Ｂから第３の差動増巾回路９の
他の入力端りに接続する。
そして第３の差動増巾回路９の２つの出力端を第１１第
２の差動増巾回路１，２の基準入力端に夫々接続する。
２の差動増巾回路１，２の基準入力端に夫々接続する。
次いで本考案の要部の動作を説明すると、先ず基準電圧
分圧回路８の接続点Ｂすなわち基準電圧は電源電圧ＶＤ
Ｄ値に関係なく電源電圧ＶＤＤの１／２となる。
分圧回路８の接続点Ｂすなわち基準電圧は電源電圧ＶＤ
Ｄ値に関係なく電源電圧ＶＤＤの１／２となる。
つまり第３の差動増巾回路９の入力端りに前記基準電圧
が供給される。
が供給される。
この第３の差動増巾回路９の入力端ＣＤの入力電圧が等
しいと第８図に示すように（第８図Ａ点）出力電圧は等
しい。
しいと第８図に示すように（第８図Ａ点）出力電圧は等
しい。
更に調整回路５の可変抵抗ＶＲを変化させることにより
、第３の差動増巾回路９の入力端Ｃの入力電圧は変化し
、入力端Ｃの入力電圧と入力端りの基準電圧の差が第３
の差動増巾回路９の出力電圧差となって第８図に示すよ
うな直線となる。
、第３の差動増巾回路９の入力端Ｃの入力電圧は変化し
、入力端Ｃの入力電圧と入力端りの基準電圧の差が第３
の差動増巾回路９の出力電圧差となって第８図に示すよ
うな直線となる。
即ち入力電圧に差を設けることによって時間調整の範囲
を広くとることができ、また基準電圧分圧回路８はＭＯ
８Ｏ８形ンジスタを２個にしているために、固有の動作
開始電圧ｖＴが小さく、よって動作電圧範囲が広い。
を広くとることができ、また基準電圧分圧回路８はＭＯ
８Ｏ８形ンジスタを２個にしているために、固有の動作
開始電圧ｖＴが小さく、よって動作電圧範囲が広い。
尚第９図はコンデンサｃＴの両端の電圧波形図を示して
いる。
いる。
第６図ａ ｐ ｌ） ｔ Ｃは本考案の調整回路５の他
の実施例を示し、固定抵抗Ｒと可変抵抗ＶＲの接続を示
している。
の実施例を示し、固定抵抗Ｒと可変抵抗ＶＲの接続を示
している。
第７図ａ 、ｂ ｔＣは本考案の基準電圧分圧回路８の
他の実施例を示し、ＮＭＯ８やＰＭＯＳトランジスタの
組合わせによる実施例を示している。
他の実施例を示し、ＮＭＯ８やＰＭＯＳトランジスタの
組合わせによる実施例を示している。
本考案は上述のように構成したので、従来例のように基
準電圧分圧回路においてＭＯ８形トランジスタを３個使
用する必要がなくなり、２個のＭＯ８形トランジスタで
動作電圧範囲を広くとることができて、発振回路におけ
る時間調整を安定で且つその範囲を広くとることができ
ることや、また調整範囲が直線的であり調整が容易とな
り、しかも抵抗値は数Ｍｇまで可能にすることができる
利点を有する。
準電圧分圧回路においてＭＯ８形トランジスタを３個使
用する必要がなくなり、２個のＭＯ８形トランジスタで
動作電圧範囲を広くとることができて、発振回路におけ
る時間調整を安定で且つその範囲を広くとることができ
ることや、また調整範囲が直線的であり調整が容易とな
り、しかも抵抗値は数Ｍｇまで可能にすることができる
利点を有する。
第１図は従来例の電気回路図、第２図は同上のコンデン
サの電圧波形図、第３図は同上の特性図、第４図は同上
の他の基準電圧の電気回路図、第５図は本考案の一実施
例の具体的な電気回路図、第６図は同上の調整回路の他
の実施例の電気回路図、第７図は同上の基準電圧分圧回
路の他の実施例の電気回路図、第８図は同上の特性図、
第９図は同上のコンデンサの電圧波形図であって、１は
第１の差動増巾回路、２は第２の差動増巾回路、３はＲ
Ｓフリップフロップ、４は時定数回路、５は調整回路、
６，７はＭＯ８形トランジスタ、８は基準電圧分圧回路
、９は第３の差動増巾回路、ＲＴは抵抗、ＣＴはコンデ
ンサ、Ｒは固定抵抗、■Ｒは可変抵抗、Ｃ２Ｄは第３の
差動増巾回路の入力端である。
サの電圧波形図、第３図は同上の特性図、第４図は同上
の他の基準電圧の電気回路図、第５図は本考案の一実施
例の具体的な電気回路図、第６図は同上の調整回路の他
の実施例の電気回路図、第７図は同上の基準電圧分圧回
路の他の実施例の電気回路図、第８図は同上の特性図、
第９図は同上のコンデンサの電圧波形図であって、１は
第１の差動増巾回路、２は第２の差動増巾回路、３はＲ
Ｓフリップフロップ、４は時定数回路、５は調整回路、
６，７はＭＯ８形トランジスタ、８は基準電圧分圧回路
、９は第３の差動増巾回路、ＲＴは抵抗、ＣＴはコンデ
ンサ、Ｒは固定抵抗、■Ｒは可変抵抗、Ｃ２Ｄは第３の
差動増巾回路の入力端である。
Claims (1)
- 第１１第２の差動増巾回路の出力端をＲＳフリップフロ
ップの夫々の入力端に接続し、前記ＲＳフリップフロッ
プの出力端を抵抗とコンデンサとの時定数回路に接続し
、コンデンサと抵抗との接続点から前記第１１第２の差
動増巾回路の比較入力端に夫々接続するとともに基準入
力端には基準電圧を夫々入力したＣＭＯ８発振回路にお
いて、固定抵抗と可変抵抗とを直列に接続し、一端を接
地するとともに他端を電源に接続した調整回路を構成し
、２個のＭＯ８Ｏ８形ンジスタを直列に接続し、一端を
接地するとともに他端を電源に接続しかつ前記２個のＭ
Ｏ８Ｏ８形ンジスタの接続点を出力とした基準電圧分圧
回路を構成し、前記基準分圧電圧回路からの電圧と、調
整回路からの電圧とを入力することによって、２組の出
力電圧が互いに相補関係となる第３の差動増巾回路の入
力端に夫々接続し、第３の差動増巾回路の２組の出力電
圧を第１１第２の差動増巾回路の入力端に夫々接続した
ことを特徴とするＣＭＯ８発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15897079U JPS5941636Y2 (ja) | 1979-11-15 | 1979-11-15 | Ｃｍｏｓ発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15897079U JPS5941636Y2 (ja) | 1979-11-15 | 1979-11-15 | Ｃｍｏｓ発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5677143U JPS5677143U (ja) | 1981-06-23 |
| JPS5941636Y2 true JPS5941636Y2 (ja) | 1984-12-01 |
Family
ID=29670193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15897079U Expired JPS5941636Y2 (ja) | 1979-11-15 | 1979-11-15 | Ｃｍｏｓ発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5941636Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5503832B2 (ja) * | 2005-08-11 | 2014-05-28 | 株式会社半導体エネルギー研究所 | 電圧制御発振回路、電圧制御発振回路を用いたフェーズ・ロックド・ループ回路、及びそれを備えた半導体装置 |
-
1979
- 1979-11-15 JP JP15897079U patent/JPS5941636Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5677143U (ja) | 1981-06-23 |
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