KR20030011833A - 전력 소모가 적은 바이어스 회로를 갖는 ｆｔ 배율기 증폭기 - Google Patents

전력 소모가 적은 바이어스 회로를 갖는 ｆｔ 배율기 증폭기 Download PDF

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Abstract

본 발명의 FT배율기 증폭기는 차동 트랜지스터 쌍(Q1, Q2)을 각각 포함하는 N개의 유사한 차동 증폭기 스테이지(22, 24)를 사용한다. 각 쌍의 베이스는 스테이지 입력을 형성하고, 각 쌍의 컬렉터는 스테이지 출력을 형성한다. 인접하는 스테이지의 입력은 인접하는 스테이지의 트랜지스터의 베이스를 상호 연결함으로써 직렬로 연결되어 각각의 스테이지가 동일한 입력 전류를 수신하여 증폭시킨다. 모든 스테이지의 출력은 병렬로 연결되어 증폭기 출력 전류를 생성하도록 스테이지 출력 전류(+IOUT, -IOUT)가 합산된다. 따라서 증폭기의 전류 이득은 각각의 증폭기 스테이지의 전류 이득의 N배이다. 한 세트의 바이어스 회로는 인접하는 스테이지 사이의 연결 노드에 적절한 바이어스 전압을 제공하도록 인접하는 입력을 가로 질러 분압기를 사용한다. 또한 각각의 바이어스 회로(26)는 상호 연결된 트랜지스터 베이스가 노드로부터 유도하는 전류량을 예상하고 이렇게 예상된 전류를 이들 트랜지스터 베이스에 공급하여, 베이스 전류가 분압기(R3, R7)에 의하여 제공된 바이어스 전압 내에 야기할 수 있는 오차를 보정한다.

Description

전력 소모가 적은 바이어스 회로를 갖는 ＦＴ 배율기 증폭기 {FT MULTIPLIER AMPLIFIER WITH LOW-POWER BIASING CIRCUIT}
바이폴러 트랜지스터 베이스 영역의 소수 캐리어 전하 축적으로 인하여 이 베이스 영역이 그 베이스와 이미터 사이에 커패시터로서 전기적으로 작용하게 된다. 베이스에 인가된 입력 신호의 주파수가 증가할 때 상기 커패시턴스가 트랜지스터의 전류 이득을 감소시키게 된다.
트랜지스터 증폭기의 전류 이득은 높은 입력 신호 주파수일수록 신속하게 떨어진다. 증폭기의 단락 전류 이득이 1로 떨어지는 주파수를 일반적으로 증폭기의 "전류 이득 대역폭" (FT)이라고 한다. 이것은 대역폭 및 전류 이득을 조합한 것으로서 증폭기의 성능 측정에 사용된다. 따라서 증폭기 설계는 이득과 대역폭 사이의 트레이드오프(tradeoff)이고, 보다 높은 FT를 가진 증폭기는 회로 설계자가 이 트레이드오프를 제조할 때 더욱 융통성을 가질 수 있게 된다.
도 1에는 입력 전류(IIN)를 증폭시켜 단일 스테이지 증폭기의 FT의 두 배인출력 전류(IOUT)를 생성하도록 배열된 두 개의 동일한 차동 증폭기 스테이지(12, 14)를 사용하는 공지된 "FT2배기" 증폭기가 예시되어 있다. 따라서, 예를 들면, 증폭기(10)는 소정 대역폭의 전류 이득의 대략 2배 또는 소정 전류 이득에 대한 대역폭의 대략 2배를 제공할 수 있다.
증폭기 스테이지(12)는 저항기(R1)에 의하여 연결되고 바이어스 전류원(I1, I2)을 동해 접지된 이미터를 갖는 두 개의 트랜지스터(Q1, Q2)를 포함한다. 동일한 차동 증폭기 스테이지(14)는 저항기(R2)에 의하여 연결되고 바이어스 전류원(I3, I4)을 통해 접지된 이미터를 갖는 두 개의 트랜지스터(Q3, Q4)를 포함한다. 저항기(R7, R8)는 트랜지스터(Q1, Q4) 베이스를 바이어스하고, 트랜지스터(Q2, Q3) 베이스는 상호 연결된다. 따라서 증폭기 스테이지(12, 14)는 입력 전류 신호(IIN)가 증폭기 스테이지 입력 양자 모두를 통과하도록 직렬로 연결된 입력을 갖는다. 따라서 각각의 증폭기 스테이지는 동일한 입력 전류를 증폭시킨다. 증폭기 출력 차동 전류(IOUT)는 트랜지스터(Q1, Q3)의 상호 연결된 컬렉터 및 트랜지스터(Q2, Q4)의 상호 연결된 컬렉터에 나타난다. 두 개의 스테이지의 출력(트랜지스터 컬렉터)이 병렬로 연결되기 때문에, 이들 출력 전류가 합산되어 전류(IOUT)를 생성한다. 따라서, 두 스테이지 증폭기(10)의 전류 이득 대역폭은 단일 스테이지만을 사용하는 증폭기 전류 이득 대역폭의 2배이다.
모든 트랜지스터(Q1-Q4)가 적절하게 바이어스될 때, 각각의 스테이지는 최대동적 범위로 동작한다. 도 1의 증폭기 회로를 구현하는 한 가지 실질적인 어려움은 트랜지스터(Q1, Q4) 베이스에 공용 모드 평균 전압(V1, V2)과 동일한 바이어스 전압(V3)을 제공하도록 트랜지스터(Q2, Q3)의 베이스를 적절하게 바이어스하는 것이다.
일부 종래 기술의 FT2배기 증폭기 회로는 간단한 전압원(16)을 사용하여 트랜지스터(Q2, Q3)의 베이스를 정확한 바이어스 전압(V3)으로 바이어스한다. 전압원(16)의 출력 전압을 적절하게 조정하기 위하여, 베이스 전압(V1, V2)을 정확하게 예상하는 것이 필요하지만 이는 그렇게 용이하지 않는 경우가 종종 있다.
도 2에는 전압(V1, V2)을 감지하여 트랜지스터(Q2, Q3)의 베이스에 정확한 바이어스 전압(V3)을 자동적으로 발생시키는 바이어스 회로(18)를 사용하는 종래 기술의 FT2배기 증폭기가 예시되어 있다. 바이어스 회로(18)는 두 개의 저항기(R3, R4) 및 하나의 (전압) 이득 피드백 증폭기(20)를 포함한다. 트랜지스터(Q1, Q4)의 베이스 사이에 직렬로 연결된 한 쌍의 저항기(R3, R4)가 분압기로서 작용하여 트랜지스터(Q2, Q3)의 베이스에 필요한 바이어스 전압 V3 = (V1+V2)/2를 생성한다. 증폭기(20)는 트랜지스터(Q2, Q3)의 베이스를 저항기(R3, R4)로부터 분리한다. 저항기(R3, R4)를 베이스(Q2, Q3)에 직접 연결하기 위하여 증폭기(20)를 생략하는 경우, 트랜지스터(Q2, Q3)에 의하여 유도된 복합 베이스 바이어스 전류(IB)는 저항기(R3, R4)를 통하여 공급될 수 있다. 이로써 저항기(R3, R4)에 걸친 전압 강하가 증가될 수 있으므로 전압(V3)의 크기가 원하는 레벨 이하로 낮아지게 된다. 증폭기(20)는 고입력 임피던스를 갖기 때문에, 저항기(R3, R4)를 통해 거의 전류를 유도하지 않으면서 필요한 베이스 전류를 공급할 수 있으므로 적절한 바이어스 레벨로 전압(V3)을 유지하게 된다. 증폭기(20)의 한 가지 단점은 이것은 용량 부하를 구동하는 증폭기이기 때문에, 이것은 어떤 조건 하에서는 불안정성할 수 있다.
그럼에도 불구하고, 도 2의 두 스테이지 "FT2배기" 증폭기는 여러 가지 응용에 사용되고 있다. 그러나 증폭기의 FT를 더 증가시키기 위하여 두 개 이상의 스테이지를 포함하도록 증폭기를 확장시키는 것은 실질적이지 않다. 도 2에 예시된 두 스테이지 실시예에 있어서, 바이어스 전압(V3)은 차동 신호의 대향하는 두 개의 말단이 평균이기 때문에 실질적으로 일정하다. 따라서 단일 이득 증폭기(20)가 DC 신호를 증폭시킨다. 두 개 이상의 스테이지를 포함하도록 두 스테이지 증폭기를 확장시키는 경우, 한 세트의 단일 이득 증폭기가 연속하는 스테이지 사이의 교차점에 공급할 수 있는 바이어스 전압은 이들 전압이 차동 신호의 두 말단의 일반적인 모드 평균일 수 없기 때문에 입력 신호와 동일한 주파수로 진동할 수 있다. 따라서 단일 이득 증폭기는 쓸모없는 고주파수로 동작할 수 있다.
모든 조건 하에서 안정적이고 증폭기가 두 개 이상의 스테이지를 사용할 수 있으며, FT배율기 증폭기 내의 트랜지스터의 베이스를 간단하면서 전력 소모가 적게 자동으로 바이어스할 수 있는 회로가 요구되고 있다.
본 발명은 일반적으로 트랜지스터 증폭기에 관한 것으로서, 보다 구체적으로는 전력 소모가 적은 바이어스 회로를 갖는 FT2배기 증폭기에 관한 것이다.
도 1 및 도 2는 종래 기술의 FT2배기 증폭기의 개략도이다.
도 3은 본 발명에 따른 두개의 스테이지 FT2배기 증폭기의 개략도이다.
도 4는 본 발명에 따른 N개의 스테이지 2배기 증폭기의 블록도이다.
본 발명에 따른 FT배율기 증폭기는 각각이 동일 입력 전류를 수신하여 증폭시키도록 직렬로 연결된 입력을 갖는 N 유사 차동 증폭기 스테이지를 사용한다. 스테이지 출력 전류는 증폭기 출력 전류를 생성하도록 합산되고 이로써 증폭기의 전류 이득이 각각의 증폭기 스테이지의 전류 이득의 N배가 된다. 각각의 증폭기 스테이지는 차동 트랜지스터 쌍을 포함하고, 인접하는 스테이지는 이 스테이지의 하나의 트랜지스터 베이스를 인접하는 스테이지의 다른 하나의 트랜지스터 베이스에 회로 노드로 상호 연결함으로써 직렬로 연결된다.
인접하는 증폭기 스테이지 사이의 접합부의 회로 노드 각각에 대하여, 증폭기는 두 개의 인접하는 스테이지의 다른 트랜지스터의 베이스의 공통 모드 평균 전압과 동일한 적절한 바이어스 전압을 회로 노드에 제공하는 분압기를 갖는 대응하는 바이어스 회로를 포함한다.
본 발명에 따르면 바이어스 회로는 대응하는 노드에 전류 미러를 통해 연결되는 기준 트랜지스터를 또한 포함한다. 기준 트랜지스터는 증폭기 스테이지 트랜지스터에 적절한 치수로 되고 바이어스되어, 바이어스 회로에 대응하는 노드에 연결된 증폭기 스테이지 트랜지스터의 베이스에 의하여 유도된 베이스 전류에 비례하는 베이스 전류를 유도한다. 전류 미러는 기준 트랜지스터의 베이스 전류를 적절한 이득으로 증폭시켜 증폭기 스테이지 트랜지스터에 의하여 유도된 베이스 전류에 일치되는 바이어스 전류를 회로 노드에 공급한다.
바이어스 회로는 피드백 증폭기를 사용하지 않으므로 안정적이고, 소형의 기준 트랜지스터 및 높은 이득을 가진 전류 미러를 사용함으로써 바이어스 회로는 전력을 거의 소모하지 않는다.
따라서, 본 발명의 목적은 멀티스테이지 FT배율기 증폭기를 제공하는 것이다.
본 발명의 다른 목적은 FT배율기 증폭기의 트랜지스터의 상호 연결된 베이스를 자동적으로 바이어스하는, 안정적이며 전력 소모가 적은 회로를 제공하는 것이다.
본 명세서의 결론부에서 본 발명의 주제를 특히 지적하고 명확하게 주장하고 있다. 그러나 당업자는 동일 부재에 동일 도면 부호로 표기된 첨부 도면을 참조하여 개시된 본 명세서의 나머지 부분을 읽어봄으로써 본 발명의 구성 및 동작 방법을 다른 장점 및 목적과 함께 충분히 이해할 수 있을 것이다.
도 3은 차동 입력 전류(IIN)에 응답하여 차동 출력 전류(IOUT)를 생성하는 본 발명에 따른 FT2배기 증폭기(21)의 블록도이다. 증폭기(21)는 각각이 동일 차동입력(IIN)을 증폭시켜 유사한 크기의 출력 전류를 생성하도록 직렬로 연결된 두 개의 동일 차동 증폭기 스테이지(22, 24)를 포함한다. 두 개의 스테이지의 출력 전류는 합산되어 각각의 스테이지(22, 24)의 출력 전류 크기의 두 배인 증폭기 출력 전류(IOUT)를 생성한다. 본 발명에 따른 바이어스 회로(26)는 증폭기 스테이지(22, 24) 사이의 접합부를 적절하게 바이어스함으로써 스테이지(22, 24)의 다른 입력의 공용 모드 평균 전압(V1, V2)과 동일한 베이스 전압(V3)을 유지할 수 있다.
증폭기 스테이지
증폭기 스테이지(22)는, 저항기(R1)를 통해 상호 연결되며 각각이 별개의 바이어스 전류원(I1, I2)에 연결되는 이미터를 갖는 두 개의 트랜지스터(Q1, Q2)를 포함하는 종래의 차동 증폭기이다. 스테이지(22)와 유사하게 증폭기 스테이지(24)는, 저항기(R2)를 통해 연결되며 별개의 바이어스 전류원(I3, I4)에 결합되는 이미터를 갖는 두 개의 트랜지스터(Q3, Q4)를 포함한다. 저항기(R7, R8)는 트랜지스터(Q1, Q4)의 베이스를 바이어스한다. 트랜지스터(Q2, Q3)의 베이스는 입력 전류 신호(IIN)가 증폭기 스테이지(22, 24) 양자 모두를 통과하도록 상호 연결된다. 따라서 스테이지(22, 24) 각각이 입력 전류(IIN)를 증폭시켜 트랜지스터 바이어싱에 의하여 결정된 이득을 갖는 트랜지스터(Q1/Q2 또는 Q3/Q4)의 컬렉터에 출력 전류를 생성한다. 트랜지스터(Q1)의 컬렉터는 트랜지스터(Q3)의 컬렉터에 연결되고 트랜지스터(Q2)의 컬렉터는 트랜지스터(Q4)의 컬렉터에 연결되므로 두 개의 스테이지(22, 24)의 차동 출력 전류가 합산되어 증폭기 출력 전류(IOUT)를 생성한다. 두 개의 스테이지(22, 24)가 동일하고, 동일 입력 전류를 증폭시키기 때문에, 이들 각각이 트랜지스터(Q1/Q2 또는 Q3/Q4)의 컬렉터에 유사한 차동 출력 전류를 생성한다. 따라서 증폭기(21)는 각각의 증폭기 스테이지(22, 24)와 동일한 대역폭을 갖지만, 전류 이득은 각각의 스테이지(22, 24)의 대략 2배를 제공한다.
바이어스 회로
증폭기 스테이지(22, 24) 양자 모두가 완전한 동적 범위 전위를 실질적으로 실현하는 것을 확실하게 하기 위하여, 바이어스 회로(26)가 트랜지스터(Q2, Q3)의 베이스를 공용 모드 평균 전압 (V1+V2)/2과 동일한 바이어스 전압(V3)까지 바이어스하는 것이 필요하다. 여기서 전압(V1)은 트랜지스터(Q1) 베이스의 입력 전압이며 전압(V2)은 트랜지스터(Q4)의 베이스 입력 전압이다. 바이어스 회로(26)는 트랜지스터(Q1, Q2)의 베이스 사이에 연결되는 저항기(R3) 및 이와 짝을 이루어 트랜지스터(Q3, Q4) 베이스 사이에 연결되는 저항기(R4)를 포함한다. 저항기(R3, R4)는 분압기로서 작용하여 트랜지스터(Q2, Q3)의 베이스에 원하는 바이어스 전압(V3)을 생성한다. 저항기(R3, R4)는 적합한 크기로 제조되므로 상당량의 입력 전류(IIN)를 증폭기 스테이지(22, 24) 둘레로 단락시키지 않는다.
트랜지스터(Q2, Q3)의 베이스는 전류(IB)를 유도한다. 저항기(R3, R4)로 (V1+V2)/2와 동일한 전압(V3)를 설정하기 위해서는, 바이어스 회로(26)는 트랜지스터(Q2, Q3)의 베이스가 저항기(R3, R4)를 통해서는 전류(IB)를 전혀 유도하지 않도록 확실하게 해야 한다. 전류(IB) 모두가 저항기(R3, R4)를 거쳐 공급되는 경우 전압(V3)은 원하는 평균 전압 (V1+V2)/2에서 IBR만큼 감소될 수 있다. 여기서 R은 저항기(R3, R4)의 저항이다. 따라서 증폭기 스테이지(22, 24)는 완전한 동적 범위 전위로 동작하지 않을 수 있다. 바이어스 회로(26)가 필요한 베이스 전류(IB)를 트랜지스터(Q2, Q3)의 베이스에 공급함으로써 베이스 전류가 저항기(R3, R4)를 통과하지 않아도 된다.
바이어스 회로(26)는 전원(VCC)에 연결된 컬렉터 및 전류원(I5)에 결합된 이미터를 갖는 기준 트랜지스터(Q5)를 포함한다. 기준 트랜지스터(Q5)는 트랜지스터(Q1-Q4)에 상당하는 크기를 가지며, 전류원(I5)은 소스(I1-I4)에 상당하는 크기를 가지므로 기준 트랜지스터(Q5)는 모든 조건 하에서 트랜지스터(Q2, Q3)에 의하여 유도된 복합 베이스 전류보다 K배 더 적은 베이스 전류(IB')를 유도한다. 바이어스 회로(26)는 한 쌍의 트랜지스터(Q6, Q7) 및 이들 트랜지스터(Q6, Q7)의 이미터를 전압원(VCC)에 연결하는 한 쌍의 저항기(R9, R10)에 의하여 형성된 전류 미러(28)를 또한 포함한다. 트랜지스터(Q6, Q7)의 베이스와 트랜지스터(Q6)의 컬렉터는 트랜지스터(Q5)의 베이스에 연결되는 한편, 트랜지스터(Q7)의 컬렉터는 트랜지스터(Q2, Q3)의 베이스에 결합된다.
트랜지스터(Q6, Q7) 및 저항기(R9, R10)는 트랜지스터(Q7)의 컬렉터 전류가 트랜지스터(Q6)의 베이스 전류(IB')의 K배가 되는 크기로 된다. 전류(IB')가 IB/K이고 전류 미러 이득이 K인 경우, 트랜지스터(Q7)의 컬렉터 전류는 IB이다. 따라서 트랜지스터(Q7)는 트랜지스터(Q2, Q3)가 필요로 하는 베이스 전류(IB) 모두를 공급하고, 이들 베이스 전류는 어느 것도 저항기(R3 또는 R4)를 통과하지 않는다. 따라서 트랜지스터(Q2, Q3)의 바이어스 전압(V3)은 모든 회로 동작 조건 하에서 원하는 공용 모드 평균 전압(V1, V2)에 유지된다. 바이어스 회로(26)는 피드백 회로가 아니기 때문에 안정적이다.
K의 값(IB/IB'비 및 전류 미러(28)의 전류 이득)은 정(正)의 수이며 상수일 필요는 없다. 트랜지스터(Q2, Q3)보다 더 작지만, 바람직하기로는 동일 집적 회로 상에서 동일 공정에 의하여 제조된 기준 트랜지스터(Q5)를 먼저 선택함으로써 K를 선택할 수 있다. 이로써 IB가 변하더라도 IB'가 IB/K를 그대로 유지하는 것이 확실하게 된다. 전류 미러(28)의 이득은 트랜지스터(Q6, Q7) 및 저항기(R9, R10)의 상대적인 치수를 조정함으로써 조정될 수 있다.
K의 값을 상당히 크게 선택함으로써 바이어스 회로(26)의 전력 소모를 적게 유지할 수 있다. 이것이 전류원(I5)가 기준 트랜지스터(Q5)를 통해 유도하도록 제한한다. 그러나 K의 값이 지나치게 클 때, 기준 트랜지스터(Q5)는 전류 미러(28)를 이득이 K인 선형 동작 범위 내에 유지시키는데 충분한 베이스 전류(IB')를 유도할 수 없고, 따라서 바이어스 회로가 적절한 베이스 전류 크기를 제공하지 못한다.
N개의 스테이지 FT배율기 증폭기
도 4는 도 3의 스테이지(22 또는 24)와 각각 유사한 N개의 증폭기 스테이지(A1-AN)를 갖는 본 발명에 따른 증폭기(30)의 도면이다. 증폭기 입력은 각각의 증폭기 스테이지(A1-AN)가 동일 입력 전류(IIN)를 증폭시키도록 직렬로 연결되어 있다. 모든 증폭기 스테이지(A1-AN)의 출력 단자는 병렬로 연결되고, 이로써 이들의 출력 전류가 합산되어 증폭기 출력 전류(IOUT)를 생성한다. 따라서 증폭기(30)는 각각의 개별 스테이지(A1-AN)의 출력 전류보다 N배 더 큰 출력 전류(IOUT)를 생성한다.
각각의 스테이지(A1-AN)의 입력을 가로 질러 연결된 일련의 저항기(R(1)-R(N))는 분압기로서 작용하여 적절한 바이어스 전압(V(2)-V(N))을 인접하는 쌍의 증폭기 스테이지(A1-AN) 사이의 각 접합부에 공급한다. 도 2의 트랜지스터(Q5) 및 전류원(I5)과 유사한 일련의 트랜지스터(Q5(1)-Q5(N-1)) 및 전류원(I5(1)-I5(N-1))은 기준 전류를 도 3의 전류 미러(28)와 유사한 일련의 전류 미러(28(1)-28(N-1))에 제공한다. 전류 미러는 적절한 바이어스 전류 입력(IB1-IB(N-1))을 인접하는 증폭기 스테이지(A1-AN) 사이의 접합부에 제공한다.
따라서 각각의 증폭기 스테이지의 대략 N배인 전류 이득을 제공하도록 직렬로 연결된 입력 및 병렬로 연결된 출력을 갖는 N 유사 증폭기 스테이지를 사용하는 증폭기가 기재되어 있다. 증폭기는 증폭기 스테이지 입력 사이의 접합부에 대한 적절한 바이어싱을 위하여 본 발명에 따른 하나 이상의 안정적이며 전력 소모가 적은 바이어싱 회로를 사용한다. 전술한 설명에서는 본 발명의 바람직한 실시예에관하여 개시되어 있지만, 당업자는 본 발명의 범위를 벗어나지 않고 여러 가지로 변경 및 변형할 수 있다. 따라서 특허청구범위는 본 발명의 진정한 취지 및 범위 내에 이들 모든 변형예를 포함시키는 것이다.

Claims (14)

  1. 입력 전류에 응답하여 증폭기 출력 전류를 생성하도록 입력 전류를 증폭시키는 증폭기에 있어서,
    제1, 제2 및 제3 노드,
    상기 제1 노드와 상기 제2 노드 사이에 연결되는 제1 증폭기 스테이지,
    상기 제2 노드와 상기 제3 노드 사이에 연결되는 제2 증폭기 스테이지,
    상기 제1 및 제2 증폭기 스테이지 중 적어도 하나의 증폭기 트랜지스터에 상당하는 치수이며 바이어스되어, 전류(IB)를 상수 K로 나눈 값과 실질적으로 동일한 크기의 베이스 전류(IB')를 생성하는 기준 트랜지스터(Q5), 및
    상기 베이스 전류를 수신하며 이에 응답하여 상수 K와 실질적으로 동일한 전류 이득을 갖는 크기의 바이어스 전류(IB)를 생성하고, 상기 바이어스 전류를 상기 제2 노드에 공급하는 수단
    을 포함하고,
    상기 입력 전류는 제1 노드로 수신되고,
    상기 입력 전류는 상기 제1 증폭기 스테이지를 거쳐 상기 제1 노드와 상기 제2 노드 사이를 통과하고,
    상기 제1 증폭기 스테이지는 상기 입력 전류를 증폭하여 상기 증폭기 출력 전류의 제1 부분을 생성하며,
    상기 입력 전류는 상기 제2 증폭기 스테이지를 거쳐 상기 제2 노드와 상기 제3 노드 사이를 통과하고,
    상기 제2 증폭기 스테이지는 상기 입력 전류를 증폭하여 상기 증폭기 출력 전류의 제2 부분을 생성하며,
    상기 제1 및 제2 증폭기 스테이지는 상기 제2 노드로부터 바이어스 전류(IB)를 유도하는 증폭기 트랜지스터를 포함하는
    증폭기.
  2. 제1항에 있어서,
    상기 상수 K는 1보다 큰 증폭기.
  3. 제1항에 있어서,
    상기 베이스 전류를 수신하는 수단은 전류 미러를 포함하는 증폭기.
  4. 제1항에 있어서,
    상기 기준 트랜지스터를 바이어스하는 전류원을 더 포함하는 증폭기.
  5. 제1항에 있어서,
    상기 증폭기 트랜지스터 및 상기 기준 트랜지스터는 동일한 집적회로 내에위치하는 증폭기.
  6. 제1항에 있어서,
    상기 제1 노드와 상기 제2 노드 사이에 연결되는 제1 저항기(R3) 및
    상기 제1 노드와 상기 제2 노드 사이에 연결되는 제2 저항기(R4)
    를 더 포함하는 증폭기.
  7. 제1항에 있어서,
    상기 제1 증폭기 스테이지는
    베이스, 이미터 및 컬렉터를 각각 갖는 제1 및 제2 증폭기 트랜지스터(Q1, Q2),
    상기 제1 증폭기 트랜지스터의 이미터와 상기 제2 증폭기 트랜지스터의 이미터 사이에 연결된 제1 저항기(R1),
    상기 제1 증폭기 트랜지스터의 이미터에 연결된 제1 전류원(I1), 및
    상기 제2 증폭기 트랜지스터의 이미터에 연결된 제2 전류원(I2)
    을 포함하며,
    상기 제1 증폭기 트랜지스터의 베이스는 상기 제1 노드에 연결되고,
    상기 제2 증폭기 트랜지스터의 베이스는 상기 제2 노드에 연결되며,
    상기 제2 증폭기 트랜지스터의 베이스는 상기 제2 노드로부터 상기 바이어스 전류의 제1 부분을 유도하고,
    상기 제2 증폭기 스테이지는
    베이스, 이미터 및 컬렉터를 각각 갖는 제3 및 제4 증폭기 트랜지스터(Q3, Q4),
    상기 제1 증폭기 트랜지스터의 이미터와 상기 제2 증폭기 트랜지스터의 이미터 사이에 연결된 제3 저항기(R3),
    상기 제3 증폭기 트랜지스터의 이미터에 연결된 제3 전류원(I3), 및
    상기 제4 증폭기 트랜지스터의 이미터에 연결된 제4 전류원(I4)
    을 포함하며,
    상기 제3 증폭기 트랜지스터의 베이스는 상기 제2 노드에 연결되고,
    상기 제4 증폭기 트랜지스터의 베이스는 상기 제3 노드에 연결되며,
    상기 제3 증폭기 트랜지스터의 베이스는 상기 제2 노드로부터 상기 바이어스 전류의 제2 부분을 유도하는
    증폭기.
  8. 제7항에 있어서,
    상기 기준 트랜지스터(Q5)는 상기 제2 및 제3 증폭기 트랜지스터와 동일한 치수이며 바이어스되어 상기 제2 및 제3 증폭기가 유도한 바이어스 전류와 실질적으로 동일한 크기의 베이스 전류(IB)를 생성하는 증폭기.
  9. 입력 전류에 응답하여 증폭기 출력 전류를 생성하도록 입력 전류를 증폭시키는 증폭기에 있어서,
    제1, 제2 및 제3 노드,
    베이스, 이미터 및 컬렉터를 각각 갖는 제1 및 제2 증폭기 트랜지스터(Q1, Q2),
    상기 제1 증폭기 트랜지스터의 이미터와 상기 제2 증폭기 트랜지스터의 이미터 사이에 연결된 제1 저항기(R1),
    상기 제1 증폭기 트랜지스터의 이미터에 연결된 제1 전류원(I1),
    상기 제2 증폭기 트랜지스터의 이미터에 연결된 제2 전류원(I2),
    베이스, 이미터 및 컬렉터를 각각 갖는 제3 및 제4 증폭기 트랜지스터(Q3, Q4),
    상기 제1 증폭기 트랜지스터의 이미터와 상기 제2 증폭기 트랜지스터의 이미터 사이에 연결된 제3 저항기(R3),
    상기 제3 증폭기 트랜지스터의 이미터에 연결된 제3 전류원(I3),
    상기 제4 증폭기 트랜지스터의 이미터에 연결된 제4 전류원(I4),
    이미터, 베이스 및 컬렉터를 갖는 기준 트랜지스터(Q5),
    상기 기준 트랜지스터의 이미터에 연결된 제5 전류원, 및
    베이스 전류를 수신하고 이에 응답하여 상수 K와 실질적으로 동일한 전류 이득을 갖는 바이어스 전류(IB)를 생성하고, 상기 바이어스 전류를 상기 제2 노드에공급하는 전류 미러
    를 포함하고,
    상기 입력 전류는 제1 노드로 수신되고,
    상기 제1 증폭기 트랜지스터의 베이스는 상기 제1 노드에 연결되며, 상기 제2 증폭기 트랜지스터의 베이스는 상기 제2 노드에 연결되고,
    상기 제2 증폭기 트랜지스터의 베이스는 상기 제2 노드로부터 상기 바이어스 전류의 제1 부분을 유도하며,
    상기 제3 증폭기 트랜지스터의 베이스는 상기 제2 노드에 연결되며, 상기 제4 증폭기 트랜지스터의 베이스는 상기 제3 노드에 연결되고,
    상기 제3 증폭기 트랜지스터의 베이스는 상기 제2 노드로부터 상기 바이어스 전류(IB)의 제2 부분을 유도하고,
    상기 제5 전류원 및 상기 기준 트랜지스터는 상기 제2 및 제3 트랜지스터에 상당하는 치수로 되어 상기 기준 트랜지스터가 상기 바이어스 전류(IB)를 상수 K로 나눈 값과 실질적으로 동일한 크기의 베이스 전류(IB')를 생성하는
    증폭기.
  10. 제9항에 있어서,
    상기 상수 K는 1보다 큰 증폭기.
  11. 제9항에 있어서,
    상기 증폭기 트랜지스터 및 상기 기준 트랜지스터는 동일한 집적회로 내에 위치하는 증폭기.
  12. 제1항에 있어서,
    상기 제1 노드와 상기 제2 노드 사이에 연결되는 제1 저항기(R3) 및
    상기 제1 노드와 상기 제2 노드 사이에 연결되는 제2 저항기(R4)
    를 더 포함하는 증폭기.
  13. 증폭기 출력 전류를 생성하도록 입력 전류를 증폭시키는 증폭기에 있어서,
    2보다 더 큰 상수인 N개의 증폭기 스테이지, 및
    상기 증폭기 스테이지의 상호 연결된 입력 쌍으로부터 유도된 전류를 예상하고, 상기 예상된 전류와 일치되는 바이어스 전류를 상기 상호 연결된 입력 각각에 공급하는 바이어싱 수단
    을 포함하고,
    상기 각각의 증폭기 스테이지는 증폭기 스테이지 입력을 형성하는 베이스 및 증폭기 스테이지 출력을 형성하는 컬렉터를 갖는 차동 트랜지스터 쌍을 포함하고, 상기 증폭기 스테이지 입력은 상기 트랜지스터 쌍의 상호 연결된 베이스에 직렬로 연결됨으로써 각각의 증폭기 스테이지가 상기 입력 전류를 수신하고 증폭시켜 별개의 증폭기 스테이지 출력 전류를 생성하며, 상기 스테이지의 출력은 병렬로 연결됨으로써 모든 증폭기 스테이지 출력 전류가 합산되어 상기 증폭기 출력 전류를 형성하는
    증폭기.
  14. 제14항에 있어서, 상기 바이어싱 수단이
    상기 스테이지의 상호 연결된 입력으로부터 유도된 상기 전류에 비례하는 베이스 전류를 생성하는 치수로 바이어스되어 있는 적어도 하나의 트랜지스터 및
    상기 베이스 전류를 미러링(mirroring)하여 상기 상호 연결된 입력 각각에 공급되는 상기 바이어스 전류를 생성하는 적어도 하나의 전류 미러
    를 포함하는 증폭기.
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