JPS594027A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS594027A JPS594027A JP11294882A JP11294882A JPS594027A JP S594027 A JPS594027 A JP S594027A JP 11294882 A JP11294882 A JP 11294882A JP 11294882 A JP11294882 A JP 11294882A JP S594027 A JPS594027 A JP S594027A
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- JP
- Japan
- Prior art keywords
- wiring
- extraneous matter
- aluminum
- reactive ion
- semiconductor wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、アルミニウム或はアルミニウム合金のパタ
ーンを有する各種の半導体装置の製造方法に関する。
ーンを有する各種の半導体装置の製造方法に関する。
半導体装置の製造工程にはいくつかのエツチング工程が
あるが、ＬＳＩのような高密度の素子を有する半導体装
置を製造するためには、とり分は高精度の微細加工が必
要である。電極、配線となるアルミニウム被膜或はアル
ミニウム合金被膜についても、近年微細加工が可能な反
応性イオンエツチング法によってパターニングされるこ
とが多くなり、加工精度が著しく向上した。
あるが、ＬＳＩのような高密度の素子を有する半導体装
置を製造するためには、とり分は高精度の微細加工が必
要である。電極、配線となるアルミニウム被膜或はアル
ミニウム合金被膜についても、近年微細加工が可能な反
応性イオンエツチング法によってパターニングされるこ
とが多くなり、加工精度が著しく向上した。
この反応性イオンエツチング法によるアルミニウム或は
アルミニウム合金被膜のエツチングは、真空容器中に設
置された１対の平行電極の一方にエツチングすべき半導
体ウニ１１を載置し、この真空容器に塩素を含むガスを
導入した状態で前記平行電極間に高周波電圧を印加して
ガスプラズマを発生させ、真空容器中の反応性イオンや
ラジカルによって試料をエツチングする方法である。
アルミニウム合金被膜のエツチングは、真空容器中に設
置された１対の平行電極の一方にエツチングすべき半導
体ウニ１１を載置し、この真空容器に塩素を含むガスを
導入した状態で前記平行電極間に高周波電圧を印加して
ガスプラズマを発生させ、真空容器中の反応性イオンや
ラジカルによって試料をエツチングする方法である。
第１図には上記の反応性イオンエツチング法たよりパタ
ーニングされたアルミニウムの配線パターンを有する半
導体ウェーハ１０の一例を示す。ここで１１は半導体基
板であり、この基板ｌノ上には、熱酸化法により形成さ
れたＳｔＯ。
ーニングされたアルミニウムの配線パターンを有する半
導体ウェーハ１０の一例を示す。ここで１１は半導体基
板であり、この基板ｌノ上には、熱酸化法により形成さ
れたＳｔＯ。
膜（シリコン酸化膜）ｚ２を介し、約５ ｏｏｏｌの厚
さを有するポリシリコン配線１３が形成されている。そ
して、このポリシリコン配線１３を覆うように膜厚８０
００Ａ程度の８１０．膜１４が全面にＣＶＤ法により形
成されており、このＳｔＯ，膜Ｉ４上には、前記ポリシ
リコン配線１３と直交するような向きで、前述の反応性
イオンエツチング法により、アルミニウム或はアルミニ
ウム合金による配線１５（以下ＡＩ配線）が瘉゛成され
ている。このＡＪ配線１５上に示すＩ６は、上記反応性
イオンエツチングにおけるｈｅ配線１５形成のための７
オトレジロトを示したものである。
さを有するポリシリコン配線１３が形成されている。そ
して、このポリシリコン配線１３を覆うように膜厚８０
００Ａ程度の８１０．膜１４が全面にＣＶＤ法により形
成されており、このＳｔＯ，膜Ｉ４上には、前記ポリシ
リコン配線１３と直交するような向きで、前述の反応性
イオンエツチング法により、アルミニウム或はアルミニ
ウム合金による配線１５（以下ＡＩ配線）が瘉゛成され
ている。このＡＪ配線１５上に示すＩ６は、上記反応性
イオンエツチングにおけるｈｅ配線１５形成のための７
オトレジロトを示したものである。
第２図および第３図はそれぞれ第１図の半導体装置￥Ａ
−Ａ’およびＢ −Ｂ’に沿う面で切った断面図で、
この断面図に示すように、アルミニウム被膜の反応性イ
オンエツチングにより形成した１ｇ配線１５の側壁には
薄膜状の付着物１７が形成される。この付着物１７は、
Ａｌ（アルミニウム）、（１（塩素）およびＣ（炭素）
等から成るもので、第３図で示すように、ポリシリコン
配線１３間の凹部に形成されたＡｇ配線１５部分では、
Ａ６配線１５の膜厚よりも高く成長し、またこの付着物
１７は、アルミニウム被膜をエツチングしてＡ６配線１
５とした後、引き続き行なわれるレジスト剥離溶液或は
０゜プラズマを用いたレジスト除去工程によっても完全
に除去できない。この付着物１７が残ったまま半導体装
置の絶縁保護のために、周知のＰＳＧ膜（リン硅酸ガラ
ス膜）をウェーハ１０表面に形成すると、ＰＳＧ膜１８
は、第４図に示すように付着物１７に沿いＡ６配線１５
の両側面において異常に盛り上って形成される。このよ
うな異常な形状のＰＳＧ膜１８では、図の１９ａ。
−Ａ’およびＢ −Ｂ’に沿う面で切った断面図で、
この断面図に示すように、アルミニウム被膜の反応性イ
オンエツチングにより形成した１ｇ配線１５の側壁には
薄膜状の付着物１７が形成される。この付着物１７は、
Ａｌ（アルミニウム）、（１（塩素）およびＣ（炭素）
等から成るもので、第３図で示すように、ポリシリコン
配線１３間の凹部に形成されたＡｇ配線１５部分では、
Ａ６配線１５の膜厚よりも高く成長し、またこの付着物
１７は、アルミニウム被膜をエツチングしてＡ６配線１
５とした後、引き続き行なわれるレジスト剥離溶液或は
０゜プラズマを用いたレジスト除去工程によっても完全
に除去できない。この付着物１７が残ったまま半導体装
置の絶縁保護のために、周知のＰＳＧ膜（リン硅酸ガラ
ス膜）をウェーハ１０表面に形成すると、ＰＳＧ膜１８
は、第４図に示すように付着物１７に沿いＡ６配線１５
の両側面において異常に盛り上って形成される。このよ
うな異常な形状のＰＳＧ膜１８では、図の１９ａ。
１９ｂで示すようなｐｓｃＢ５ｚ８のエツジ部分にクラ
ンクが発生し、半導体装置の絶縁性を劣化させる恐れが
ある。
ンクが発生し、半導体装置の絶縁性を劣化させる恐れが
ある。
また、この付着物１７は導電性はないが、半導体装置の
電気的信頼性を低下させる。
電気的信頼性を低下させる。
この発明は上記のような点に鑑みなされたもので、反応
性イオンエツチング法によりエツチングされたアルミニ
ウム或はアルミニウム合金配線パターンの側壁に付着す
る付着物を、完全に除去することができ、半導体装置の
絶縁性および電気的信頼性の向上に効果的な半導体装置
の製造方法を提供しようとするものである。
性イオンエツチング法によりエツチングされたアルミニ
ウム或はアルミニウム合金配線パターンの側壁に付着す
る付着物を、完全に除去することができ、半導体装置の
絶縁性および電気的信頼性の向上に効果的な半導体装置
の製造方法を提供しようとするものである。
すなわちこの発明に係る半導体装置の製造方法は、半導
体ウェーハ上に形成されたアルミニウム或はアルミニウ
ム合金の被膜を反応性イオンエツチング法によりエツチ
ングしてアルミニウム或はアルミニウム合金から成る配
線パターンを形成し、次にＯ，プラズマにこのウェーハ
をさらして上記エツチング工程において配線パターンの
側壁に付着した付着物を灰化した後、上記半導体ウェー
ハをリン酸を主成分とするアルミニウムのエツチング液
に短時間浸漬して、上記付着物を除去するようにしたも
のである。
体ウェーハ上に形成されたアルミニウム或はアルミニウ
ム合金の被膜を反応性イオンエツチング法によりエツチ
ングしてアルミニウム或はアルミニウム合金から成る配
線パターンを形成し、次にＯ，プラズマにこのウェーハ
をさらして上記エツチング工程において配線パターンの
側壁に付着した付着物を灰化した後、上記半導体ウェー
ハをリン酸を主成分とするアルミニウムのエツチング液
に短時間浸漬して、上記付着物を除去するようにしたも
のである。
以下図面を参照して、この発明の一実施例につき説明す
る。まず第１図の場合と同様に半２導体基板１１上に適
宜ポリシリコン配線１３およびＳｔＯ，膜１２．１４の
形成された半導体ウェーハ１０の全面に約１００００％
のアルミニウム或はアルミニウム合金による被膜（以下
Ａｅ被被膜を形成する。その後、このウェーハ１０上に
フォトレジスト１６のマスクパターンを被着し、前述の
反応性イオンエツチング法により上記Ａｌ被膜をエツチ
ングし例えばこの第１図のようなＡＪ配線１５を形成す
る。このときに、Ｍ２図および第３図の１７で示したよ
うなＡｇ、ｃｇ、ｃ等を主成分とする付着物１７が形成
される。
る。まず第１図の場合と同様に半２導体基板１１上に適
宜ポリシリコン配線１３およびＳｔＯ，膜１２．１４の
形成された半導体ウェーハ１０の全面に約１００００％
のアルミニウム或はアルミニウム合金による被膜（以下
Ａｅ被被膜を形成する。その後、このウェーハ１０上に
フォトレジスト１６のマスクパターンを被着し、前述の
反応性イオンエツチング法により上記Ａｌ被膜をエツチ
ングし例えばこの第１図のようなＡＪ配線１５を形成す
る。このときに、Ｍ２図および第３図の１７で示したよ
うなＡｇ、ｃｇ、ｃ等を主成分とする付着物１７が形成
される。
この次（こ、上記ウェーハ１０を０．プラズマにさらし
、レジスト１６を除去すると共に、付着物１７を灰化さ
せ、Ｃ（炭素）等を除去する。
、レジスト１６を除去すると共に、付着物１７を灰化さ
せ、Ｃ（炭素）等を除去する。
この後、リン酸を主成分とするＡ６エツチング液にウェ
ーハ１ｏを浸漬し、水洗処理を施もこの場合、例えば、
エツチング速度を１ｏｏｏｉ／ｍｉｎ、浸漬時間を５秒
に設定すれば、Ａｇ配線１５がエツチングされる量は無
視でき、しかも、残された付着物１７が完全に除去され
ることが確認された。
ーハ１ｏを浸漬し、水洗処理を施もこの場合、例えば、
エツチング速度を１ｏｏｏｉ／ｍｉｎ、浸漬時間を５秒
に設定すれば、Ａｇ配線１５がエツチングされる量は無
視でき、しかも、残された付着物１７が完全に除去され
ることが確認された。
このようにして、付着物１７を除去した後、半導体ウェ
ーハ１０の絶縁保護膜として、引き続きＰＳＧ膜を被着
した場合、第５図に示すように、ＰＳＧ膜１８は正常な
形状に形成される。
ーハ１０の絶縁保護膜として、引き続きＰＳＧ膜を被着
した場合、第５図に示すように、ＰＳＧ膜１８は正常な
形状に形成される。
この後、適宜周知の技術により半導体装置を完成させる
。
。
尚、上記実施例では、エツチング速度をｔｏｏｏＸ／ｍ
、エツチング液への浸漬時間を５秒に設定した場合につ
き示したが、これらのエツチング速度および浸漬時間は
ＡＩ配線の幅および厚みと、付着物の付着量から適宜設
定すればよく、半導体ウェーハも、表面に反応性イオン
エツチング法によりＡ／配線の形成されるも膜。
、エツチング液への浸漬時間を５秒に設定した場合につ
き示したが、これらのエツチング速度および浸漬時間は
ＡＩ配線の幅および厚みと、付着物の付着量から適宜設
定すればよく、半導体ウェーハも、表面に反応性イオン
エツチング法によりＡ／配線の形成されるも膜。
のであれば、第１図番こ示すようなものに限らない。
以上のようにこの発明によれば、反応性イオンエツチン
グ法によりエツチングされたアルミニウム或はアルミニ
ウム合金配線パターンの、側壁に付着する付着物を、０
．プラズマで灰化した後、リン酸を主成分とするＡｇエ
ツチング液に短時間浸漬することにより、完全に除去す
ることができ、絶縁性および電気的信頼性の向上した半
導体装置を製造できる。
グ法によりエツチングされたアルミニウム或はアルミニ
ウム合金配線パターンの、側壁に付着する付着物を、０
．プラズマで灰化した後、リン酸を主成分とするＡｇエ
ツチング液に短時間浸漬することにより、完全に除去す
ることができ、絶縁性および電気的信頼性の向上した半
導体装置を製造できる。
第１図は半導体装置の構造を説明する斜視図、第２図、
第３図および第４図はそれぞれ従来の製造方法により製
造された半導体装置を示す断面図、第５図はこの発明の
一実施例に係る半導体装置の製造方法により製造された
半導体装置を示す断面図である。 １０・・・半導体ウェーハ、１５・・・ｐ、Ｉｔ配線、
１６・・・フォトレジスト、１７・・・付着物、１８°
−ＰＳＧ出願人代理人 弁理士 鈴 江 武 彦第４
図 ・１９ｂ 第５図 １３２−
第３図および第４図はそれぞれ従来の製造方法により製
造された半導体装置を示す断面図、第５図はこの発明の
一実施例に係る半導体装置の製造方法により製造された
半導体装置を示す断面図である。 １０・・・半導体ウェーハ、１５・・・ｐ、Ｉｔ配線、
１６・・・フォトレジスト、１７・・・付着物、１８°
−ＰＳＧ出願人代理人 弁理士 鈴 江 武 彦第４
図 ・１９ｂ 第５図 １３２−
Claims (1)
- 半導体ウェーハ上に形成されたアルミニウム被膜或はア
ルミニウム合金被膜を反応性イオンエツチング法により
パターニングしアルミニウム或はアルミニウム合金から
成るパターンを形成する工程と、上記半導体ウェーハを
酸素プラズマ中にさらす工程と、この半導体ウェーハを
アルミニウムエツチング液に短時間浸漬してアルミニウ
ムまたはアルミニウム合金から成るパターンを殆どエツ
チングすることなく付着物を除去する工程とを具備した
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11294882A JPS594027A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11294882A JPS594027A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594027A true JPS594027A (ja) | 1984-01-10 |
Family
ID=14599522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11294882A Pending JPS594027A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594027A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280620A (ja) * | 1985-06-05 | 1986-12-11 | Nec Corp | 半導体装置の製造方法 |
| JPS6236843A (ja) * | 1985-08-10 | 1987-02-17 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH02278731A (ja) * | 1989-04-19 | 1990-11-15 | Nec Corp | 半導体装置の製造方法 |
| JP2002134480A (ja) * | 2000-10-25 | 2002-05-10 | Sony Corp | 半導体装置の製造方法 |
-
1982
- 1982-06-30 JP JP11294882A patent/JPS594027A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280620A (ja) * | 1985-06-05 | 1986-12-11 | Nec Corp | 半導体装置の製造方法 |
| JPS6236843A (ja) * | 1985-08-10 | 1987-02-17 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH02278731A (ja) * | 1989-04-19 | 1990-11-15 | Nec Corp | 半導体装置の製造方法 |
| JP2002134480A (ja) * | 2000-10-25 | 2002-05-10 | Sony Corp | 半導体装置の製造方法 |
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