JPS5918639A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5918639A JPS5918639A JP12792982A JP12792982A JPS5918639A JP S5918639 A JPS5918639 A JP S5918639A JP 12792982 A JP12792982 A JP 12792982A JP 12792982 A JP12792982 A JP 12792982A JP S5918639 A JPS5918639 A JP S5918639A
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- etching
- semiconductor
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法にかかシ、特に半導体基
板の裏面エツチングの方法に関する。
板の裏面エツチングの方法に関する。
従来、半導体装置、特にＭＯＳ型の半導体装置は半導体
表面を酸化して酸化物を形成し、該酸化物をバターニン
グし、さらにポリシリコンを成長し、該ポリシリコンを
バターニングし、不純物を上記バターニングした酸化物
あるいはポリシリコンをマスクとして半導体基板に拡散
するプロセスを使用して製造される。一方、半導体基板
表面を酸化したυ、ポリシリコンを成長したりする場合
半導体裏面にも酸化物、ポリシリコンが形成される。こ
れらの裏面に形成された酸化物やポリシリコンは、半導
体表面に不純物（特にリン）を拡散する前に除去する心
数が生じる。その目的は、裏面にも不純物を拡散し、そ
の不純物をして、欠陥のトラップの役目をはたさせる為
である。
表面を酸化して酸化物を形成し、該酸化物をバターニン
グし、さらにポリシリコンを成長し、該ポリシリコンを
バターニングし、不純物を上記バターニングした酸化物
あるいはポリシリコンをマスクとして半導体基板に拡散
するプロセスを使用して製造される。一方、半導体基板
表面を酸化したυ、ポリシリコンを成長したりする場合
半導体裏面にも酸化物、ポリシリコンが形成される。こ
れらの裏面に形成された酸化物やポリシリコンは、半導
体表面に不純物（特にリン）を拡散する前に除去する心
数が生じる。その目的は、裏面にも不純物を拡散し、そ
の不純物をして、欠陥のトラップの役目をはたさせる為
である。
さらに、半導体装置、が半導体ウニへ一段階で製造され
た後の組立工程のマウントの際に、裏面に上記不純物層
が残っていると、マウントができにぐいという問題があ
る為、半導体ウェハ一段階の最終工程付近で、裏面の不
純物の拡散層を除去する工程が追加されている。
た後の組立工程のマウントの際に、裏面に上記不純物層
が残っていると、マウントができにぐいという問題があ
る為、半導体ウェハ一段階の最終工程付近で、裏面の不
純物の拡散層を除去する工程が追加されている。
従来、上記裏面の酸化物、ポリシリ、拡散層の除去は、
表面の半導体装置をポトレジストで被った後に、エツチ
ング液に浸してエツチングすることによってなされてい
た。この方法の一番の問題点ハ、ホトレジストのビンホ
ールヲ通シてエツチング液が、表面の半導体装置をエツ
チングし、この為半導体装置が破壊することであった。
表面の半導体装置をポトレジストで被った後に、エツチ
ング液に浸してエツチングすることによってなされてい
た。この方法の一番の問題点ハ、ホトレジストのビンホ
ールヲ通シてエツチング液が、表面の半導体装置をエツ
チングし、この為半導体装置が破壊することであった。
本発明の目的はかかるエツチング液による表面の半導体
装置の破壊を起こすことなく半導体ウェハーの裏面をエ
ツチングする方法を提供することである。
装置の破壊を起こすことなく半導体ウェハーの裏面をエ
ツチングする方法を提供することである。
本発明によれば半導体ウェハーの鼻面は裏面方向のみよ
りのエツチングを行なうことによって、所望の厚さの半
導体基板または基板に成長したポリシリコン、半導体酸
化物、半導体拡散層を除去することができる裏面エツチ
ングの方法が提供される。
りのエツチングを行なうことによって、所望の厚さの半
導体基板または基板に成長したポリシリコン、半導体酸
化物、半導体拡散層を除去することができる裏面エツチ
ングの方法が提供される。
第１図は、従来の裏面エツチングの方法を説明する模式
図である。槽１にエツチング液２がはいっておシ、半導
体ウェハー４は表面の半導体装置をレジストで被った後
にキャリア３に多数枚入れられエツチング液２に浸され
る。エツチングは、レジストで被われていない裏面のみ
に対してなされるが、表面のレジストのピンホールを通
して、半導体装置にもエツチング液が達し、半導体装置
を任意にエツチングすることによって破壊する問題を起
していた。
図である。槽１にエツチング液２がはいっておシ、半導
体ウェハー４は表面の半導体装置をレジストで被った後
にキャリア３に多数枚入れられエツチング液２に浸され
る。エツチングは、レジストで被われていない裏面のみ
に対してなされるが、表面のレジストのピンホールを通
して、半導体装置にもエツチング液が達し、半導体装置
を任意にエツチングすることによって破壊する問題を起
していた。
第２図は木兄９Ｊの一実施例である。シャワ一方式のエ
ツチングにょシ半導体ウェハーの裏面エツチングを行な
う実施例を模式的に表わしている。
ツチングにょシ半導体ウェハーの裏面エツチングを行な
う実施例を模式的に表わしている。
半導体ウェハー４はレジストで表面を被った後、裏面を
上にして、ベルト６上をエツチング液５がジャワ状に降
シ注ぐ中を移動する。エツチング液は、半導体ウェハー
の裏面をエツチングした後、半導体ウェハーの側面をっ
たって下に落る為、半導体表面はエツチング液にさらさ
れることがない。
上にして、ベルト６上をエツチング液５がジャワ状に降
シ注ぐ中を移動する。エツチング液は、半導体ウェハー
の裏面をエツチングした後、半導体ウェハーの側面をっ
たって下に落る為、半導体表面はエツチング液にさらさ
れることがない。
この為、従来の液に浸したエツチングと異なシ、半導体
ウェハー六回の半導体装置がレジストのピンホールを通
してエツチング液によシ破壊されることがなくなる。
ウェハー六回の半導体装置がレジストのピンホールを通
してエツチング液によシ破壊されることがなくなる。
第３図は、本発明のもう一つの実施例である等方性ドラ
イエツチングによυ半導体ウェハーの裏面エツチングを
行なう実施例を模式的に表わしている。半導体ウェハー
４はエツチング・チャンバー７内に入れられ、ステージ
ＩＯＫ裏面方向を上に置かれる。電極９で高周波電界が
ステージｌ。
イエツチングによυ半導体ウェハーの裏面エツチングを
行なう実施例を模式的に表わしている。半導体ウェハー
４はエツチング・チャンバー７内に入れられ、ステージ
ＩＯＫ裏面方向を上に置かれる。電極９で高周波電界が
ステージｌ。
との間にかけられ、電極９とステージ１ｏとの電位差で
プラズマ状のガス８が半導体ウェハーの裏面をエツチン
グする。エツチングは電極に垂直にすなわち、半導体ウ
ェハーに垂直方向に行なわれるので、半導体ウェハーの
裏面方向からしがエツチングが進まない。この為、半導
体ウェハー表面の半導体装置が破壊されることなく、裏
面エツチングができる。
−
プラズマ状のガス８が半導体ウェハーの裏面をエツチン
グする。エツチングは電極に垂直にすなわち、半導体ウ
ェハーに垂直方向に行なわれるので、半導体ウェハーの
裏面方向からしがエツチングが進まない。この為、半導
体ウェハー表面の半導体装置が破壊されることなく、裏
面エツチングができる。
−
第１図は従来の裏面エツチングの方法を説明する模式図
である。 第２図はシャワ一方式のエツチングによシ裏面エツチン
グを実施する方法を説明する模式（ＵＬ第３図は等方性
ドライエツチングによシ裏面エツチングを実施する方法
を説明する模式図である。 同図において、 ｌ・・・・・・エツチング液を入れる槽、２・・・・・
・エツチング液、３・・・・・・キャリア、４・・・・
・・半導体ウエノ・−１５・・・・・・エツチング液の
シャワー、６・・・・・・ヘルド、７・・・・・・エツ
チングチヤンノ（−１８・・・・・・プラズマ状のガδ
、９・・・・・・電極、１０・・・・・・ステージ。
である。 第２図はシャワ一方式のエツチングによシ裏面エツチン
グを実施する方法を説明する模式（ＵＬ第３図は等方性
ドライエツチングによシ裏面エツチングを実施する方法
を説明する模式図である。 同図において、 ｌ・・・・・・エツチング液を入れる槽、２・・・・・
・エツチング液、３・・・・・・キャリア、４・・・・
・・半導体ウエノ・−１５・・・・・・エツチング液の
シャワー、６・・・・・・ヘルド、７・・・・・・エツ
チングチヤンノ（−１８・・・・・・プラズマ状のガδ
、９・・・・・・電極、１０・・・・・・ステージ。
Claims (3)
- （１） 半導体装置が多数形成される半導体ウエリー
の裏面を、裏面方向のみよりのエツチングを行なうこと
によって、所望の厚さの半導体基板の部分または、基板
に成長したポリシリコン、半導体酸化物、半導体拡散層
を除去することを特徴とする半導体装置の製造方法。 - （２） エツチングをシャワ一方式のエツチングで行
なうととを特徴とする特許請求の範囲第（１）項記載の
半導体装置の製造方法。 - （３）エツチングを等方性ドライエツチングで行なうこ
とを特徴とする特許請求の範囲第（１）項記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12792982A JPS5918639A (ja) | 1982-07-22 | 1982-07-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12792982A JPS5918639A (ja) | 1982-07-22 | 1982-07-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5918639A true JPS5918639A (ja) | 1984-01-31 |
Family
ID=14972121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12792982A Pending JPS5918639A (ja) | 1982-07-22 | 1982-07-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5918639A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5075256A (en) * | 1989-08-25 | 1991-12-24 | Applied Materials, Inc. | Process for removing deposits from backside and end edge of semiconductor wafer while preventing removal of materials from front surface of wafer |
-
1982
- 1982-07-22 JP JP12792982A patent/JPS5918639A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5075256A (en) * | 1989-08-25 | 1991-12-24 | Applied Materials, Inc. | Process for removing deposits from backside and end edge of semiconductor wafer while preventing removal of materials from front surface of wafer |
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