JPH02214122A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02214122A JPH02214122A JP3531189A JP3531189A JPH02214122A JP H02214122 A JPH02214122 A JP H02214122A JP 3531189 A JP3531189 A JP 3531189A JP 3531189 A JP3531189 A JP 3531189A JP H02214122 A JPH02214122 A JP H02214122A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- corners
- pattern
- groove
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title description 4
- 238000000034 method Methods 0.000 claims abstract description 22
- 229910052751 metal Inorganic materials 0.000 claims abstract description 18
- 239000002184 metal Substances 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 10
- 238000005498 polishing Methods 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 3
- 230000000873 masking effect Effects 0.000 claims 1
- WFDIJRYMOXRFFG-UHFFFAOYSA-N Acetic anhydride Chemical compound CC(=O)OC(C)=O WFDIJRYMOXRFFG-UHFFFAOYSA-N 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000003792 electrolyte Substances 0.000 description 2
- 239000008151 electrolyte solution Substances 0.000 description 2
- VLTRZXGMWDSKGL-UHFFFAOYSA-N perchloric acid Chemical compound OCl(=O)(=O)=O VLTRZXGMWDSKGL-UHFFFAOYSA-N 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造方法、特に半導体基板上に配線層を形
成する方法に関し、 断線を起こしにくい構造を有する配線層の形成方法を提
供し、以て半導体装置の信転性の向上を図ることを目的
とし、 絶縁膜が形成された半導体基板上に配線層を形成する工
程であって、該絶縁膜の表面を部分的に等方性エツチン
グにより除去して、該絶縁膜内に角の丸い溝を形成する
工程と、この上に金属膜を被着した後、線溝を覆って配
線層のマスクパターンを形成する工程と、該マスクパタ
ーンをマスクとして該金属膜をエツチング除去して該溝
上に配線層パターンを形成する工程と、該配線層パター
ンの上面の角を電解研磨により丸くする工程とを有する
ように構成する。
成する方法に関し、 断線を起こしにくい構造を有する配線層の形成方法を提
供し、以て半導体装置の信転性の向上を図ることを目的
とし、 絶縁膜が形成された半導体基板上に配線層を形成する工
程であって、該絶縁膜の表面を部分的に等方性エツチン
グにより除去して、該絶縁膜内に角の丸い溝を形成する
工程と、この上に金属膜を被着した後、線溝を覆って配
線層のマスクパターンを形成する工程と、該マスクパタ
ーンをマスクとして該金属膜をエツチング除去して該溝
上に配線層パターンを形成する工程と、該配線層パター
ンの上面の角を電解研磨により丸くする工程とを有する
ように構成する。
本発明は、半導体装置の製造方法、特に半導体栽板上に
配線層を形成する方法に関する。
配線層を形成する方法に関する。
近年、半導体装置の高密度化に伴い配線層幅が狭くなる
とともに配線層の断線に起因する障害が無視できなくな
っている。そのため、断線の生じにくい配線層を形成す
ることが強（要求されている。
とともに配線層の断線に起因する障害が無視できなくな
っている。そのため、断線の生じにくい配線層を形成す
ることが強（要求されている。
［従来の技術］
従来の半導体装置において用いられている配線層パター
ンの形成方法は、半導体基板上に金属膜を堆積し、この
上に通常のフォトレジスト法を用いて配線層のレジスト
パターンを形成し、これをマスクとして該金属膜をエツ
チング除去し、残された金属膜パターンを配線層パター
ンとしてそのまま用いるものである。このような方法で
形成された配線層の断面は、当然のことに四隅に角のあ
る矩形状となっている。
ンの形成方法は、半導体基板上に金属膜を堆積し、この
上に通常のフォトレジスト法を用いて配線層のレジスト
パターンを形成し、これをマスクとして該金属膜をエツ
チング除去し、残された金属膜パターンを配線層パター
ンとしてそのまま用いるものである。このような方法で
形成された配線層の断面は、当然のことに四隅に角のあ
る矩形状となっている。
ところが、このようにして形成された配線層に長時間通
電した場合、しばしば断線が発生する。
電した場合、しばしば断線が発生する。
第３図は半導体基板上に形成された配線層パターンの断
線の形態を模式的に示した平面図である。
線の形態を模式的に示した平面図である。
通電初期に、同図（ａ）のように配線層パターン１５の
角の一部に、配線金属の僅かな欠けが生じ、時間の経過
とともに同図（ｂ）のように大きく広がっていき、最後
に同図（Ｃ）に示すように断線にいたるものである。こ
のような断線の生じる現象は配線層幅がサブミクロンオ
ーダーになると顕著になり、また、金属の種類には特に
依存しないことが経験上知られている。その原因につい
ては不明な点が多いものの、およそ次のように考えられ
ている。
角の一部に、配線金属の僅かな欠けが生じ、時間の経過
とともに同図（ｂ）のように大きく広がっていき、最後
に同図（Ｃ）に示すように断線にいたるものである。こ
のような断線の生じる現象は配線層幅がサブミクロンオ
ーダーになると顕著になり、また、金属の種類には特に
依存しないことが経験上知られている。その原因につい
ては不明な点が多いものの、およそ次のように考えられ
ている。
即ち、配線層に電流を流すことによって配線層内部には
歪が生じるが、この歪は均一に分布せず、配線層の角の
部分に集中する。そのため、この歪に伴って生じる応力
も配線層の角の部分に集中し、そこから金属原子を移動
させて空孔を生じさせる。
歪が生じるが、この歪は均一に分布せず、配線層の角の
部分に集中する。そのため、この歪に伴って生じる応力
も配線層の角の部分に集中し、そこから金属原子を移動
させて空孔を生じさせる。
このような空孔は上記の応力が加わっている間に、時間
の経過とともに広がっていき、やがて断線にいたるとい
うものである。
の経過とともに広がっていき、やがて断線にいたるとい
うものである。
そこで本発明は、断線を起こしにくい構造を有する配線
層の形成方法を提供し、以て半導体装置の信頼性の向上
を図ることを目的とする。
層の形成方法を提供し、以て半導体装置の信頼性の向上
を図ることを目的とする。
上記課題の解決は、絶縁膜が形成された半導体基板上に
配線層を形成する工程であって、該絶縁膜の表面を部分
的に等方性エツチングにより除去して、該絶縁膜内に角
の丸い溝を形成する工程と、この上に金属膜を被着した
後、副溝を覆って配線層のマスクパターンを形成する工
程と、該マスクパターンをマスクとして該金属膜をエツ
チング除去して該溝上に配線層パターンを形成する工程
と、該配線層パターンの上面の角を電解研磨により丸（
する工程とを有することを特徴とする半導体装置の製造
方法によって達成される。
配線層を形成する工程であって、該絶縁膜の表面を部分
的に等方性エツチングにより除去して、該絶縁膜内に角
の丸い溝を形成する工程と、この上に金属膜を被着した
後、副溝を覆って配線層のマスクパターンを形成する工
程と、該マスクパターンをマスクとして該金属膜をエツ
チング除去して該溝上に配線層パターンを形成する工程
と、該配線層パターンの上面の角を電解研磨により丸（
する工程とを有することを特徴とする半導体装置の製造
方法によって達成される。
（作 用〕
本発明に係る方法により配線層の角を丸くした場合には
、通電により発生した歪は角の部分に特に集中すること
がなくなって、配線層全体により均一に分布するように
なる。したがって、このような歪に伴って生じる応力も
配線層内部でより均一となり、該応力が配線層の角に集
中して金属原子を移動させ、角に空孔を生じさせる現象
は生ぜず、配線層の断線は起きない。
、通電により発生した歪は角の部分に特に集中すること
がなくなって、配線層全体により均一に分布するように
なる。したがって、このような歪に伴って生じる応力も
配線層内部でより均一となり、該応力が配線層の角に集
中して金属原子を移動させ、角に空孔を生じさせる現象
は生ぜず、配線層の断線は起きない。
第１図（ａ）〜（（イ）は本発明の一実施例を説明する
ための工程断面図である。
ための工程断面図である。
第１図（ａ）に示すように、通常のフォトレジスト法を
用いて絶縁膜２の形成された半導体基板１上に配線層領
域が窓開けされたレジストパターン３を形成する。絶縁
膜２として、たとえば通常のＣＶＤ法によって堆積され
たＳｉ酸化膜を用いることができる。さらにこのレジス
トパターン３をマスクとして等方性エツチングを行い、
該絶縁膜２に溝４を形成する。等方性エツチングは、た
とえば弗酸と硝酸の混合液に該半導体基板を浸すことに
よって行う。この場合該絶縁膜の露出された表面からど
の方向へも均一にエツチングされるため、同図（ａ）の
ように、副溝４の底面の角は丸くなる。
用いて絶縁膜２の形成された半導体基板１上に配線層領
域が窓開けされたレジストパターン３を形成する。絶縁
膜２として、たとえば通常のＣＶＤ法によって堆積され
たＳｉ酸化膜を用いることができる。さらにこのレジス
トパターン３をマスクとして等方性エツチングを行い、
該絶縁膜２に溝４を形成する。等方性エツチングは、た
とえば弗酸と硝酸の混合液に該半導体基板を浸すことに
よって行う。この場合該絶縁膜の露出された表面からど
の方向へも均一にエツチングされるため、同図（ａ）の
ように、副溝４の底面の角は丸くなる。
等方性エツチングは上記の方法の他、ドライエツチング
によっても行うことができる。
によっても行うことができる。
ついで、第１図［有］）に示すように、この上に金属膜
たとえばアルミニウム（＾ｌ）膜５を被着する。
たとえばアルミニウム（＾ｌ）膜５を被着する。
ついで、第１図（Ｃ）に示すように該溝上に配線層のレ
ジストパターン６を形成する。
ジストパターン６を形成する。
ついで、該レジストパターン６をマスクとしてＡｌ膜５
をエツチング除去し、さらに該レジストパターン６も除
去すると、第１図（ｄ）に示すように、配線層パターン
７が該溝上に形成される。配線層パターン７、の底面は
当然のことなから副溝と同一形状をしており角が丸くな
っているが、上面の角は突起状となっている。
をエツチング除去し、さらに該レジストパターン６も除
去すると、第１図（ｄ）に示すように、配線層パターン
７が該溝上に形成される。配線層パターン７、の底面は
当然のことなから副溝と同一形状をしており角が丸くな
っているが、上面の角は突起状となっている。
ついで、第１図（ｅ）に示すように全面に膜厚５００Ａ
のＡｔ膜７ａをスパッタ蒸着法により堆積し、以下に述
べるような電界研磨を行った。
のＡｔ膜７ａをスパッタ蒸着法により堆積し、以下に述
べるような電界研磨を行った。
第２図は電解研磨を行う装置の模式断面図を示したもの
である。同図において、電解液８の入った電解槽９の中
に第１図（ｅ）で示す半導体基板１を浸してＡ１膜７ａ
から取り出したリード線を電源１１に接続してこれを陽
極とし、一方、陰極板として例えば白８ｍ（Ｐｔ）板ｌ
Ｏを浸してこれを電源１１に接続する。電解研磨の電解
液８として過塩素酸と無水酢酸を１ ： ３．５の割合
で混合したものを用いた。
である。同図において、電解液８の入った電解槽９の中
に第１図（ｅ）で示す半導体基板１を浸してＡ１膜７ａ
から取り出したリード線を電源１１に接続してこれを陽
極とし、一方、陰極板として例えば白８ｍ（Ｐｔ）板ｌ
Ｏを浸してこれを電源１１に接続する。電解研磨の電解
液８として過塩素酸と無水酢酸を１ ： ３．５の割合
で混合したものを用いた。
電解液の温度は４５°Ｃ以下とし電源１１の電圧を５０
〜１００■、電流密度を５〜８ Ａ／ｄｍ２の範囲で調
整した。
〜１００■、電流密度を５〜８ Ａ／ｄｍ２の範囲で調
整した。
以上のような方法で電解研磨を行うことにより、第１図
（ｆ）に示すように配線層パターン７の角を削って丸く
することができた。
（ｆ）に示すように配線層パターン７の角を削って丸く
することができた。
ついで配線層パターン間に残っているＡＩ膜をドライエ
ツチングにより除去すると、第１図（２）に示すように
角の丸い断面形状を有する配線層パターン７ｂが得られ
る。
ツチングにより除去すると、第１図（２）に示すように
角の丸い断面形状を有する配線層パターン７ｂが得られ
る。
さらにこの上に、絶縁膜を堆積し、本実施例と同じ方法
を用いて角の丸い断面形状を有する配線層パターンを多
層に形成することもできる。
を用いて角の丸い断面形状を有する配線層パターンを多
層に形成することもできる。
以上のように、本発明によって形成された角の丸い断面
形状を有する配線層は、従来の矩形の断面形状を有する
配線層に比べて断線を起こしにく（、半導体装置の信幀
性の向上に効果がある。
形状を有する配線層は、従来の矩形の断面形状を有する
配線層に比べて断線を起こしにく（、半導体装置の信幀
性の向上に効果がある。
８は電解液、
９は電解槽、
ｌＯは白金板、
１１は電源、
である。
第１図（ａ）〜（６）は本発明の詳細な説明するための
工程断面図、 第２図は電解研磨装置の模式断面図、 第３図＜ａ）〜（Ｃ）は従来例の問題点を示す平面図で
ある。 図において、 ｌは半導体基板、 ２は絶縁膜、 ３．６はレジストパターン、 ４は溝、 ５．７ａは金属膜、 ７；斗４は角のある配線層パターン、 ７ｂは角の丸い配線層パターン、 工程断面図 第 図 （イＯ１） 電解劇摩装置の棧に断面図 第 来光ａ目はカを５例ｊ脱日日Ｔろたーめの工希呈比ｆ１
ｉ動囚 第 口 （ぞ０）２） 捉巣イダ・１の間Ｒ烈乞示寸平面図 へｔｒ 拓 う図
工程断面図、 第２図は電解研磨装置の模式断面図、 第３図＜ａ）〜（Ｃ）は従来例の問題点を示す平面図で
ある。 図において、 ｌは半導体基板、 ２は絶縁膜、 ３．６はレジストパターン、 ４は溝、 ５．７ａは金属膜、 ７；斗４は角のある配線層パターン、 ７ｂは角の丸い配線層パターン、 工程断面図 第 図 （イＯ１） 電解劇摩装置の棧に断面図 第 来光ａ目はカを５例ｊ脱日日Ｔろたーめの工希呈比ｆ１
ｉ動囚 第 口 （ぞ０）２） 捉巣イダ・１の間Ｒ烈乞示寸平面図 へｔｒ 拓 う図
Claims (1)
- 【特許請求の範囲】 絶縁膜（２）が形成された半導体基板（１）上に配線層
を形成する工程であって、 該絶縁膜（２）の表面を部分的に等方性エッチングによ
り除去して、該絶縁膜（２）内に角の丸い溝（４）を形
成する工程と、 この上に金属膜（５）を被着した後、該溝（４）を覆っ
て配線層のマスクパターン（６）を形成する工程と、該
マスクパターン（６）をマスクとして該金属膜（５）を
エッチング除去して該溝（４）上に配線層パターン（７
）を形成する工程と、 該配線層パターン（７）の上面の角を電解研磨により丸
くする工程とを有することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3531189A JPH02214122A (ja) | 1989-02-15 | 1989-02-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3531189A JPH02214122A (ja) | 1989-02-15 | 1989-02-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02214122A true JPH02214122A (ja) | 1990-08-27 |
Family
ID=12438258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3531189A Pending JPH02214122A (ja) | 1989-02-15 | 1989-02-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02214122A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990062214A (ko) * | 1997-12-31 | 1999-07-26 | 김영환 | 반도체 장치의 금속 배선 형성 방법 |
| JP2017092115A (ja) * | 2015-11-04 | 2017-05-25 | セイコーエプソン株式会社 | 電子デバイスの製造方法、電子デバイス、電子機器および移動体 |
-
1989
- 1989-02-15 JP JP3531189A patent/JPH02214122A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990062214A (ko) * | 1997-12-31 | 1999-07-26 | 김영환 | 반도체 장치의 금속 배선 형성 방법 |
| JP2017092115A (ja) * | 2015-11-04 | 2017-05-25 | セイコーエプソン株式会社 | 電子デバイスの製造方法、電子デバイス、電子機器および移動体 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3827949A (en) | Anodic oxide passivated planar aluminum metallurgy system and method of producing | |
| KR101871956B1 (ko) | 모판, 모판의 제조 방법, 및 마스크의 제조 방법 | |
| US5580825A (en) | Process for making multilevel interconnections of electronic components | |
| US3314869A (en) | Method of manufacturing multilayer microcircuitry including electropolishing to smooth film conductors | |
| US3723258A (en) | Use of anodized aluminum as electrical insulation and scratch protection for semiconductor devices | |
| US5661341A (en) | Method of manufacturing a composite structure for use in electronic devices and structure, manufactured by said method | |
| US4696098A (en) | Metallization technique for integrated circuit structures | |
| JPS6237936A (ja) | 異なる厚さの層に同時に開孔を形成する方法 | |
| JPH02214122A (ja) | 半導体装置の製造方法 | |
| US3836446A (en) | Semiconductor devices manufacture | |
| KR101832988B1 (ko) | 모판, 모판의 제조 방법, 및 마스크의 제조 방법 | |
| US3776820A (en) | Method of forming miniature electrical conductors | |
| CN109716506A (zh) | 电子部件的制造方法 | |
| JPH022125A (ja) | 半導体装置のスルーホール形成方法 | |
| JPH0114701B2 (ja) | ||
| JPH0766178A (ja) | 半導体装置の製造方法 | |
| JPS5821310A (ja) | プレ−ナ型磁気バブル素子の製造法 | |
| KR100327564B1 (ko) | 주사전자현미경관찰용시료제작방법 | |
| RU2040128C1 (ru) | Способ изготовления плат для гибридных интегральных схем | |
| JPH06112199A (ja) | 配線基板の製造方法 | |
| JPS61222235A (ja) | 半導体装置の製造方法 | |
| JP2003191132A (ja) | 電解研磨方法および半導体装置の製造方法 | |
| JPH02140928A (ja) | 半導体装置の製造方法 | |
| JPS59178732A (ja) | 半導体装置の製造方法 | |
| JPH0669033B2 (ja) | 半導体装置の製造方法 |