KR980701134A - 반도체 장치 제조 방법(Method of Manufacturing a Semiconductor Device) - Google Patents

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KR980701134A KR1019970704549A KR19970704549A KR980701134A KR 980701134 A KR980701134 A KR 980701134A KR 1019970704549 A KR1019970704549 A KR 1019970704549A KR 19970704549 A KR19970704549 A KR 19970704549A KR 980701134 A KR980701134 A KR 980701134A
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도멘.프랑크.테오도르.마리아
군터 여하네스 엘멘도르프
테오도루스 마테우스 라브리지센
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요트.게.아.롤페즈
필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 대량-생산 반도체 장치에 적절하게 사용될 수 있는 방법을 제공한다. 이 방법은 a)실리콘 표면에 폴리이미드와 폴리이미드산의 혼합물로 주로 구성된 비-반사층을 제공하는 단계, b) 상기 비-반사층에 패턴화된 방사에 노출되어 생성된 광감지층을 제공하여 상기 광감지층과 상기 비-반사층의 에칭 마스크를 형성하는 단계, c) 상기 실리콘 표면의 프리드부를 에칭하는 단계, d) 에칭 마스크를 제거하는 단계를 포함한다. 본 발명에 따른 방법은 비-반사층을 적용하기 이전에 상기 실리콘 표면이 산화 처리에 노출되고 여기에서 양호하게 암모니아 또는 유황산을 포함하는 과산화수소의 액체 용액이 사용되는 것을 특징으로 한다. 본 발명에 따른 이 방법으로, 작은 실리콘 구조가 에칭으로 원하지 않게 없어지는 것이 방지된다. 본 발명에 따른 상기 방법은 소위 "묻혀진 산화물" 구조에서 매우 이롭게 적용될 수 있으며 특히 "폴리라인"을 제조하는데 매우 이롭게 적용될 수 있다.

Description

반도체 장치 제조 방법(Method of Manufacturing a Semiconductor Device)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
그러한 방법은 미국 특히 명세서 US 4,910,122호에 기재되어 있다. 상기 특허 명세서의 예 7에는 실리콘 웨이퍼가 스핀 코팅에 의해 비-반사층을 어떻게 구비하는지와 상기 비-반사층이 광감지층을 어떻게 연속적으로 구비하는지에 대해 기재되어 있다. 그래서 준비된 웨이퍼는 패턴화된 방사에 노출되어 연속적으로 생성된다. 상기 광감지층과 그 아래에 있는 비-반사층의 노출된 부분을 제거한후, 사용된 마스크의 날카로운 영상이 얻어진다. 그래서 얻어진 웨이퍼는 종래의 방법으로 연속적으로 에칭될 수 있다.
위에서 언급한 바와 같은 비-반사층은 광감지층에서 인공물의 형성을 배제한다. 상기 인공물은 광감지층의 패턴화된 노출을 하는 동안 사용된 방사의 반사에 의해 야기될 수 있다. 공지된 비-반사층은 폴리이미드산과 폴리이미드의 혼합물을 포함한다. 그러한 혼합물은 디안하이드라이드(dianhydriedes)와 디아민(diamines)의 반응으로 생긴 것이다. 이들 물질은 반응하여 폴리아미드산을 형성하며 이 폴리아미드산은 계속해서 물을 제거하고 순환시키면 폴리이미드로 변환된다. 반응 조건에 따라, 상기 폴리이미드와 상기 폴리이미드산의 평형 혼합물이 얻어지며, 상기 폴리이미드산은 가열되어 폴리이미드로 된다.
상기 공지된 방법은 대량 생산 조건하에서는 문제가 발생한다. 이 방법으로 구성된 반도체 장치를 눈으로 보아도 비교적 얇은 실리콘 구조의 제조에서 에러가 발생한다는 것을 알 수 있다. 예를 들어 비교적 얇은 실리콘 구조는 마스크된 영역에서 에칭되어 없어지는 것으로 밝혀졌다. 이 문제는 가장 작은 실리콘 구조의 치수가 더 작게 된다는 중대한 문제이다. 0.8 마이크로미터의 가장 작은 치수를 갖는 실리콘 구조에서 이 단점은 받아질 수 없는 것으로 밝혀졌다.
본 발명은 실리콘 표면이 포토리소그래피적으로 구성되는 반도체 장치 제조 방법에 관하며, 상기 방법은 a. 상기 실리콘 표면에 폴리이미드와 폴리이미드산의 혼합물로 주로 구성된 비-반사층(anto-reflective layer)을 제공하는 단계, b. 상기 비-반사층에 패턴화된 방사에 노출되어 생성되는 광감지층을 제공하여, 상기 광감지층과 상기 비-반사층의 에칭 마스크를 형성하는 단계, c. 상기 실리콘의 표면의 프리드부(freed parts)를 에칭하는 단계, d. 상기 에칭 마스크를 제공하는 단계를 포함한다.
제 1도는 소위 "묻혀진 산화물"구조의 제조에 사용되는 바와 같은 본 발명에 따른 방법의 일련의 단계에 대한 개략적 도시도.
제 2도는 소위 "폴리라인"의 제조에 사용되는 바와 같은 본 발명에 따른 방법의 일련의 단계에 대한 개략적 도시도. 유념해야 할 것은 설명의 편의상 도면들은 축적대로 도시된 것이 아님을 알아야 한다.
본 발명의 목적은 위에서 언급한 단점을 완화하는 것이다. 본 발명은 주 목적은 비교적 작은 치수를 갖는 실리콘 구조에서 원하지 않게 에칭으로 없어지게 되는 것을 피하는 방법을 제공하는 것이다. 본 발명에 따른 방법은 또한 대량 생산에도 적절해야 한다.
본 발명의 상기 및 다른 목적은 서두에서 언급한 방법의 형태에 의해 이루어지며 이것은 실리콘 층의 표면이 비-반전층이 제공되기 전에 산화 처리로 노출되는 것을 특징으로 한다.
본 발명은 위의 문제가 비-반사층과 실리콘 사이의 불충분한 접착에 의해 야기된다는 인식에 기초를 둔다. 본 발명에 따른 실험에서 상기 접착은 비-반사층의 수소 원자와 실리콘의 표면상의 제공된 수산기 군 사이의 수소 브릿지의 형성에 주로 기초를 둔다는 것에 확립되어 있다. 대령 생산 조건을 만족하기 위해 실리콘의 표면에 있는 수산기 군의 수는 최소가 되어야 한다는 것이 밝혀졌다. 이것은 특히 비-반사층의 응용이전에 실리콘 표면이 예를 들어 1% HF를 함유한 물 용액에 상기 실리콘 표면을 담금으로써 수소-불소 처리로 노출된다는 사실에 기여될 수 있다. 이것은 리소그래피를 거쳐야 하는 대량 생산된 웨이퍼에서와 같은 공지된 표준 처리 기술이다. 광감지층의 공통적으로 사용된 재료는 통상적으로 수소 브릿지에 의해 실리콘에 부착되지 않는다.
비 반사층과 실리콘의 표면 사이의 불충분한 접착 때문에, 상기 비-반사층은 에칭 프로세스동안 부착이 떨어질 수도 있다. 이것은 실리콘으로부터 에칭에 의해 바람직하지 않게 약간의 구조물이 떨어져 나갔기 때문이다. 이것은 특히 가장 작은 치수가 0.8 마이크로 미터인 마스크된 실리콘 구조에 발생한다. 본 발명의 방법의 응용은 단점을 완화시킨다. 포지티브 및 네거티브 래커 둘 모두를 광감지층에 사용할 수 있다.
본 발명에 따른 방법은 실리콘의 층에서 소위 "묻혀진 산화물(buried oxide)" 을 제공하는데 이롭게 될 수 있다. 본 발명에 따른 이 응용에 대한 상세한 설명은 제 1 실시예에 기재되어 있다.
본 발명에 따른 양호한 실시예는 실리콘 산화물의 얇은 층으로 덮여진 단결정 실리콘 기판의 표면상에 제공된 다결정 실리콘을 전기적으로 전도되도록 이루어지며, 또한 다결정 실리콘의 층이 에칭 프로세스 통해 에칭된다는 것을 특징으로 한다.
본 발명에 따른 양호한 이 실시예는 전도성 다결성 실리콘의 날카롭게 구성된 트랙(소위 "폴리라인(polylines″))이 제조될 수 있도록 한다. 본 발명에 따른 방법의 이 응용에 대한 상세한 설명은 제 2 양호한 실시예에 기재된다.
실리콘 표면의 산화 처리는 다양한 방법으로 실시될 수 있다. 예를 들어 상기 표면을 코로나(corona)처리 할 수 있다. 코로나는 전기적 방전인데 이것은 작은 반경의 구멍을 갖는 전극 가까이에 있는 강하고 비균질 필드의 영향하에 형성된다. 그렇지만 코로나 처리에는 단점이 있는데 그것은 강한 전계를 수반한다는 것이다. 결과적으로 최종적인 반도체 장치에 차징 현상이 발생할 수도 있는 것이다.
본 발명에 따른 방법의 가장 선호할 만한 실시예는 산화 용매를 함유하는 용액에 실리콘을 노출시킴으로서 산화 처리가 일어난다는 것을 특징으로 한다. 이론적으로 모든 적적한 산화 용매가 사용될 수 있다. 위에서 언급한 코로나 처리에서의 단점이 본 실시예에서는 일어나지 않는다.
본 설명에 따른 방법의 다른 관심적인 실시예는 산화처리가 산화 매체에서 발생한다는 것을 특징으로 한다. 유황산, 과산화수소, 물을 포함하는 혼합물의 사용은 매우 효과적인 것을 밝혀졌다.
산화 처리가 알카라인 매체에서 발생하는 것을 특징으로 하는 본 발명의 방법에서도 좋은 결과가 나온 것을 밝혀졌다. 이 관점에서 암모니아, 과산화수소, 물의 혼합물을 포함하는 용액은 매우 효과적인 것으로 밝혀졌다.
본 발명에 따른 상기 및 다른 관점을 이후로 기재된 실시예를 참조해서 분명하게 설명될 것이다.
1. 도 1은 소위 "묻혀진 산화물" 구조의 제조에 사용되는 바와 같은 본 발명에 따른 방법의 일련의 단계를 개략적으로 도시한 것이다. 도 1-A는 8 인치 단결정 실리콘 웨이퍼의 단면도를 도시한 것이며 상기 웨이퍼의 표면으로부터 불순물을 제거하기 위해 액체 1% HF-용액으로 이미 처리된 것이다. 연속적으로 상기 웨이퍼는 산화제를 함유하는 용액에 담그어졌던 것이다. 이 경우에 상기 용액은 14 vol.% 과산화수소와 14 vol.% 암모니아(25%)를 함유하는 액체 용액이다. 연속적으로 상기 웨이퍼는 순수한 물로 린스되어 건저된 것이다.
위에서 언급한 바와 같이 깨끗하게 되어 산화된 웨이퍼의 표면(2)은 비-반사층(3)(도 1-B)을 구비한다. 이 층은 폴리이미드와 폴리이미드산의 혼합물로 주로 구성된다. 이 목적을 위해 N-메틸 피로리돈(N-methyl pyrrolidone)과 시클로헥사논(cyclihexanone)의 용액의 상기 혼합물의 5wt.%가 표준 스핀-코팅 프로세스에 의해 표면에 제공된다. 이 용액은 상품명 XLT-BARC(Brewer)하에 상업적으로 유용하다. 계속해서 그래서 형성된 층은 183℃에서 55초 동안 처리되어 경화된다. 그래서 형성된 층은 두께가 135mm(5mm)로 된다.
그래서 형성된 비-반사층(3)은 표준 스핀-코칭 프로세스에 의해 광감지층(4)(Novolak Shipley:층두께 1.7 마이크로미터)를 구비한다. 이 층은 연속적으로 패턴화된 방사에 노출되고, 2.38% TMAH(tetramethyl ammonium hydroxide)의 액체 용액과 함께 생성되고 110℃에서 30초 동안 경화된다. 계속해서 얻어진 구조는 플라즈마-에칭 기술에 의해 비등방성으로 에칭된다. 이 프로세스에서, 흠(5)이 실리콘 웨이퍼에 형성된다.
에칭 마스크를 제거한 후 (즉, 광감지층과 그 하부에 있는 비-반사층의 노출되지 않은 부분), 솔-겔 프로세스(sol-gel process)에 의해 웨이퍼의 구성된 표면상에 다결정 실리콘 산화물(TEOS)의 비교적 두꺼운 층(6)이 제공된다. 그 위에 스핀 코팅에 의해 새로운 층의 광감지 재료(7)(Hunt HPR 204)가 제공되어 비교적 레벨 표면이 형성된다(도 1-D). 층(7)과 층(6)의 일부는 마지막으로 특별한 것으로 공지된 플라즈마-에칭 기술에 의해 에칭되어 없어지고 원하는 도 1-F의 "묻혀진 산화물" 구조가 얻어진다.
일련의 비교적 실험에서 제 1일련의 웨이퍼는 산화제로 미리-처리가 실시되고 제 2 일련의 웨이퍼는 상기 미리-처리가 실시되지 않는다. 또한 이 경우에 상기 사용된 산화제는 14vol.% 과산화수소(30%)와 14 vol% 암모니아(25%)를 포함하는 액체 용액이다. 본 발명에 따라 미리-처리가 실시된 웨이퍼에는 결함이 나타나지 않는다. 다양한 미리-처리가 실시되지 않은 웨이퍼에 있어서는 하나 이상의 원하는 중간 구조(9)가 에칭되어 없어지는 것으로 밝혀졌다.
2. 도 2는 소위 전도성 다결정 트랙 "폴리라인"의 제조를 위한 본 발명에 따른 방법의 일련적 단계를 개략적으로 도시한다. 도 2-A는 8인티 단결정 실리콘 웨이퍼(11)의 단면도를 나타낸다. 이 웨이퍼는 LOCOS 기술에 의해 실리콘 산화물(12)의 두꺼운 층을 구비하며 이것은 특히 공지되어 있는데 실리콘 산화물(13)의 얇은층(게이트 산화물)은 상기 실리콘-산화물층 사이에 놓여진다. 층(12 및 13) 위에 LPCVD에 의해 다결정 실리콘의 층(14)이 제공된다. 이 층은 공지된 방법으로 인으로 도핑되어 상기 폴리실리콘이 전기적으로 전도가 된다. 이 단계는 대기를 포함하는 PH3/ O2-에서 실시된다. 이 단계는 대안적으로 나중에 단계에서 실시될 수도 있다. 그래서 얻어진 웨이퍼 구조가 도 2-A에 도시되어 있다. 폴리라인은 층(14)으로부터 제조된다.
도 2-A에 도시된 웨이퍼 구조는 표면(15)에 형성된 P2O5와 SiO2의 유리층을 제거하기 우해 액체 1% HF로 미리-처리가 실시된다. 상기 층은 제공된 PH3와 O2로부터 도핑동작으로 형성된다. 계속해서 상기 웨이퍼는 산화제를 포함하는 용액에 담겨진다. 이 경우에 상기 용액은 96% 유황산(피라냐-용액(piranha-solution)에서 0.83% 과산화수소(30%)의 액체 용액이다. 계속해서 상기 웨이퍼는 순수한 물로 린스된다.
위에서 언급한 바와 같이 깨끗해지고 산화처리된 웨이퍼의 표면(15)은 비반사층(16)을 구비한다. 이 층은 폴리이미드와 폴리이미산의 혼합물로 주로 구성된다. 이 목적을 위해 상기 표면(15)위에 표준 스핀-코팅 프로세스에 의해 N-메틸 피로리돈과 시클로헥사논의 용액에서 이 혼합물의 5 wt.%가 제공된다. 이 용액은 상품명 XLT-BARC(Brewer)하에서 상업적으로 유용한 용액이다. 계속해서 그래서 형성된 층은 186℃에서 40초동안 처리되어 경화된다. 그래서 얻어진 층은 두께가 125mm(±5nm)로 된다.
그래서 형성된 비-반사층(16)은 표준 스핀-코팅 프로세스에 의해 광감지층(17)(Novolak Shipley: 층 두께 1.185 마이크로미터)를 구비하게 된다. 이 층은 연속적으로 패턴화된 방사에 노출되고 유황산과 과산화수소의 액체 용액으로 생성되어 (10℃에서 30초동안)경화된다. 계속해서 도 2-B에 도시된 바와 같이 얻어진 구조는 그 자체로 공지된 플라즈마-에칭 기술에 의해 실리콘 층의 표면으로 에칭된다. 광감지층의 노출되지 않은 부분과 그 아래의 비-반사층(에칭 마스크)은 연속적으로 피라냐 용액에 의해 제거된다. 그래서 얻어진 다결정 실리콘(폴리라인)의 전기적으로 전도성 트랙(18)을 갖는 웨이퍼 구조는 도 2-C에 개략적으로 도시되어 있다. 이 경우에 폴리라인의 라인폭은 0.8 마이크로미터이다. 도시된 구조는 또한 공지된 방법으로 처리되어 트랜지스터를 형성한다.
제 1 일련의 비교 실험에서 제 1 일련의 웨이퍼는 산화제로 미리-처리가 실시되고 제 2일련의 웨이퍼는 상기 미리-처리가 실시되지 않는다. 이 경우에 사용된 산화제는 14 vol.% 과산화수소(30%)와 14 vol.% 암모니아(25%)를 포함하는 액체 용액이거나 피라냐 용액이다. 본 발명에 따라 미리-처리가 실시된 웨이퍼에는 결함이 발견되지 않았다. 다양한 미리-처리가 실시되지 않은 웨이퍼에서는 하나 이상의 원하는 폴리라인이 전부 또는 부분적으로 에칭에 의해 없어진다.
미리-처리가 실시된 웨이퍼들 간의 비교를 통해 유황산을 포함하는 산화제가 용액을 포함하는 암모니아보다 더 많이 생산한다는 것으로 밝혀졌다. 전자의 경우, 브릿지형 구조는 상이한 폴리라인 사이에는 형성되지 않는다. 용액을 포함하는 암모니아가 사용된 경우 그러한 원하지 않은 약간의 예가 발견되었다. 생성 단계에서 충분하게 제거될 수 없는 비-반사층의 노출되지 않은 부분의 잔존부분을 제공하는 것에 상기의 생성이 기여할 수 있는 것으로 생각할 수 있다.
본 발명은 대량-생산 반도체 장치에 적절하게 사용될 수 있는 방법을 제공한다. 웨이퍼 구조의 표면을 상기 산화제로 처리함으로써, 작은 실리콘 구조가 원하지 않게 없어지는 것이 예방된다. 본 발명에 따른 방법은 소위 "묻혀진 산화물" 구조의 제조에 매우 이롭게 적용될 수 있으며 특히 "폴리라인"의 제조에 매우 이롭게 적용된다.

Claims (7)

  1. 실리콘 표면이 포토리소그래피적으로 구성되는 반도체 장치의 제조 방법에서, a. 상기 실리콘 표면에 폴리이미드와 폴리이미산의 혼합물로 주로 구성된 비-반사층을 제공하는 단계, b. 상기 비-반사층에 패턴화된 방사에 노출되어 생성된 광감지층을 제공하여 광감지층과 비-반사층의 에칭 마스크를 형성하는 단계 c. 상기 실리콘의 프리드부를 에칭하는 단계 d. 상기 에칭 마스크를 제거하는 단계를 포함하는 상기 방법에 있어서, 상기 비-반사층이 제공되기 전에 상기 실리콘 표면이 산화 처리에 노출되는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서, 상기 실리콘은 실리콘 산화물의 얇은 층으로 덮여진 단결정 실리콘 기판의 표면에 제공되는 전기적 전도성 다결성 실리콘으로 만들어지며, 다결정 실리콘의 층은 에칭 프로세스를 통해 에칭되는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제 1 또는 2항에 있어서, 상기 산화 처리는 산화제를 포함하는 용액에 상기 실리콘을 노출시킴으로서 실시되는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제 3 항에 있어서, 상기 산화 처리는 산 매체에서 실시되는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제 4 항에 있어서, 상기 용액은 유황산, 과산화수소 및 물의 혼합물을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제 3 항에 있어서, 상기 산화 처리는 알카라인 매체에서 실시되는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제 6 항에 있어서, 상기 용액은 암모니아, 과산화수소 및 물의 혼합물을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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