JPH098034A - Si3 N4 膜の形成方法及びMIS型半導体素子 - Google Patents

Si3 N4 膜の形成方法及びMIS型半導体素子

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JPH098034A
JPH098034A JP17445395A JP17445395A JPH098034A JP H098034 A JPH098034 A JP H098034A JP 17445395 A JP17445395 A JP 17445395A JP 17445395 A JP17445395 A JP 17445395A JP H098034 A JPH098034 A JP H098034A
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Abstract

(57)【要約】 【目的】 熱硫酸過水によりレジスト膜を除去する際
に、Si3 4 膜の膜べりを抑制することができるSi
3 4 膜の形成方法を提供する。 【構成】 本方法は、半導体基板10に通常の熱酸化法
によりSiO2 膜14を形成し、SiO2 膜14に窓を
開けて電極形成領域16とする。膜厚50nmになるよ
うにSi3 4 膜18を基板10全面に通常の条件でC
VD法により形成する。Si3 4 膜18を基板10上
に成膜した後、プラズマアッシング装置を使用して酸素
プラズマ処理を施し、Si3 4 膜の表面を酸化して膜
厚1nm以下の超薄膜のSiO2 膜20を形成する。ホ
トレジストのマスクパターン22を使用して、通常のホ
トリソグラフィ法により、薄いSiO2 膜20を表面に
有するSi3 4 膜18をエッチングする。最後に、マ
スクパターン22のホトレジストを120°C から14
0°C の範囲の温度の熱硫酸過水で洗浄して除去する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、MIS型半導体素子の
絶縁膜として好適に使用されるSi3 4 膜を半導体基
板上に形成する方法に関し、更に詳細には、熱硫酸過水
でウェハを洗浄して、Si3 4 膜をパターニングした
時にマスクとして使用したレジスト膜を除去する際に、
Si3 4 膜の膜べりを抑制することができるSi3
4 膜の形成方法及び膜減りのないSi3 4 膜を有する
MIS型半導体素子に関するものである。
【0002】
【従来の技術】MISキャパシタ(Capacitor)の半導体
基板上に形成される絶縁膜(誘電体)として、従来から
Si3 4 膜が採用されている。従来のSi3 4 膜形
成方法は、図5(a)に示すように、半導体基板10上
にSi3 4 膜18をCVD法により形成し、次いで、
図5(b)に示すように、ホトレジスト膜のマスクパタ
ーン22を形成した後、Si3 4 膜18をエッチング
する。次に、マスクとして使用したホトレジスト膜22
を熱硫酸過水で除去して、図5(c)に示すように、基
板10上の電極形成領域16にパターニングされたSi
3 4 膜18を得ている。図5中、12はLOCOS
膜、14はSiO2 膜である。
【0003】
【発明が解決しようとする課題】従来のSi3 4 膜の
形成方法では、ホトレジスト膜を除去するために120
°C から140°C の温度範囲にあるボイル状態の熱硫
酸過水でウェハを洗浄しようとすると、Si3 4 膜が
熱硫酸過水により侵されて、膜減りが著しく、膜厚が
0.1nm〜1.0nm位減少すると言う問題があっ
た。
【0004】ところで、膜減り量が大きいと、第1に
は、MIS型半導体素子にデバイス特性のバラツキが発
生する。MIS型半導体素子、例えばMISキャパシタ
に正確な静電容量を与えるためには、誘電体として使用
されるSi3 4 膜を正確に設定膜厚で形成することが
必要であるが、膜減り量が大きいと正確に設定膜厚に形
成することができないので、静電容量が所定値から変化
してしまう。第2には、ホトリソグラフィ工程での問題
である。例えば、ホトリソグラフィ工程において予期し
ない事情が発生して露光操作をやり直す必要が生じた場
合でも、膜減り量が大きいと、Si3 4 膜の膜厚が減
少するために、ホトリソグラフィ工程を再実施すること
が難しいと言う問題があった。
【0005】以上のような理由から、従来は、温度の低
い硫酸過水、即ちボイルしていない80°C 前後の硫酸
過水でウェハを洗浄せざるを得なかった。しかし、従来
は、ボイルしていない硫酸過水を使用するために、ホト
レジストの剥離能力が低く、長時間の洗浄を必要とし、
しかも完全に除去できないと言う問題があった。換言す
れば、従来のSi3 4 膜形成方法では、硫酸過水の洗
浄によりホトレジストを除去する際に、高い温度のボイ
ル状態の熱硫酸過水を使用して洗浄効率を上げることが
難しかった。また、ボイルしていない硫酸過水を使用す
るために、薬役ライフも短く、コストが嵩むと言う問題
もあった。
【0006】そこで、本発明の目的は、熱硫酸過水でウ
ェハを洗浄して、Si3 4 膜をパターニングした時に
マスクとして使用したレジスト膜を除去する際に、Si
3 4 膜の膜べりを抑制することができるSi3 4
の形成方法を提供することであり、また膜減りが殆どな
いSi3 4 膜を有するMIS型半導体素子を提供する
ことである。
【0007】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るSi3 4 膜の形成方法は、Si3
4 膜を半導体基板上に形成する方法であって、Si3
4 膜を半導体基板上に成膜する工程と、酸素プラズマ処
理又は熱酸化処理をウェハに施してSi3 4 膜の表面
を酸化し、Si3 4 膜の表面に極く薄いSiO2 膜を
形成する工程と、ホトレジスト膜のマスクパターンを形
成する工程と、マスクパターンをマスクにして薄いSi
2 膜及びSi3 4 膜をエッチングする工程と、熱硫
酸過水でマスクパターンのホトレジストを除去する工程
とを備えることを特徴としている。
【0008】酸素プラズマ処理は、プラズマアッシング
装置を使用して、通常のプラズマアッシング条件で処理
される。または、熱酸化処理は、熱酸化炉を使用し、温
度900°C 前後で酸化処理することにより行われる。
Si3 4 膜表面に形成するSiO2 膜の膜厚は、極く
薄く、例えば1nm以下であって、処理時間を規制する
ことにより、SiO2 膜の膜厚を所望の膜厚に制御でき
る。また、本発明方法で使用する熱硫酸過水は、ボイル
状態の硫酸過水であって、120°C から140°C の
温度範囲に設定する。これにより、ホトレジストの除去
作業の能率が、従来法に比べて格段に向上する。
【0009】また、マスクパターンを除去する工程にお
いて、プラズマアッシング法によりマスクパターンを除
去し、更に熱硫酸過水で洗浄、除去することもできる。
本発明方法は、半導体基板と絶縁膜と電極とで構成され
るMIS型半導体素子の絶縁膜として使用されるSi3
4 膜の形成に好適に適用できる。
【0010】また、本発明に係るMIS型半導体素子
は、半導体基板と電極との間の誘電体が、半導体基板上
に形成されたSi3 4 膜と、Si3 4 膜の電極側の
表面を酸素プラズマ処理又は熱酸化処理により酸化して
形成した薄いSiO2 膜とで形成されていることを特徴
としている。本発明に係るMIS型半導体素子は、正確
な静電容量を必要とするキャパシタとして最適に利用で
きる。
【0011】
【実施例】以下、添付図面を参照し、実施例に基づいて
本発明をより詳細に説明する。図1(a)から(c)及
び図2(d)から(f)は、それぞれMISキャパシタ
の絶縁膜としてSi3 4 膜を成膜するために本発明方
法を実施する際の各工程毎の基板層構造を示す断面図で
あり、図2(I)は図2(d)に示すSi3 4 膜の拡
大断面図である。先ず、図1(a)に示すように、LO
COS膜12が形成されている半導体基板10に通常の
熱酸化法によりSiO2 膜14を形成し、次いで、図1
(b)に示すように、SiO2 膜14に窓を開けて、電
極形成領域16とする。次いで、図1(c)に示すよう
に、膜厚50nmになるようにSi3 4 膜18を基板
10全面に通常の条件でCVD法により形成する。
【0012】Si3 4 膜18を基板10上に成膜した
後、プラズマアッシング装置を使用して次の条件で酸素
プラズマ処理を1バッチ50枚のウェハに対してバッチ
操作で施し、図2(d)に示すように、Si3 4 膜1
8の表面を酸化して膜厚1nm以下の超薄膜のSiO2
膜20(図2(I)参照)を形成する。 圧力:106kPa(800mmTorr) 温度:80°C ガス:O2 =800sccm 処理時間:10分 RF出力:1kW
【0013】次いで、ホトレジストのマスクパターン2
2を使用して、通常のホトリソグラフィ法により、図2
(e)に示すように、薄いSiO2 膜20を表面に有す
るSi3 4 膜18をエッチングする。最後に、マスク
パターン22のホトレジストを120°C から140°
C の範囲の温度の熱硫酸過水で洗浄して除去し、図2
(f)に示すようなMIS型半導体素子の絶縁膜として
最適に使用できるSi3 4 膜を得る。
【0014】プラズマアッシング装置を使用してSi3
4 膜18に施す酸素プラズマ処理に代えて、熱酸化炉
でウェハを約900°C に約10分間維持することによ
り、図1(c)に示すように、Si3 4 膜の表面を酸
化して膜厚1nm以下のSiO2 膜を形成することもで
きる。また、マスクパターン22のホトレジストを熱硫
酸過水で洗浄して除去する前に、プラズマアッシング装
置によりアッシングして硬化したホトレジストを除去す
ることもできる。
【0015】実験例1 本発明方法を評価するために、上述の方法によりSi3
4 膜を酸化して得た薄いSiO2 膜とSi3 4 膜と
を有する本発明ウェハ試料を110°C から140°C
の間の異なる温度の熱硫酸過水でそれぞれ10分間洗浄
し、Si3 4膜の膜減り量を計測した。一方、従来の
方法でSi3 4 膜のみを備えた従来法ウェハ試料を本
発明ウェハ試料と同様にして洗浄し、そのSi3 4
の膜減り量を計測した。測定結果は、図3に示す通りで
あった。図3では、横軸に熱硫酸過水の温度を、縦軸に
Si3 4 膜の膜減り量を取った。
【0016】実験例2 更に、本発明方法を評価するために、上述の方法により
Si3 4 膜を酸化して得た薄いSiO2 膜とSi3
4 膜とを有する本発明ウェハ試料を120°Cの熱硫酸
過水で10分間から40分間にわたる異なる時間の間洗
浄し、Si3 4 膜の膜減り量を計測した。一方、従来
の方法でSi3 4 膜のみを備えた従来法ウェハ試料を
本発明ウェハ試料と同様にして洗浄し、そのSi3 4
膜の膜減り量を計測した。測定結果は、図4に示す通り
であった。図4では、横軸に洗浄時間を、縦軸にSi3
4 膜の膜減り量を取った。
【0017】以上の結果から、本発明方法では、熱硫酸
過水の温度が高くなっても、また洗浄時間が長くなって
も、膜減り量が殆ど増加せず、また、熱硫酸過水の温度
が高い程、また洗浄時間が長い程、従来法に比べて、S
3 4 膜の絶対的な膜減り量の減少が著しい。よっ
て、本発明方法によってSi3 4 膜を形成すれば、温
度の高い熱硫酸過水を使用して洗浄することにより、洗
浄時間を短縮することができ、更には硫酸過水の薬役ラ
イフが長くなり、薬役コストを軽減できる。また、長時
間洗浄していても、膜減り量が増大しないので、ホトレ
ジストを完全に除去することができる。
【0018】本実施例のMIS型半導体素子30は、半
導体基板と電極との間の誘電体が、半導体基板上に形成
されたSi3 4 膜と、Si3 4 膜の電極側の表面を
酸素プラズマ処理又は熱酸化処理により酸化して形成し
た薄いSiO2 膜とで形成されている。本実施例の半導
体素子30は、Si3 4 膜をパターニングした時に使
用したマスクパターンのホトレジストを除去する際のS
3 4 膜の膜減り量が小さいので、所定膜厚のSi3
4 膜を備えることにより、所定の静電容量を有する。
よって、半導体素子30は、キャパシタとして最適なM
IS型半導体素子である。
【0019】
【発明の効果】本発明方法によれば、Si3 4 膜を半
導体基板上に形成する際に、Si3 4 膜を半導体基板
上に成膜した後、酸素プラズマ処理又は熱酸化処理を施
し、Si3 4 膜の表面を酸化して薄いSiO2 膜を形
成することにより、Si3 4膜のパターニングに使用
したマスクパターンのホトレジストを熱硫酸過水で洗
浄、除去する際に発生するSi3 4 膜の膜減り量を従
来法に比べて大幅に減少させることができる。よって、
本発明を使用すれば、第1には、Si3 4 膜の膜厚を
正確に所定膜厚に維持することにより、所定値の静電容
量を有し、バラツキの無いデバイス特性を備えたMIS
型半導体素子を実現させることができる。第2には、ボ
イル状態の熱硫酸過水を使用してホトレジストの除去で
きるので、洗浄作業の作業能率を向上させることができ
る。また、ホトリソグラフィ工程において予期しない事
情により露光操作をやり直す必要が生じた場合でも、S
3 4 膜の小さい膜減り量を維持しつつホトリソグラ
フィ工程を繰り返し再実施することができる。また、本
発明に係るMIS型半導体素子は、所定膜厚のSi3
4 膜を備えて所定の静電容量を有するので、キャパシタ
として最適なMIS型半導体素子を実現している。
【図面の簡単な説明】
【図1】図1(a)から(c)は、それぞれ、MISキ
ャパシタの絶縁膜としてSi34 膜を成膜するため
に、本発明方法を実施する際の各工程毎の基板層構造を
示す断面図である。
【図2】図2(d)から(f)は、図1(c)に続い
て、それぞれ、MISキャパシタの絶縁膜としてSi3
4 膜を成膜するために、本発明方法を実施する際の各
工程毎の基板層構造を示す断面図であり、図2(I)は
図2(d)に示すSi3 4 膜の拡大断面図である。
【図3】実験例1で得た、硫酸過水の温度とSi3 4
膜の膜減り量との関係を示すグラフである。
【図4】実験例2で得た、硫酸過水洗浄時間とSi3
4 膜の膜減り量との関係を示すグラフである。
【図5】図5(a)から(c)は、それぞれ、MISキ
ャパシタの絶縁膜としてSi34 膜を成膜するため
に、従来法を実施する際の各工程毎の基板層構造を示す
断面図である。
【符号の説明】
10 半導体基板 12 LOCOS膜 14 SiO2 膜 16 電極形成領域 18 Si3 4 膜 20 SiO2 膜 22 マスクパターン

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 Si3 4 膜を半導体基板上に形成する
    方法であって、 Si3 4 膜を半導体基板上に成膜する工程と、 酸素プラズマ処理又は熱酸化処理をウェハに施してSi
    3 4 膜の表面を酸化し、Si3 4 膜の表面に極く薄
    いSiO2 膜を形成する工程と、 ホトレジスト膜のマスクパターンを形成する工程と、 マスクパターンをマスクにして薄いSiO2 膜及びSi
    3 4 膜をエッチングする工程と、 熱硫酸過水でマスクパターンのホトレジストを除去する
    工程とを備えることを特徴とするSi3 4 膜の形成方
    法。
  2. 【請求項2】 熱硫酸過水でマスクパターンのホトレジ
    ストを除去する工程において、120°C から140°
    C の温度範囲の熱硫酸過水を使用することを特徴とする
    請求項1に記載のSi3 4 膜の形成方法。
  3. 【請求項3】 マスクパターンを除去する工程におい
    て、プラズマアッシング法によりマスクパターンのホト
    レジストを除去し、更に熱硫酸過水で洗浄、除去するこ
    とを特徴とする請求項1に記載のSi3 4 膜の形成方
    法。
  4. 【請求項4】 半導体基板と絶縁膜と電極とで構成され
    るMIS型半導体素子の絶縁膜として使用されるSi3
    4 膜を形成することを特徴とする請求項1又は2に記
    載のSi3 4 膜の形成方法。
  5. 【請求項5】 MIS型半導体素子であって、 半導体基板と電極との間の誘電体が、半導体基板上に形
    成されたSi3 4 膜と、Si3 4 膜の電極側の表面
    を酸素プラズマ処理又は熱酸化処理により酸化して形成
    した極く薄いSiO2 膜とで形成されていることを特徴
    とするMIS型半導体素子。
  6. 【請求項6】 前記MIS型半導体素子がキャパシタで
    あることを特徴とする請求項1に記載のMIS型半導体
    素子。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4944983A (en) * 1988-07-11 1990-07-31 Ngk Spark Plug Co., Ltd. Sloped substrate for a thermal head and method of manufacturing the same
JP2003086805A (ja) * 2001-09-07 2003-03-20 Ricoh Co Ltd 薄膜トランジスタ、電気絶縁膜及びそれらの製造方法
US7662696B2 (en) 2002-10-31 2010-02-16 Renesas Technology Corp. Method for fabricating semiconductor devices
US7973410B2 (en) 2005-10-12 2011-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8685169B2 (en) 2009-11-30 2014-04-01 Tokyo Electron Limited Substrate processing apparatus, substrate processing method and storage medium

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