KR980012133A - 반도체장치의 박막 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명에 의한 반도체장치의 박막 트랜지스터 제조방법은 게이트전극의 절연막이나 층간절연막 및 보호막으로서 또한 액정배향막으로서 감광성을 갖는 폴리이미드막을 사용한다. 따라서 사진공정만으로도 폴리이미드막을 패터닝할 수 있으므로 TFT 제조공정이 간단해지고 공정불량율이 낮아진다. 또한, 상기 폴리이미드막은 광 투과율이 97%정도로서 질화막을 사용할 때 보다 광 투과율이 7%가량 더 높으므로 백 라이트(Back Light)의 소비전력을 감소시킬 수 있다.
Description
본 발명은 반도체장치의 박막 트랜지스터 제조방법에 관한 것으로서 특히, 층간절연막이나 보호막을 감광성질이 있는 폴리이미드막(polyimide film)으로 형성하는 방법에 관한 것이다.
반도체장치를 제조하는 공정에서 물질막을 제대로 형성하기 위해서는 반응챔버내의 압력이나 온도와 사용하는 소오스가스의 정확한 양 및 가하는 전력등의 조건이 정확히 갖추어져야 한다. 예를 들어, 플라즈마 베이스 화학기상증착(Plasma Enhanced Chemical Vapor Deposition:이하, PECVD라 한다)장치를 이용하여 질화막(SiNx)을 형성하는 경우, 소오스가스로서 일정비의 실레인(SiH4)가스와 암모니아(NH3)가스, 수소 및 질소가스가 필요하고 반응챔버의 초기 진공도 즉, 초기 압력은 10-5Torr∼10-7Torr정도가 되어야 하고 공정진행중의 온도는 200℃∼300℃정도가 되어야 박막형성에 필요한 온도가 된다. 공정진행중에는 0.8Torr정도를 유지해야 한다. 그리고 소오스가스를 플라즈마화 하기 위해서는 13.56메가 헬쯔(MHz)정도의 유도전력(RF power)이 필요하다. 계속해서 패턴형성이 필요한 경우 사진식각공정 및 포토레지스트 제거동정이 더 필요하다. 이와 같이 질화막을 형성하는 공정은 온도와 압력과 전력조건이 맞아야 하고 여러종류의 소오스가스가 기본적으로 필요하며 패터닝공정이 필요할 경우에는 추가공정이 더 필요하는등 공정이 복잡해진다.
이와 같은 질화막은 박막 트랜지스터(TFT)에서 층간절연막이나 게이트전극의 보호막으로 사용되는데 종래 기술에 의한 TFT제조방법과 함께 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 종래 기술에 의한 방법으로 제조된 반도체장치의 박막 트랜지스터의 단면도인데, 이를 참조하여 종래 기술에 의한 TFT제조방법을 설명하면 먼저, TFT기판(10) 상에 게이트 전극(12)과 게이트 산화막(14)을 형성한다. 이어서 상기 결과물 전면에 제1 질화막(16)을 형성한다. 제1 질화막(16)은 상술한 바와 같은 조건하에서 소오스가스들을 폴라즈마화시켜 형성한다. 제1 질화막(16)의 경우에는 패터닝 공정이 필요하지 않기 때문에 사진식각공정과 같은 추가공정은 필요치 않다. 이어서 제1 질화막(16) 상의 게이트 전극(12)을 포함하는 영역에 아몰퍼스(Amorphous) 상태의 실리콘층(18)과 N+형 불순물이 도핑된 아몰퍼스 실리콘층(20)을 순차적으로 형성한다. 이어서 상기 결과물 전면에 소오스 및 드레인으로 사용할 도전층을 형성한 다음, 게이트 전극(12)과 기판(10)의 경계부분을 중심으로 게이트전극(12)의 일부에 해당하는 영역과 기판(10)의 일부에 해당하는 영역의 도전층을 한정하는 포토레지스트 패턴(도시하지 않음)을 도전층상에 형성한다. 포토레지스트 패턴에 의해 한정되는 부분에는 아몰퍼스(Amorphous) 상태의 실리콘층(18)과 N+형 불순물이 도핑된 아몰퍼스 실리콘층(20)의 가장자리 부분이 완전히 포함된다. 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 도전층의 전면을 이방성식각한다. 이때, 이방성식각은 게이트전극이 형성된 영역에서 아몰퍼스 실리콘층(18)의 계면이 노출될 때 까지 실시한다. 이방성식각결과 형성되는 도전층 패턴(22, 22a)에서 참조번호 22는 드레인(drain)으로 참조번호 22a는 소오스(source)로 사용한다. 이후 포토레지스트 패턴을 제거한다. 계속해서 상기 결과물 전면에 PECVD장치를 이용하여 제2 질화막을 형성한 다음, 상기 드레인(22)의 일부영역을 노출시키는 제2 질화막 패턴(24)으로 패터닝한다. 상기 제2 질화막 패턴(24)을 형성하기 위해서 전단부에서 상술한 바와 같은 여러공정 조건하에서 질화막을 형성한 후 추가공정으로서 사진식각공정과 포토레지스트 제거공정이 더 필요해진다. 계속해서 상기 노출된 드레인을 통해서 인접한 소자와의 연결을 위한 상호연결라인(26)을 형성한다. 상기 상호 연결라인(26)은 인듐 틴 산화막(Indium Tin Oxide)으로 형성한다.
상술한 바와 같이 종래 기술에 의한 반도체장치의 박막 트랜지스터 제조방법에서는 게이트 전극의 보호막이나 층간절연막으로서 질화막을 사용하므로 제조공정이 복잡하다. 따라서 공정불량이 발생될 가능성이 높다. 또한, 질화막은 광 투과율이 90%정도로 실리콘 산화막과 같은 다른 절연막에 비해 상대적으로 낮아서 백 라이트(back light)의 소비 전력이 많이 필요하다.
따라서 본 발명의 목적은 상술한 종래 기술의 문제점을 해결하기 위한 것으로서 보호막이나 층간절연막으로서 형성공정이 단순한 절연막을 사용하는 반도체장치의 박막 트랜지스터 제조방법을 제공함에 있다.
제1도는 종래 기술에 의한 제조방법으로 제조된 반도체장치의 박막 트랜지스터의 단면도이다.
제2도는 본 발명의 실시예에 의한 반도체장치의 박막 트랜지스터 제조방법을 나타낸 도면이다.
* 도면의 주요부분에 대한 부호설명
10 : 반도체기판 40 : 제1 폴리이미드(plyimide)막
42 : 제2 폴리이미드막 패턴
상기 목적을 달성하기 위하여, 본 발명에 의한 반도체장치의 박막 트랜지스터 제조방법은 게이트 전극의 절연막이나 층간절연막 및 보호막으로서 그리고 액정배향막으로서 질화막보다 공정이 간단하고 광투과성도 우수한 감광성 폴리이미드(polyimide)막을 사용하는 것을 특징으로 한다.
상기 풀리이미드막을 형성하는 방법은 폴리이미드막을 스핀 도포하는 제1 단계; 상기 도포된 폴리이미드막의 성분중 솔벤트(solvent)를 제거하기 위해 소프트 베이크를 실시하는 제2 단계; 상기 폴리이미드막을 패터닝하기 위해 노광을 실시하는 제3 단계; 상기 노광된 폴리이미드막을 현상하는 제4 단계; 상기 현상된 폴리이미드막을 세정하는 제5 단계; 및 상기 세정이 완료된 폴리이미드막을 하드베이크하는 제6 단계를 포함한다.
상기 제1 단계에서 폴리이미드막의 도포는 3,000rpm으로 20초간 도포한다. 상기 제2 단계에서 상기 폴리이미드막의 소프트 베이크는 분당 40리터(1)비율로 공급하여 조성되는 질소분위기에서 80℃의 온도로 8분정도로 실시한다. 또한, 상기 제3 단계에서 상기 폴리이미드막을 패터닝에는 노광된 부분이 경화되는 음성 마스크 또는 반대성질을 갖는 양성 마스크를 선택적으로 사용한다. 상기 노광에 사용하는 광으로는 자외선(UV)를 사용하는데, 자외선 중에서도 i-, h- 및 g-라인(각각 365nm, 405nm 및 436nm의 파장)을 함께 사용한다.
상기 제4 단계에서의 현상은 1차에는 60초간 2차에는 40초간 DiP방식으로 현상한다.
상기 제5 단계의 세정단계에서는 린스(rinse)방법으로 세정하는데, 상기 린스세정에서는 이소프로필 알콜(IsoPropyl Alcohol:이하, IPA라 한다)을 사용하여 3분정도 린스한다.
상기 제6 단계의 하드베이크는 250℃정도에서 한 시간동안 실시한다. 이와 같은 단계를 거쳐 폴리이미드막이 형성된 TFT를 추가적으로 특성안정을 위해 분당 40리터(1)비율로 공급되는 질소분위기에서 200℃의 온도로 2시간가량 어닐링한다.
본 발명은 TFT제조방법에서 게이트전극의 절연막이나 층간절연막 및 보호막으로서 감광성을 갖는 폴리이미드막을 사용한다. 따라서 사진공정 만으로도 폴리이미드막을 패터닝할 수 있으므로 TFT 제조공정이 간단해지고 공정불량율이 낮아진다. 또한, 상기 폴리이미드막은 광 투과율이 97%정도로서 질화막을 사용할 때 보다 광 투과율이 7%가량 더 높으므로 백 라이트(Back Light)의 소비전력을 감소시킬 수 있다.
이하, 본 발명의 실시예 의한 반도체장치의 박막 트랜지스터 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.
도 2는 본 발명의 실시예에 의한 반도체장치의 박막 트랜지스터 제조방법을 나타낸 도면이다. 아래의 설명에서 종래 기술의 설명을 위한 도면설명에서 인용된 것과 동일한 참조번호는 종래의 것과 동일한 부재를 나타낸다.
도 2를 참조하면, 본 발명의 실시예에 의한 반도체장치의 박막 트랜지스터 제조방법은 먼저, 반도체기판(10)상에 게이트전극(12)을 형성한다. 상기 게이트 전극(12)을 포함하는 상기 반도체기판(10) 전면에 제1 폴리이미드막(40)을 도포한다. 상기 제1 폴리이미드막(40)의 도포는 3,000rpm으로 회전하는 상태에서 20초간 실시한다. 계속해서 상기 도포가 완료된 제1 폴리이미드막(40)을 베이크하여 경화시킨다.
계속해서 상기 제1 폴리이미드막(40) 전면에는 아몰퍼스(Amorphous) 상태의 실리콘층(18)과 N+형 불순물이 도핑된 아몰퍼스 실리콘층(20)을 순차적으로 형성한다. 이어서 상기 결과물 전면에 소오스 및 드레인으로 사용할 도전층을 형성한 다음, 상기 게이트 전극(12)과 기판(10)의 경계부분을 중심으로 상기 게이트전극(12)의 일부에 해당하는 영역과 상기 기판(10)의 일부에 해당하는 영역의 상기 도전층을 한정하는 포토레지스트 패턴(도시하지 않음)을 상기 도전층 상에 형성한다. 상기 포토레지스트 패턴에 의해 한정되는 부분에는 상기 아몰퍼스(Amorphous) 상태의 실리콘층(18)과 N+형 불순물이 도핑된 아몰퍼스 실리콘층(20)의 가장자리 부분이 완전히 포함된다. 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 도전층의 전면을 이방성식각한다. 이때, 상기 이방성식각은 상기 게이트전극이 형성된 영역에서 상기 아몰퍼스 실리콘층(18)의 계면이 노출될 때 까지 실시한다. 상기 이방성식각결과 형성되는 도전층 패턴(22, 22a)에서 참조번호 22는 드레인(drain)이고 참조번호 22a는 소오스(source)이다. 이후 상기 포토레지스트 패턴을 제거한다. 계속해서 상기 결과물 전면에 층간절연막 또는 보호막으로서 제2 폴리이미드막을 일정두께(예컨대, 2,000Å∼42,000Å이상)로 형성한 후 패터닝하여 제2 폴리이미드막 패턴(42)을 형성한다. 상기 제2 폴리이미드막 패턴(42)에 의해 상기 드레인(22)의 일부영역은 노출된다. 상기 제1 폴리이미드막 패턴(42)은 사기 제1 폴리이미드막(40)이 형성에 사진공정이 추가되는데, 구체적으로는 상기 제1 폴리이미드막(40)의 도포조건처럼 상기 드레인(22) 및 소오스(22a)가 형성된 결과물 전면에 제2 폴리이미드막을 도포한다. 이어서 노광을 실시하기 전 단계로서 일정한 조건하에서 소프트 베이크(soft bake)한다. 상기 소프트 베이크는 질소분위기에서 80℃의 온도로 8분정도 실시한다. 이어서 상기 제2 폴리이미드막을 패터닝하기 위해 상기 드레인(22)의 일부를 한정하는 음성 마스크(또는 상기 드레인(22)의 일부를 노출시키고 다른 영역을 한정하는 양성(positive) 마스크)를 사용하여 그 전면에 노광을 실시한다. 상기 노광은 40초간 실시하며 자외선(UV:Ultra Violet)을 사용한다. 상기 노광에 사용하는 자외선으로는 파장이 각각 365nm, 405nm 및 436nm인 i-, h-, 및 g-라인을 함께 사용한다. 계속해서 음성 마스크를 사용한 경우 노광되지 않는 부분을 제거하기 위해 상기 제2 폴리이미드막을 현상공정을 진행한다. 상기 현상공정은 Dipping방식으로 진행되는데 1차에는 60초간실시하고 2차에는 40초간 실시한다. 상기 현상공정이 끝나면 상기 제2 폴리이미드막은 상기 드레인(22)의 일부가 제거된 형태의 제2 폴리이미드막 패턴(42)으로 형성되는데, 아직은 얼룩이나 현상공정에서의 잔류물이 남아 있다. 따라서 하드베이크를 진행하기 전에 세정공정을 먼저 실시한다. 상기 세정공정은 린스방식으로서 IPA를 사용하여 3분정도 실시한다. 상기 세정공정이 완료되면, 상기 현상공정에 의해 소프트하게 된 상기 제2 폴리이미드막 패턴(42)을 완전히 경화하기 위해 하드베이크를 실시한다. 상기 하드베이크는 250℃에서 한 시간동안 실시한다. 이 결과 두께 2,000Å∼42,000Å정도의 투과율 97%의 제2 폴리이미드 패턴(42)이 형성된다. 계속해서 상기 하드베이크후 TFT의 특성을 안정화시키기 위해 상기 제2 폴리이미드막 패턴(42)을 일정시간동안 어닐링하여 2차 경화된다. 상기 어닐링은 분당 40리터(1)의 비율로 공급되는 질소분위기에서 200℃의 온도로 2시간동안 실시한다. 이와 같은 2차 경화 결과 상기 제2 폴리이미드막 패턴(42)의 두께는 2,000Å∼4,000Å정도가 되고 투과율은 97%정도가 된다. 종래 기술에 의한 반도체장치의 박막 트랜지스터 제조방법에서 절연막으로 사용하는 질화막보다 7%가량 투과율이 증가된다.
이와 같은 공정을 거쳐 상기 제2 폴리이미드막 패턴(42)을 형성한 후 상기 드레인(22)의 노출된 계면에는 인접한 소자와의 연결을 위한 상호연결라인(26)이 형성한다. 상기 상호 연결라인(26)은 인듐 틴 산화막(Indium Tin Oxide)으로 형성한다. 상기 폴리이미드막은 절연막이나 보호막뿐만 아니라 액정배향막으로도 사용할 수 있다.
이상, 상술한 바와 같은 본 발명에 의한 반도체장치의 박막 트랜지스터 제조방법은 게이트전극의 절연막이나 층간절연막 및 보호막으로서 감광성을 갖는 폴리이미드막을 사용한다. 따라서 사진공정만으로도 폴리이미드막을 패터닝할 수 있으므로 TFT 제조공정이 간단해지고 공정불량율이 낮아진다. 또한, 상기 폴리이미드막은 광 투과율이 97%정도로서 질화막을 사용할 때 보다 광 투과율이 7%가량 더 높으므로 백 라이트(Back Light)의 소비전력을 감소시킬 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.
Claims (9)
- 게이트 전극의 절연막이나 층간절연막 및 보호막으로서 그리고 액정배향막으로서 질화막보다 공정이 간단하고 광 투과성도 우수한 감광성 폴리이미드(polyimide)막을 사용하는 것을 특징으로 하는 반도체장치의 박막 트랜지스터 제조방법.
- 제1항에 있어서, 상기 폴리이미드막을 형성하는 방법은 폴리이미드막을 스핀 도포하는 제1 단계; 상기 도포된 폴리이미드막의 성분중 솔벤트(solvent)를 제거하기 위해 소프트 베이크를 실시하는 제2 단계; 상기 폴리이미드막을 패터닝하기 위해 노광을 실시하는 제3 단계; 상기 노광된 폴리이미드막을 현상하는 제4 단계; 상기 현상된 폴리이미드막을 세정하는 제5 단계; 및 상기 세정이 완료된 폴리이미드막을 하드베이크하는 제6 단계를 포함하는 것을 특징으로 하는 반도체장치의 박막 트랜지스터 제조방법.
- 제2항에 있어서, 상기 제1 단계에서 폴리이미드막은 3,000rpm으로 20초간 도포하는 것을 특징으로 하는 반도체장치의 박막 트랜지스터 제조방법.
- 제2항에 있어서, 상기 제2 단계의 소프트 베이크는 분당 40리터(1)비율로 공급되는 질소분위기에서 80℃의 온도로 8분정도로 실시하는 것을 특징으로 하는 반도체장치의 박막 트랜지스터 제조방법.
- 제2항에 있어서, 상기 제3 단계에서 상기 노광에 사용하는 광으로는 자외선(UV)를 사용하는데 자외선 중에서도 i-, h- 및 g-라인(각각 365nm, 405nm 및 436nm의 파장)을 함께 사용하는 것을 특징으로 하는 반도체 장치의 박막 트랜지스터 제조방법.
- 제2항에 있어서, 상기 제4 단계의 현상은 디핑(dipping)방식으로 1차에는 60초간 실시하고 2차에는 40초간실시하는 것을 특징으로 하는 반도체장치의 박막 트랜지스터 제조방법.
- 제2항에 있어서, 상기 제5 단계의 세정단계에서는 린스(rinse)방법으로 세정하는데 이소프로필 알콜(IsoPropyl Alcohol:IPA)을 사용하여 3분정도 린스하는 것을 특징으로 하는 반도체장치의 박막 트랜지스터 제조방법.
- 제2항에 있어서, 상기 제6 단계의 하드베이크는 250℃정도에서 한 시간동안 실시하는 것을 특징으로 하는 반도체장치의 박막 트랜지스터 제조방법.
- 제2항에 있어서, 상기 폴리이미드막을 절연막이나 보호막으로 사용하는 경우 상기 박막 트랜지스터의 특성을 안정화시키기 위해 상기 제6 단계를 마친 폴리이미드막을 분당 40리터(1)비율로 공급되는 질소분위기에서 200℃의 온도로 2시간가량 어닐링하는 것을 특징으로 하는 반도체장치의 박막 트랜지스터 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임
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| KR1019960031197A KR980012133A (ko) | 1996-07-29 | 1996-07-29 | 반도체장치의 박막 트랜지스터 제조방법 |
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR980012133A (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100787267B1 (ko) * | 2004-08-27 | 2007-12-21 | 학교법인 동국대학교 | 광반응성 폴리이미드를 이용한 패시베이션 방법 |
| KR100813016B1 (ko) * | 2001-10-22 | 2008-03-13 | 삼성전자주식회사 | 액정표시장치의 제조방법 |
| US7422778B2 (en) | 2004-12-03 | 2008-09-09 | Lg Chem, Ltd. | Photoreactive compound, liquid crystal alignment layer using the compound, method of manufacturing the alignment layer, and liquid crystal display device containing the alignment layer |
| KR100861293B1 (ko) * | 2002-12-09 | 2008-10-01 | 주식회사 하이닉스반도체 | 감광막 패턴 제조 방법 |
-
1996
- 1996-07-29 KR KR1019960031197A patent/KR980012133A/ko not_active Application Discontinuation
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