JPS5935482A - ｐｉｎダイオ−ド - Google Patents
ｐｉｎダイオ−ドInfo
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- JPS5935482A JPS5935482A JP14746482A JP14746482A JPS5935482A JP S5935482 A JPS5935482 A JP S5935482A JP 14746482 A JP14746482 A JP 14746482A JP 14746482 A JP14746482 A JP 14746482A JP S5935482 A JPS5935482 A JP S5935482A
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- JP
- Japan
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- electrode
- type
- region
- recess
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000012535 impurity Substances 0.000 claims description 13
- 238000009792 diffusion process Methods 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 6
- 230000002093 peripheral effect Effects 0.000 claims description 5
- 238000002161 passivation Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 3
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- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/868—PIN diodes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は容量の逆方向バイアス依存性および順方向直
列抵抗が小さく、高周波領域で使用され、特にＤＨＤ
（Ｄｏｕｂｌｅ Ｈｅａｔｓｉｎｋ Ｄｅｖｉｃｅ ）
形ダイオード装置に用いられるｐ１ｎダイオードに関す
るものである。
列抵抗が小さく、高周波領域で使用され、特にＤＨＤ
（Ｄｏｕｂｌｅ Ｈｅａｔｓｉｎｋ Ｄｅｖｉｃｅ ）
形ダイオード装置に用いられるｐ１ｎダイオードに関す
るものである。
第１図は従来のｐｉｎダイオードの一例を示す断面図で
ある。
ある。
図において、（１）は１０００Ω−ｃｍ以上の比抵抗と
２５０μｍ程度の厚さとを有しｎ形である１形半導体基
板（以下「１形基板」と呼ぶ） 、（２）は１形基板（
１）の一方の主面部に形成され５０〜１００μｍの拡散
深さを有する？形高不純物濃度領域（以下「ｎ＋形領領
域と呼ぶ） 、（３）は１形基板（１）の他方の主面部
の一部に形成されｂＯ〜８０μｍの深さを有する凹部、
（４ンはｉ形基板（１）の凹部（３）に面する表面部に
形成きれたｐ形不純物拡散領域（以下「ｐ影領域」と呼
ぶ）である。なお、ｐ影領域（４）の拡散深さは、１形
基板（１）のｎ影領域（２）とｐ影領域（４〕との間の
厚さが３０〜５０μｍになるように設定されている。（
５）はｐ影領域（４）および１形基板（１）の各表面上
にわたって形成された絶縁膜、（６）は絶縁膜（５）の
表面上に形成されたパンシヘーション膜、（７）ハ絶縁
膜（５）およびバンシペーション膜（６）のｐ影領域（
４）の表面の一部上の部分に共通に設けられた電極引き
出し用の窓、（８）はアルミニウム（ＡＩりなどの蒸着
金属からなり窓（７）内に主要部が設けられｐ影領域（
４〕にオーミック接続された蒸着陽極電極、（９）は頭
部がパッシベーション膜（６）の１形基板（１）の主面
上の部分の表面から上に出るようにメッキ法によって蒸
着陽極電極（８）の上部に上積されたメッキ上積み陽極
電極で、これらの電１ｉ （８）、 （９）はｐ影領域
（４）の外部引き出し電極を構成する。００は１７など
の蒸着金属からなりｎ＋形領領域２）にオーミック接続
された蒸着陰極電極である。
２５０μｍ程度の厚さとを有しｎ形である１形半導体基
板（以下「１形基板」と呼ぶ） 、（２）は１形基板（
１）の一方の主面部に形成され５０〜１００μｍの拡散
深さを有する？形高不純物濃度領域（以下「ｎ＋形領領
域と呼ぶ） 、（３）は１形基板（１）の他方の主面部
の一部に形成されｂＯ〜８０μｍの深さを有する凹部、
（４ンはｉ形基板（１）の凹部（３）に面する表面部に
形成きれたｐ形不純物拡散領域（以下「ｐ影領域」と呼
ぶ）である。なお、ｐ影領域（４）の拡散深さは、１形
基板（１）のｎ影領域（２）とｐ影領域（４〕との間の
厚さが３０〜５０μｍになるように設定されている。（
５）はｐ影領域（４）および１形基板（１）の各表面上
にわたって形成された絶縁膜、（６）は絶縁膜（５）の
表面上に形成されたパンシヘーション膜、（７）ハ絶縁
膜（５）およびバンシペーション膜（６）のｐ影領域（
４）の表面の一部上の部分に共通に設けられた電極引き
出し用の窓、（８）はアルミニウム（ＡＩりなどの蒸着
金属からなり窓（７）内に主要部が設けられｐ影領域（
４〕にオーミック接続された蒸着陽極電極、（９）は頭
部がパッシベーション膜（６）の１形基板（１）の主面
上の部分の表面から上に出るようにメッキ法によって蒸
着陽極電極（８）の上部に上積されたメッキ上積み陽極
電極で、これらの電１ｉ （８）、 （９）はｐ影領域
（４）の外部引き出し電極を構成する。００は１７など
の蒸着金属からなりｎ＋形領領域２）にオーミック接続
された蒸着陰極電極である。
一点鎖線で示す（ｌｌａ）および（ｌｌｂ）はメッキ上
積み陽極電極（９）および蒸着陰極電極αＯにそれぞれ
接触させられるヒートシンクである。
積み陽極電極（９）および蒸着陰極電極αＯにそれぞれ
接触させられるヒートシンクである。
このような従来例では、凹部（３）の深さが５０〜８０
７１ｍであるので、メッキ上積み陽極電極（９）の頭部
がヒートシンク（ｌｌａ）と接触するためには、メッキ
上積み陽極電極（９）の頭部の蒸着陽極電極（８）から
の高さを凹部（３）の深さの５０〜８０．４ｍ以上にせ
ねばならず、メッキ上積み陽極電極（９）の形成に多大
の時間を要し、作業性が悪いという欠点があった。この
ような欠点を解消するために、凹部（３）の深さを浅く
して、メッキ上積み陽極電極（９）の頭部の蒸着陽極電
極（８）からの高さを低くすることが考えられるが、凹
部（３）の深さを浅くして所望の電気的特性を得るため
には、１形基板（１）の厚さを薄くしなければならず、
１形基板（１）の厚さを薄くすることによって、１形基
板（１）が破損しやすくなるという別の欠点が生ずる。
７１ｍであるので、メッキ上積み陽極電極（９）の頭部
がヒートシンク（ｌｌａ）と接触するためには、メッキ
上積み陽極電極（９）の頭部の蒸着陽極電極（８）から
の高さを凹部（３）の深さの５０〜８０．４ｍ以上にせ
ねばならず、メッキ上積み陽極電極（９）の形成に多大
の時間を要し、作業性が悪いという欠点があった。この
ような欠点を解消するために、凹部（３）の深さを浅く
して、メッキ上積み陽極電極（９）の頭部の蒸着陽極電
極（８）からの高さを低くすることが考えられるが、凹
部（３）の深さを浅くして所望の電気的特性を得るため
には、１形基板（１）の厚さを薄くしなければならず、
１形基板（１）の厚さを薄くすることによって、１形基
板（１）が破損しやすくなるという別の欠点が生ずる。
この発明は、上述の欠点に鑑みてなされたもので、主面
部に四部が形成された１形基板の上記凹部の周辺部に接
着された外部引き出し電極を設はメを示す断面図である
。
部に四部が形成された１形基板の上記凹部の周辺部に接
着された外部引き出し電極を設はメを示す断面図である
。
図において、第１図に示した従来例の符号と同一符号は
同等部分を示す。α鴇は１形基板（１）の凹部（３）の
周辺の主面部および凹部（３）に面する表面部にわたっ
て形成されたｐ影領域である。ｐ影領域（梗および１形
基板（１）の各表面上にわたって絶縁膜（５）が形成さ
れており、絶縁膜（５）の表面上にノ（ツシペーション
膜（６）が形成されている。αηは絶縁膜（５）および
パッシベーション膜（６）のｐ影領域α→の周辺部の表
面上の部分に凹部（３）を取り囲んで共通に設けられた
リング状の電極引き出し用の窓、０樽はＡ／などの蒸着
金属からなり窓αη内に主要部が設けられｐ影領域αう
にオーミック接続されたリング状の蒸着陽極電極、（１
（Ｊは頭部がパッシベーション膜α叶の凹部（３）の周
辺部上から所望の高さだけ上に出るようにメッキ法によ
って蒸着陽極電極（至）の上部に上積みされたメッキ上
積み陽極電極で、これらの電極０樽、０すけｐ影領域ａ
→の外部引き出し電極を構成する。
同等部分を示す。α鴇は１形基板（１）の凹部（３）の
周辺の主面部および凹部（３）に面する表面部にわたっ
て形成されたｐ影領域である。ｐ影領域（梗および１形
基板（１）の各表面上にわたって絶縁膜（５）が形成さ
れており、絶縁膜（５）の表面上にノ（ツシペーション
膜（６）が形成されている。αηは絶縁膜（５）および
パッシベーション膜（６）のｐ影領域α→の周辺部の表
面上の部分に凹部（３）を取り囲んで共通に設けられた
リング状の電極引き出し用の窓、０樽はＡ／などの蒸着
金属からなり窓αη内に主要部が設けられｐ影領域αう
にオーミック接続されたリング状の蒸着陽極電極、（１
（Ｊは頭部がパッシベーション膜α叶の凹部（３）の周
辺部上から所望の高さだけ上に出るようにメッキ法によ
って蒸着陽極電極（至）の上部に上積みされたメッキ上
積み陽極電極で、これらの電極０樽、０すけｐ影領域ａ
→の外部引き出し電極を構成する。
この実施例の構成は、ｐ影領域Ｑ→、窓（１７） 、蒸
着陽極電極ａ枠およびメッキ上積み陽極電極αり以外は
第１図に示した従来例の構成と同様である。
着陽極電極ａ枠およびメッキ上積み陽極電極αり以外は
第１図に示した従来例の構成と同様である。
このように構成されたこの実施例では、メッキ上積み陽
極電極０呻の頭部の蒸着陽極電極（至）からの高さを、
第１図に示した従来例のメッキ上積み陽極電極（９）の
頭部の蒸着陽極電極（８）からの高さより凹部（３）の
深さに相当する部分だけ低くすることができるので、メ
ッキ上積み陽極電極ａ匈の形成時間を、第１図に示した
従来例のメッキ上積み陽極電極（９）の形成時間より大
幅に短縮することができる。
極電極０呻の頭部の蒸着陽極電極（至）からの高さを、
第１図に示した従来例のメッキ上積み陽極電極（９）の
頭部の蒸着陽極電極（８）からの高さより凹部（３）の
深さに相当する部分だけ低くすることができるので、メ
ッキ上積み陽極電極ａ匈の形成時間を、第１図に示した
従来例のメッキ上積み陽極電極（９）の形成時間より大
幅に短縮することができる。
なお、この実施例において、ｎ＋形領領域２）をｐ影領
域にし、ｐ影領域ａ→をｎ＋形領領域したｐｉｎダイオ
ードの場合にもこの発明は適用することができる。
域にし、ｐ影領域ａ→をｎ＋形領領域したｐｉｎダイオ
ードの場合にもこの発明は適用することができる。
以上、説明したように、この発明のｐｉｎダイオードで
は、主面部の一部に凹部が形成された１形半導体基板の
上記凹部周辺の主面部および上記凹部に面する表面部に
わたって不純物拡散領域を形成し、この不純物拡散領域
の周辺部分の表面に接着し上記凹部を取り囲むようにリ
ング状の外部引き出し電極を設けたので、上記外部引き
出し電極の頭部の上記不純物拡散領域からの高さを、上
記不純物拡散領域の表面の上記四部の底面の部分に設け
られた従来例の外部引き出し電極の頭部の上記不純物拡
散領域からの高さより上記四部の深さに相当する部分だ
け低くすることができるので、上記外部引き出し電極の
形成時間を従来例のそれより大幅に短縮することができ
る。
は、主面部の一部に凹部が形成された１形半導体基板の
上記凹部周辺の主面部および上記凹部に面する表面部に
わたって不純物拡散領域を形成し、この不純物拡散領域
の周辺部分の表面に接着し上記凹部を取り囲むようにリ
ング状の外部引き出し電極を設けたので、上記外部引き
出し電極の頭部の上記不純物拡散領域からの高さを、上
記不純物拡散領域の表面の上記四部の底面の部分に設け
られた従来例の外部引き出し電極の頭部の上記不純物拡
散領域からの高さより上記四部の深さに相当する部分だ
け低くすることができるので、上記外部引き出し電極の
形成時間を従来例のそれより大幅に短縮することができ
る。
第１図は従来のｐｉｎダイオードの一例を示す断面図、
第２図はこの発明の一実施例のｐｉｎダイオードを示す
断面図である。 図におりで、（１）は１形半導体基板、（２）はｎ＋形
高不純物濃度領域（第１伝導形の高不純物濃度領域）、
（３）は四部、０→はｐ形不純物拡散領域（第２伝導形
の不純物拡散領域）、（至）およびα燵はそれぞれ蒸着
陽極電極およびメッキ上積み陽極電極（外部引き出しｆ
ｔ極）である。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。 代理人 葛野信 −（外１名） 第り図 第２図
第２図はこの発明の一実施例のｐｉｎダイオードを示す
断面図である。 図におりで、（１）は１形半導体基板、（２）はｎ＋形
高不純物濃度領域（第１伝導形の高不純物濃度領域）、
（３）は四部、０→はｐ形不純物拡散領域（第２伝導形
の不純物拡散領域）、（至）およびα燵はそれぞれ蒸着
陽極電極およびメッキ上積み陽極電極（外部引き出しｆ
ｔ極）である。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。 代理人 葛野信 −（外１名） 第り図 第２図
Claims (1)
- （１） 一方の主面部の一部に凹部が形成され他方の
主面部に第１伝導形の高不純物濃度領域が形成され第１
伝導形である１形半導体基板、この１形半導体基板の上
記凹部周辺の主面部および上記凹部に面する表面部にわ
たって形成された第２伝導形の不純物拡散領域、および
この不純物拡散領域の周辺部分の表面に接着し上記凹部
を取り囲むように設けられたリング状の外部引き出し電
極を備えたｐｉｎダイオード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14746482A JPS5935482A (ja) | 1982-08-23 | 1982-08-23 | ｐｉｎダイオ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14746482A JPS5935482A (ja) | 1982-08-23 | 1982-08-23 | ｐｉｎダイオ−ド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5935482A true JPS5935482A (ja) | 1984-02-27 |
Family
ID=15430962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14746482A Pending JPS5935482A (ja) | 1982-08-23 | 1982-08-23 | ｐｉｎダイオ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5935482A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1146567A1 (de) * | 2000-04-14 | 2001-10-17 | Infineon Technologies AG | Diode und Verfahren zu deren Herstellung |
-
1982
- 1982-08-23 JP JP14746482A patent/JPS5935482A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1146567A1 (de) * | 2000-04-14 | 2001-10-17 | Infineon Technologies AG | Diode und Verfahren zu deren Herstellung |
| WO2001080320A1 (de) * | 2000-04-14 | 2001-10-25 | Infineon Technologies Ag | Diode und verfahren zu deren herstellung |
| US6798042B2 (en) | 2000-04-14 | 2004-09-28 | Infineon Technologies Ag | Pin diode and method for fabricating the diode |
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