JPS5933554A - オペランド供給装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発ψｊは情報処理システムにおける中央処ｊｌｌ！
装置へのオペ２ンド供給、特に比較的長いメペランドを
２器具」二必要とする命令でのオペランド供給装置に関
するものである。

〈従来技術〉 従来、この種の情報処理システム１出１し１に示すよう
に、命令及びオペランドを貯蔵する上記１．Ｎ装置〃７
１と、その主記憶装置１から命令をフコＴ−ツチすると
ともにそのフェッチされた命令を実行゛ｊる中央処理装
置２とを備えている。主記憶装置１　ｉｔ：１３０〜Ｂ
７０８個のバンクを持つことにＪ：す８ウエイのインタ
リーブ機能を翁する。即ち、記１．ｆ！アドレスはＢＯ
→Ｂ１→・・・−−）　１３７→１３０−刊３１→争・
−・の順に割嶺てられ、これにより主記憶装置ｌのザイ
クルタイノ・を短かくシ、高：ｌ匙なデ−り処理をｏＪ
能とし°Ｃいる。

４２図ｔ」、前記したインクリープ機能の効果を示−ノ
記憶アクセスのタイムチャートであり、主記憶−１ε置
１内のＢ　Ｏ〜１３７の各バンクのサイクルクイノ・を
５　Ｔｉｔ　（Ｉｌｌ　ｌマシンサイクルの単位）とし
、記憶アクセスが連続したアドレス順に発生するも合で
ある。図中の長方形が名バンクの動作時間を示し、長方
形内の数字はアクセス１１１１を８進数で表わしている
。第２図よυ主記憶装置１ｑ１はサイクルター１ム１゛
ｌ゛で動作可能である。

今、中火処理装置２で実行される命令が、主記憶装置１
内の２個の比較的長いオペランド人及びＩ３を必をとす
る鴨合を考える。第３図はこの場合におけるメペランド
Ａ及びＢの直出しのだめの中火処理装置２から主記憶装
置１に対するアクセス要求の動作を示すクイノ・チャー
トであり、図中の数字ｅＪ、各８ベランドをｍ？１′１
８位（トリえば４バイト寸だけ８バイト単位）に記１席
アドレスＩＦ４に区切り６各に８進数を伺−リしだもの
であり、中火処理装置２へ間ベランドＡとＢとを交互に
１語ずつ主記憶装置１の各バンクから胱出すことを示し
ている。

第３図の＾ＩＶ」、すべてのオペランド読出しの間に主
記憶装置１イ、１の各バンクで衝突がない場合であシ、
両オペランドの各藺を読出ず周期ｔ」１図のごと＜２Ｔ
である。Ａ２目ＡＩ（オペランドＡのｉｊ程目のＩｆｆ
　）と旧が主記憶装置１の同一のバンクへアクセスする
場合でちシ、オペランドＢのｔ？ｆｃ出しｔ」、常に４
Ｔの間待ら状態となるだめ、各藺の読出周期は６Ｔとな
る。同様にＡ３〜洗５でも上記１、（χ装置７５．’。

１の各バンクでオペランド読出しの間にｆＩｊｉｉ突が
生じる場合である。

以上より、各藺の読出周期はＡ１が２′ｖであるのに対
し、Ａ２及び況４がＧｉ”、Ａ３及び黒５が平均３Ｔに
もなってしまう。即１り、オペランドの主記憶装置への
格納位置によってｔ」２、主記憶装置ｒｉの持つインク
リープ機能を充分に生かすことができず、情報処理性能
が落らてし′まうという欠点があった。

特にベクトル命令を実行可能とすることにより、大規模
な科学技術？１１υ、を高速に行なメーるようにしだ情
報処理システムにとって、上記欠点ｔ」、直接影響を受
けてしすう。例えは代表的なベクトル命令である内特命
イ）ｔ」１． １？、←旧−＋（ＡｉＸ旧） で表わされる■１算、即ち主記憶装置メツ、上のベクト
ルＡ及びベクトルＩ３の各要素ＡｉとＢ　ｉとの積の総
第１ｊを１１で示しだ中央処理装置Ｗ、内の演算レジス
タへ格納する処理を指示するが、ベクトルＡ及びベクト
ル１３共に連続アドレスの上記１、ヒ装面上に格納され
でいる鴨合は、前記した従来例りなり、上記欠点に−受
けてし寸う。

〈発明の概贋〉 この発明の目的（」２、オペランドの上記１．峙装置Ｆ
７−への格納位ＩＫ１．にかかわらず、常に上記憶装［
１夕の持つインクリープ機能を最大限に生かせるように
した中央処Ｉ！ｌ！装眉へのメベランドの供給機能を備
えだ」ペランド供給装置１へ°を］ノ衿供することにあ
る。

この発明によるオペランド供給装置は、第１の刊ベラン
ドの主記憶装置Ｗ内の記憶アドレスを示す第１アドレス
・レジスタと、＃Ｉ’ｉ　１のオペランドを一時的に貯
蔵する第１オペランド・バッファと、第２のオペランド
の主記憶装置内の記憶アドレスを示す第２アドレス９レ
ジスタと、第２のオペランドを一時的に貯蔵する第２オ
ペランド・バッファと、第１のオペランド及び第２のオ
ペランドを主記憶装置よシ読出ず順序を両オペランドの
先頭記１．はアドレスによυ□決定し前記第１アドレス
・レジスタ、第１オペランド・バッファ、第２アドレス
・レジスタ及び第２オペランド・バッファのぞれ−Ｖれ
に対する更新タイミングを発生するシーケンス制御回路
とを備える。

前記オペランド供給装置−１主記憶装置に対し各オペラ
ンドの６藺のＭ’ｉ６出しのだめのアクセス要求の順序
を、上記憶装ａべ内の各バンクでアクセス贋求間に衝突
が生じないようにあらかじめ決ン；二し、その決定した
順序にしだがってアクセス四求を発生する。

〈実施例〉 次にこの発明について図面を参照して詳イ（１１に説明
する。

第４１ｅｌ　ｌＬ　第３図に対してこの発明のオペラン
ド供給装置３が追加された悄卸処理シスデムを示し−１
おり、第１図及びｔｌｇ　２図と同じく主舵１倉装置１
ｔ」、Ｉ３０〜１３７の８個のパンクを持つことによυ
８ウェイのインクリープ機能を有しておシ、更に各バン
クの・リイクルタ・ｆムを５Ｔとする。この場合用３図
のＡ１〜盃５の主記憶アクセス動作をそれぞれ第５図の
Ｉｆａ　ｌ〜扁５のように動作させることができれば、
いずれでも６昭の読出周期を最高の２Ｔとすることがで
き、主記憶装麿工の持つインクリープ機能を常に最大限
に生かすことができる。

”Ｊ’＋　５図に示した動作を１Ｊ能とするオペランド
供給装置の一実施例を第６図に示す。中央処理装置２ｔ
よ、命令をフェッチしデコードしてオペランド供給装置
３内のＷ期設定指示である初期設定信号２１１と、第１
；４ベランド及びぎ５２オペランドそれぞれの主ＭＬ憶
装Ｕイ上の先頭アドレスを示ず填Ｊアドレス情報２１２
及び第２アドレスｉｆｆ報２１３を発生する命令フェッ
チ部２１と、命令の演算実行を行なう命令実行部２２と
を含む。

仁の発明のオペランド供給装置眞３は初期設定信号２１
１が論理″′１＃の時第１アドレス情報２１２を、”０
＃の時主記憶アドレスの歩進即ち”−１−８”を行なう
”＋８”回路３４の出力をそれぞれ選択する選択回路３
１と、その選択回路３１の出力がオア回路３２を介して
初期設定信号２１１ｔたは第１アドレス信号５０１を８
入力に人力するととによυセットされる第１アドレス争
レジスク３３と、以上と同様の機能を持つ選択回路３５
、オア回路３６、第２アドレス・レジスタ３７及び−１
−８”回路３８と、第１アドレス更新信号５０１が論理
゛ｌ′の時第１アドレス・レジスタ３３の出力を、”０
″の時第２アドレス◆レジスタ３７の出力を選択して主
記憶装置１ヘアドレス４７ｇ報３９１を送出する選択回
路３９と、主記憶装置１からの８バイト長の胱出しデー
タ１０１を入力データとしＷＡ大入力寝込みアドレス入
力、ＩＬＡ入力を読出しアドレス入力、Ｓ入力を入力デ
ータの貴込指示人力とし、マシンサイクル中（即ちクロ
ック信号の立−１−り時から次の立上り時まで）のｔ！
’ｅ出しとクロツクイハ号の立上υ時での肖込み（１１
４込みデータ及び族込みアドレス人力はそれまでに供給
しておく　）　Ｌ　７Ｊ（同時にｔｉｊ能な４ワード×
８パー（）のレジスタ争ファイルである第１オペランド
・バッファ４０と、■ζ入力への初期設定信号２１１に
よりクリアされ、Ｓ入力への第１バツフア書込イハづ５
０４によシ入カデータがセットされるｍ　１内込みアド
レス・レジスタ４１と、そのレジスタ４１の出力を”＋
１″して第１オペランド・バッファ４０に対する書込み
アドレスを歩進する′−１〜１″回路４２と、以」二の
回路４１）　、　４１及び４２と同様の（く（１能を持
つ／’Ｉ’ｙ　２オペランド愉バツフア４３、第２１１
１込みアドレス・レジスタ４４及び”＋１″回路４５と
、Ｉｌ入力への初期設定イｆｌ　Ｍ　２１１によりクリ
アされ、Ｓ入力へのバッファＫＩＣ１，Ｌｌ　ｍ−￥Ｊ
によυ入力データがセットされるｌ〕Ｉ’、出しアドレ
スやレジスタ４６と、そのレジスタ４６の出力を“＋１
″して第１オペジン１゛・バッファ４０及び第２オペラ
ンド−バッファ４３に対する１流出し゛アドレスを歩進
ずる”−１−１”回路４７と、命令フェッチ部２１から
第１アドレス１Ｎ報２１２及び第２アドレス情報２１３
の各下位３ビツトを受けて２つのオペランドの主Ｎ１１
憶アクセスの順序を決定し、上記ｆ、Ｖ装置１への主記
憶アクセスを要求するアクセス要求信号５０３及び命令
実行部へのオペランド供給タイミングを示すバッファ１
ｉｆｔ出信号５０Ｇとその他前記し／こ信号群５０１〜
５０５を出力するシーケンス制御回路５０とから構成さ
れる。

このシーケンス制御回路５０は、その詳細役回路側を第
７図に示す。第１アドレス情η１４２１２及び第２アド
レス情報２１３の各−ト〔ｉγ３ビットの口１Ｇピット
をアドレス入力とし、オペラン白洸出しの順序としてア
ドレス人力６ビツトの゛ノーベての組合−せそれぞれに
対して最適な方法をコ３ビットの）くターンとしてあら
かじめ貯蔵され−Ｃいる６４ワード×３ピツＩ・の読出
、専用メモリ５１と、２＋’　ｌ　；＝ｌベジンドＡあ
るいは？Ｒ２オペランドＩ３のいずれを先に主Ｎ１１憶
アクセスするかをそれぞわ、”Ｊ＃あるいシ、１、”Ｏ
”として示ず前記読出専、用メモリ５１の出力の土位１
ビットを入力データとり、初期設定信号２１１をセット
入力とする先出しレジスタ５２と、初期設定信号２１１
がパ１”の時前記１洸出専、川メモリ５１の出力の王位
１ビツトを、“υ″の時Ａに対する主舵１にアクセスか
１３に対する主記憶アクセスかを指示するＡ、／　１１
１／ジスタ５４の出力をそれ−Ｌ“れ選択する選択回路
５３と、初期設定信号２１１が１＃の時、後にアクセス
する方のメベランドに苅するアクセスを〕ｍ初に何回分
待たせるかを指示するｌｌ’１１’＋出し専用メモリ５
１の出力のＴ位２ビット（”０１”１１１待Ｎ：）々し
、”１０″時１回待ちあり、”Ｊ１′°時２回待ちあり
）を、ｗ期設定・１８号２１１が”０”の特待ら回数を
＊　　ｔ　＃ｌする″−１″回路５７の出力をそｉｌぞ
れ選択う゛る選択回路５５と、初バノ」設定ａｔ月２１
１あるいはアンド回路５９の出力のいずれかをオア回路
６０を介しでセット入力とする荀ちレジスタ５６と、待
ち回数が”０”になったことを検出するＡＬＬ”（）＃
検出回路５８と、そのＡＬＬ”０＃（ｒｑ出回路５８に
より持ち回数が′０′になっている間（よ先出しレジス
タ５２で示された後にアクセスする方のオペランドに対
する主記憶アクセスを抑止するだめのゲート群であるナ
ンド回路６１．６２及びアンド回路６３．６４と、アン
ド回路６；３の出力の第１アｌ゛し、Ｘ、更新４Ｈ−号
５０１及び第２アドレス更新情号５０２を入力としアク
セス要求（ＬＱ５０３を出力とするオア回路６５と、前
Ｈ＋ｕ　Ｆｎ　１アドレス更新信号５０１及び第２アド
レス更新信号５０２をそれぞれ入力としいずれも主記憶
装置トＶ１のアクセスタイム（アクセス要求から胱出し
データが出るまでの時間）である７Ｔ分の遅延をもって
９１１１バッファ￥１込４８号５０４及び第２バツフア
宵込信号５０５をそれぞれ出力する遅延回路６６及び６
７と、先出しレジスタ５２で示された後にアクセスする
方のオペランドに対するバッファ１（１通信号５０４あ
るいは５０５を選択するゲート群であるアンド回路６Ｂ
、（３９及びオア回路７０と、そのオア回路７０の出力
を入力として後にアクセスする方のオペランドに対する
バッファ書込信号のＩＴ遅れの信号であるバッファ読出
１ｈ号５０６を出力するバッファ読出しレジスタ７１と
より構成される。

ａｒｃ　ａ図（」以上の回路の動作を第５図の屋２の、
場合について示したタイムチャートである。この場合Ｈ
Ｊ’ｌ；出専川メモリ用１の３ビツトの出力（」、”　
ｉｔｉ　”であり、上位１ビツトにょシオペランドＡの
方から先に主Ｒ１；憶アクセスを発生し、下位２ビツト
によシ後の方のオペランドＢに対する主記憶アクセスは
第８図のマシンリ°イクル２及び４０２回待たせること
を示している。初期ＲｅＶ定信月２１１によりすべての
レジスタがＷ期状態となる。［マシン′リーイクル１〜
５」に卦い−ｃ１オペランドＡに対応する第１アドレス
更新例号５０１がＡＵ、ＡＩ及びＡ２の３回出ることに
Ｊ：　Ｊ）主記憶アクセス　Ｐｌｉ　ｌアドレス・レジ
スタ３３の”＋８”歩進及び待チレジスタ５６の更新（
”−１″）が行なわれ、オペランドＢＫ対応する第２ア
ドレス更新信号５０２が２回〒、デたされる。「マシン
サイクル６〜」でおいでオペランドＡとオペランドＢに
対する処理が１゛７シンザイクル毎に交互に行なわれる
。第１バツフア）１１込信号５０４及び第２バツフア肖
込悄号５０５はそれぞれ第１アドレス更新信号５０１及
びｆｐ、　２アドレス更新信号５０２よυ主記憶装置１
・１１１のアクセス・タイム分の７Ｔだけ遅れて発生し
、後の方のオペランドＢに対するｔ（λ２バッファ賽１
込（Ｍ号５０５のＩＴ遅れでバッファ読出イ８−号５０
６が発生する。以上よシこの実施例に上り２１４５図の
悉２の動作が可能となる。読出専用メモリ５］内の３ビ
ツトのデータパターン）Ｊ：　第５図の右端の欄に示し
たとおυとなる。

以上の実施例でｔ」、主記憶装置のインクリープ・ウェ
イ数８、ザイクル・タイム５Ｔの％、１合を示したが、
他の場合でも第５図と同１ｊｌｌ＋に最適解を求めそれ
によるパターンを読出専用メモリ５１内に貯蔵すれはよ
い。またとのＩ・７６出専用メモリ５１によるオペラン
ド供給の順序側い１１１−Ｊ：　、両メベランドアドレ
スの減３γ器とその差を人力とノるエン：１−ダとのい
わゆるハード論理によっても＋＋Ｊ能なこと（」、明ら
かである。

この発明しユ以上説明したように、主記憶装置１１１の
持つ性能を最大限に生かすことができ、高速なＩＡ卵処
理性能をイ（ｊることかできるという効果がある。

【図面の簡単な説明】

第１図１−Ｌ情報処理シスデムのｖＣ来例を示１ブロッ
ク図、訝！、２図１：Ｆｎ１図（及び第４図）に示しだ
主記憶装置ｈ１１の持つインクリーブ機能をｎ（δ明す
るタイムチャート、第３図は第１図でのオペ２ンドーア
クセスの！１（９作を示すタイムチャート、？、ＩＬ４
図はこの発明のオペランド供給装置１ｑ３を含む情？＋
４処理シスデムを示すブロック図、第５図ｔｉｔこの発
明の一実Ｍ１１例によるオペランド・アクセスの動作を
示すタイムチャート、第６図ｔ」：この発明の一実施例
を示すブロック図、氾７図ｖ、ｘ　ｐ＋１．ａ図に示し
／ヒシーケンスｔｌ＋ｌ制御回路５０の部分の回路図、
（４’（８図Ｖ、１．８１′４６図及び第７図に示した
各回路の動作を示−ノータイムチャートである。 １：上記１粘装ｊＶｉ、２．　：中央処１１ｊ装置、３
：メペランド供給装＋ｐ＋、２１：命令フェッチ部、２
２：命令実行部、ｄ　１　、Ｊ　５　ＨＪ　９．５　Ｊ
　、５５：選択回路、３３：　Ｎ’＋　１アドレス・レ
ジスタ、３７：Ｐｌｓ２アドレス・レジスタ、４０：第
１：Ａペランド・バッファ、４１：ｍｌ書込みアドレス
−レジスタ、４３：ｐＨ２オペランド拳バッファ、４４
：！’１ｓ２Ａも（込みアドレスやレジスタ、４６：胱
出しアドレス・レジスタ、５０　：シークンス制御回路
、５１：読出−専用メモリ、５２：先出しレジスタ、５
４：Ａ／１３レジスク、５６：待ちレジスタ、６６．６
．７：遅延回路、７１：バツ７ア読出しレジスタ。 Ｉｆη許出願出願人日本１１．気株式会社代理人　草野
　卓

Claims (1)

【特許請求の範囲】
1. （１）命令及びオペランドを貯蔵する主記憶装置と、そ
   のＡ”、　記憶装ｆｊ？／−から命令をフェッチすると
   ともにそのフェッチされた命令を実行する中央処理装置
   。 とを備え、前記上記１意装置＆；ｌ：　＊数つェイのイ
   ンタリーブ機能を有する情報処理システムにおいて、前
   記中央処理ｔｑｉへ前記主記憶装置内のメベランドを供
   給するだめに、第１のオペランドの主記憶装置内の記憶
   アドレスを示フ第１アドレスレジスクと、第１のオペラ
   ンドを一時的に貯蔵する第１オペランド・バッファと、
   第２のオペランドの主ｉ己１１行装置院内のｉ己１．を
   アドレスを示す第２アドレス・１／ジスクと、關２のオ
   ペランドを一時的に貯蔵する第２オペランド令バツフア
   と、第１の８ベランド及び第２のオペランドを上記・（
   、を装置」：り読出す順序を両オペランドの先＠ｈ旧音
   アドレスによシ決定ｔ、、前記第１アドレス・レジスタ
   、第１オペランド・バッファ、第２アドレス拳レジヌタ
   及び第２オペランドやバッファのそれぞれに対する更新
   クイミンクを発生ずるシーケンス制御回路とを備えたこ
   とをＩ庁徴とするオペランド供給装置。