JPS5933548A - 設定用読出専用メモリの読出回路 - Google Patents
設定用読出専用メモリの読出回路Info
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- JPS5933548A JPS5933548A JP57143302A JP14330282A JPS5933548A JP S5933548 A JPS5933548 A JP S5933548A JP 57143302 A JP57143302 A JP 57143302A JP 14330282 A JP14330282 A JP 14330282A JP S5933548 A JPS5933548 A JP S5933548A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 技術分野の説明
本発明は、マイクロコンピュータを用いた産業制御用の
ディジタル制御装置における、動作設定用読出専用メモ
リの読出回路の改良に関する。
ディジタル制御装置における、動作設定用読出専用メモ
リの読出回路の改良に関する。
（ｂ） 従来技術の説明
ディジタル制御回路においてはその動作条件が適用のし
かたによって異なる場合、その動作条件の違いを予め外
部から力える方法に、動作条件ごとに設けられたスイッ
チを股、定する方法があり、さらに動作Φ件が非常に多
い場合には、ｎ、ＯＭ（読出専用メモリ）が使用されて
いる。とのＲＯＭは、設定のための情報員がスイッチよ
ｐはるかに策として、例えＲＯＭが使用されている回路
ブロックとは直接関係なくとも、仙の目的のために股置
されたマイクロコンピュータのバスを几ＯＭＫ結合し、
マイクロコンピュータを通して、その操作表示装置によ
り人がＲＯＭ内容を読出せるようにした方法がある。
かたによって異なる場合、その動作条件の違いを予め外
部から力える方法に、動作条件ごとに設けられたスイッ
チを股、定する方法があり、さらに動作Φ件が非常に多
い場合には、ｎ、ＯＭ（読出専用メモリ）が使用されて
いる。とのＲＯＭは、設定のための情報員がスイッチよ
ｐはるかに策として、例えＲＯＭが使用されている回路
ブロックとは直接関係なくとも、仙の目的のために股置
されたマイクロコンピュータのバスを几ＯＭＫ結合し、
マイクロコンピュータを通して、その操作表示装置によ
り人がＲＯＭ内容を読出せるようにした方法がある。
第１図はこの従来技術の原理構成図を示し、１は動作茶
汁を設定するＲＯＭ、２はこの几ＯＭＩによって指定さ
れた動作条件に従って動く論理回路、３はマイクロプロ
七ツ゛す°（以下μＰと略称する）４はμＰ用プログラ
ムメモリ、５１１ｉｐ用データメモリ、６けマイクロコ
ンピュータバス、７はμＰ３からＲＯＭアドレスを指定
するアドレス信号線、８は論理回路側からｒｌ、０Ｍア
ドレスを指定するアドレス信号線、９はｒｌ、ＯＭアド
レス多重化回路、１゜はＲＯＭアドレス多重化制御回路
、１１は几ＯＭ読出データ線、１２はμＰ３へ読込まれ
るＲＯＭデータレジスタ、１３はマイクロコンピュータ
バスの入力データ線、１４は操作表示装置、１５は論理
回路側から指定されるＲＯＭアドレスの経路、１６は論
理回路側に読出されたＲＯＭデータの経路、１７はμＰ
３側から指定されるｒＬＯＭアドレスの経路、１８はμ
Ｐ３側に読出されたｎ、 ＯＭデータの経路をそれぞれ
示している。
汁を設定するＲＯＭ、２はこの几ＯＭＩによって指定さ
れた動作条件に従って動く論理回路、３はマイクロプロ
七ツ゛す°（以下μＰと略称する）４はμＰ用プログラ
ムメモリ、５１１ｉｐ用データメモリ、６けマイクロコ
ンピュータバス、７はμＰ３からＲＯＭアドレスを指定
するアドレス信号線、８は論理回路側からｒｌ、０Ｍア
ドレスを指定するアドレス信号線、９はｒｌ、ＯＭアド
レス多重化回路、１゜はＲＯＭアドレス多重化制御回路
、１１は几ＯＭ読出データ線、１２はμＰ３へ読込まれ
るＲＯＭデータレジスタ、１３はマイクロコンピュータ
バスの入力データ線、１４は操作表示装置、１５は論理
回路側から指定されるＲＯＭアドレスの経路、１６は論
理回路側に読出されたＲＯＭデータの経路、１７はμＰ
３側から指定されるｒＬＯＭアドレスの経路、１８はμ
Ｐ３側に読出されたｎ、 ＯＭデータの経路をそれぞれ
示している。
以上の従来技術によれば、ｍ’ＪＴ５回路側でＩｌ、
ＯＭｌの読出しを行なうのとは独立してｔｔｐ３側から
の読、出を行寿うことが可能である。しかしながらとの
従来技術は、次のような欠点を有する。
ＯＭｌの読出しを行なうのとは独立してｔｔｐ３側から
の読、出を行寿うことが可能である。しかしながらとの
従来技術は、次のような欠点を有する。
（イ）論理回路側が極めて高速に几ＯＭＩの読出しを行
なう必要がある時、μＰ ３１（１ｔからのＲＯＭ読出
しが先行すると、それが終るまで待たされるので論理回
路動作が正常に行なわれないことがあシ、論理回路２側
とμＰ３側とが完全に独立しているとは言えない。
なう必要がある時、μＰ ３１（１ｔからのＲＯＭ読出
しが先行すると、それが終るまで待たされるので論理回
路動作が正常に行なわれないことがあシ、論理回路２側
とμＰ３側とが完全に独立しているとは言えない。
（ロ） アドレス多重化回路９、およびアドレス多−重
化制御回路１０は回路的に容易ではなく、多くの回路部
品を必要とするだめの装置コストが高くなる。
化制御回路１０は回路的に容易ではなく、多くの回路部
品を必要とするだめの装置コストが高くなる。
（Ｃ）発明の目的
本発明は上階Ｃ事由に基づいてなされ、μ■）側からの
読出動作には影響されずに、論理回路側の読出動作を行
なうことができると共に、回路的に容易な、１ＩＡＦｆ
コストの゛安い、前記欠点のない几ＯＭＩＩ出回路を提
供することを゛目的とする。
読出動作には影響されずに、論理回路側の読出動作を行
なうことができると共に、回路的に容易な、１ＩＡＦｆ
コストの゛安い、前記欠点のない几ＯＭＩＩ出回路を提
供することを゛目的とする。
（（１） 発明のわＹ成
以下、本発明を図面に示す一実施例に基づいて説明する
。第２図は本発明の構成原理を示し、１〜８．１１〜１
８はそれぞれ前記第１図におけるものと同一のものであ
る。しかし第２図に１．−ける１７は、第１図のように
１寸でつながらない点が異なっている。１９は、マイク
ロコンピュータバス６からのデータ出力線、２０は１ｔ
Ｐ３がＩｔ ＯＭ １の内容読出動作を行なうときに使
用するマイクロコンピュータバス６上に割当てられたア
ドレスをデコードするアドレスデコード回路、２１はア
ドレスデコード回路２０からのデコード４１１号、２２
はμＰ３から１１１力されたＩｔ、 ＯＭ ’アドレス
を保持するＶ′ＬＯＭアドレスレジスタ、 ２３ｉｉ
：ｎ、ｏＭアドレスレ、ジスタ２２の出力線である。
。第２図は本発明の構成原理を示し、１〜８．１１〜１
８はそれぞれ前記第１図におけるものと同一のものであ
る。しかし第２図に１．−ける１７は、第１図のように
１寸でつながらない点が異なっている。１９は、マイク
ロコンピュータバス６からのデータ出力線、２０は１ｔ
Ｐ３がＩｔ ＯＭ １の内容読出動作を行なうときに使
用するマイクロコンピュータバス６上に割当てられたア
ドレスをデコードするアドレスデコード回路、２１はア
ドレスデコード回路２０からのデコード４１１号、２２
はμＰ３から１１１力されたＩｔ、 ＯＭ ’アドレス
を保持するＶ′ＬＯＭアドレスレジスタ、 ２３ｉｉ
：ｎ、ｏＭアドレスレ、ジスタ２２の出力線である。
又、２４は、出力線２３と論理回路２から指定されたＲ
ＯＭアドレス８とを比重ｔする几ＯＭアドレス比較回路
、２５ばＩ′ＬＯＭアドレス比較回路２４からの一致検
出信号、２６はＲＯＭデータ収込タイミング制御回路、
２７はこのＩｔ、ＯＭデータ取込タイミング制御回路２
６からの同期出力信号、２８はμＰ３が指定したＲ Ｏ
Ｍアドレスの内容の読出が完了したととを示す読出完了
フリップフロップ回路をそれぞれ示している。
ＯＭアドレス８とを比重ｔする几ＯＭアドレス比較回路
、２５ばＩ′ＬＯＭアドレス比較回路２４からの一致検
出信号、２６はＲＯＭデータ収込タイミング制御回路、
２７はこのＩｔ、ＯＭデータ取込タイミング制御回路２
６からの同期出力信号、２８はμＰ３が指定したＲ Ｏ
Ｍアドレスの内容の読出が完了したととを示す読出完了
フリップフロップ回路をそれぞれ示している。
（ｅ） 発明の作用
次にμＰ３がＲＯＭデータの読出を完了する寸での動作
について説明する。第２図において、論理回路２はμＰ
３からのＲＯＭ読出動作とは関係なく、几ＯＭＩの読出
動作を含む論理回路２自体の動作を行なっている。μＰ
３は図示しない操作員によって操作表示装ｆｉ１４上に
指定された読出Ｉｔ ＯＭアドレスを１１，０Ｍアドレ
スレジスタ２２へ転送する。
について説明する。第２図において、論理回路２はμＰ
３からのＲＯＭ読出動作とは関係なく、几ＯＭＩの読出
動作を含む論理回路２自体の動作を行なっている。μＰ
３は図示しない操作員によって操作表示装ｆｉ１４上に
指定された読出Ｉｔ ＯＭアドレスを１１，０Ｍアドレ
スレジスタ２２へ転送する。
第３図は、この出力データフォーマットの一例、 を示
し、Ｘ印は不使用ビットを表わしており、このときマイ
クロコンピュータバス６上では、ＲＯＭアドレスレジス
タ２２に割当てられたアドレスがアドレス線７に出力さ
れ、アドレスデコード回路２０がこれを検出してデコー
ド信−号２１を出力する。このデコード（ｉ号２１によ
りＲ，ＯＭアドレスレジスタ２２にμＰ３からの出力デ
ータ（ＲＯＭアドレス）が保持されるとともに、読出完
了クリップ７０ツブ２８がクリアされる。
し、Ｘ印は不使用ビットを表わしており、このときマイ
クロコンピュータバス６上では、ＲＯＭアドレスレジス
タ２２に割当てられたアドレスがアドレス線７に出力さ
れ、アドレスデコード回路２０がこれを検出してデコー
ド信−号２１を出力する。このデコード（ｉ号２１によ
りＲ，ＯＭアドレスレジスタ２２にμＰ３からの出力デ
ータ（ＲＯＭアドレス）が保持されるとともに、読出完
了クリップ７０ツブ２８がクリアされる。
アト１／ス比較回路２４は、論理回路２側から出力され
たＩ’ＬＯＭアドレス８とμＩ’３側から出力された１
１０ Ｍアドレス２３とを比較し、一致した。！：き一
致信号２５を出力する。タイミング制御回路２６は同期
信号２７を出力し、このとき几ＯＭデータ読出線１１に
出力されているｎ、 ＯＭデータを、ＲＯＭデータレジ
スタ１２に保持するとともに、読出完了フリップフロッ
プ２８をセットする。
たＩ’ＬＯＭアドレス８とμＩ’３側から出力された１
１０ Ｍアドレス２３とを比較し、一致した。！：き一
致信号２５を出力する。タイミング制御回路２６は同期
信号２７を出力し、このとき几ＯＭデータ読出線１１に
出力されているｎ、 ＯＭデータを、ＲＯＭデータレジ
スタ１２に保持するとともに、読出完了フリップフロッ
プ２８をセットする。
一方、μＰ３はＲＯＭアドレスを１１．０Ｍアドレスレ
ジスタ２２に出力した後、マイクロコンピュータバス６
を介して繰返し読出完了フリップフロップ２８とＲＯＭ
レジスタ１２の状態を読出して読出完了フリップフロッ
プ２８がセットされるのを待っている。第４図はこのμ
Ｐ３人力データフメーマットの一例を示し、Ｘ印は不使
用ピットを表わしている。読出完了フリップ７０ツブ２
８がセットされた後、μＰ３が読込んだＩＬＯＭデータ
レジスタ１２の内容は、前記操作員から指定され九Ｉｔ
ＯＭアドレスの内容であるから、それを操作表示装置
酋１４へ表示して読出動作を完了する。もし操作員が論
理回路側で使われていないＲＯＭアドレスを指定した場
合、読出完了フリップフロップ２８は永久にセットされ
ない。この場合ｔｔｐ３は、論理回路２側での全ＲＯＭ
読出動作周期から容易に算出できる最大待時間を定め、
その時間以外に読出完了７リツプフロツプ２８がセット
されなかったときは、その旨を操作表示装置１４に表示
することができる。
ジスタ２２に出力した後、マイクロコンピュータバス６
を介して繰返し読出完了フリップフロップ２８とＲＯＭ
レジスタ１２の状態を読出して読出完了フリップフロッ
プ２８がセットされるのを待っている。第４図はこのμ
Ｐ３人力データフメーマットの一例を示し、Ｘ印は不使
用ピットを表わしている。読出完了フリップ７０ツブ２
８がセットされた後、μＰ３が読込んだＩＬＯＭデータ
レジスタ１２の内容は、前記操作員から指定され九Ｉｔ
ＯＭアドレスの内容であるから、それを操作表示装置
酋１４へ表示して読出動作を完了する。もし操作員が論
理回路側で使われていないＲＯＭアドレスを指定した場
合、読出完了フリップフロップ２８は永久にセットされ
ない。この場合ｔｔｐ３は、論理回路２側での全ＲＯＭ
読出動作周期から容易に算出できる最大待時間を定め、
その時間以外に読出完了７リツプフロツプ２８がセット
されなかったときは、その旨を操作表示装置１４に表示
することができる。
このようにして本発明では、論理回路２動作とは全く独
立にμＰ３からｒＬＯＭ内容の読出を行なうととができ
る。μＰ３側の読出動作所有時間は、論理回路２側の動
作時間によって定まるが、一般に、人間操作の介入する
場合の動作時間は、論理回路２動作に必要とされる時間
よりもはるかに大きく、はとんど問題とならない。
立にμＰ３からｒＬＯＭ内容の読出を行なうととができ
る。μＰ３側の読出動作所有時間は、論理回路２側の動
作時間によって定まるが、一般に、人間操作の介入する
場合の動作時間は、論理回路２動作に必要とされる時間
よりもはるかに大きく、はとんど問題とならない。
（ｆ） 他の実施例
以上本発明について説明したが、本発明においては、又
、次のように構成しても、前記同様の効果を得ることが
できる。すたわぢ、 （イ） 操作員がＲＯＭアドレスを指定するごとに、そ
のＲＯＭデータを１語読出して表示するのではなく、予
め／Ｚ、Ｐ ２がずべてのＲＯＭデータを連紡的に読出
してデータメモＩＪ １．１． Ａ Ｍ ５に格納して
おき、操作員からの要求時該データメモリから請、出し
て表示する。この方法は前記実施例におりる方法よシも
、一層速く表示することができる。
、次のように構成しても、前記同様の効果を得ることが
できる。すたわぢ、 （イ） 操作員がＲＯＭアドレスを指定するごとに、そ
のＲＯＭデータを１語読出して表示するのではなく、予
め／Ｚ、Ｐ ２がずべてのＲＯＭデータを連紡的に読出
してデータメモＩＪ １．１． Ａ Ｍ ５に格納して
おき、操作員からの要求時該データメモリから請、出し
て表示する。この方法は前記実施例におりる方法よシも
、一層速く表示することができる。
（ロ） μＰ３にデータ通信回路を接続し、遠隔地から
通信回線を介してＲＯＭデータの読出要求と、その読出
結果を転送するようにしてもよい。
通信回線を介してＲＯＭデータの読出要求と、その読出
結果を転送するようにしてもよい。
（ｇ） 総合的な効果
以上のように本発明によれば、論理回路の動作に全く影
響を−りえることなく、ｌｔＰからＴＬ ＯＭデータを
読出すことができる。′マ／ζ、このために付加される
回路は極めて容易に実現できるものであり、装置コスト
を最小限に抑えることができる。
響を−りえることなく、ｌｔＰからＴＬ ＯＭデータを
読出すことができる。′マ／ζ、このために付加される
回路は極めて容易に実現できるものであり、装置コスト
を最小限に抑えることができる。
第１図は従来技術の原理構成図、第２図は本発明の構成
を示すブロック図、第３図はμＰからのｒ４０Ｍアドレ
ス出カフオーマット例図、第４図はμＰへのＲＯＭデー
タ入カフオーマット例図である。 １・・・Ｉｔ、 ＯＭ ２・・・論理回路３・
・・マイクロプロセッサ（μＰ） ４・・・μＰ用プログラムメモリ ５・・・μＰ用デークメモリ（ＩＬＡＭ）６・−・マイ
クロコンピュータバス ７．８・・・アドレス信号線 ９・・・ＲＯＭアドレス多重化回路 １０・・・ＲＯＭアドレス多重化制御回路１１・・・８
０Ｍ読出データ線 １２・・・Ｉ’ＬＯＭデータレジスタ １３・・・入力データ線 １４・・・操作表示装置 １５．１７・・・ＲＯＭアドレス経路 １６．１８・・・Ｉｔ ＯＭデータ経路１９・・・デー
タ出力線 ２０・・アドレスデコード回路 ２１ ・デコード信号 ２２ ・Ｉ′ＬＯＭアドレスレジスタ２３・・・出力
線 ２４・・ＴＬ ＯＭアドレス比較回路 ２５・・・一致信号 ２６・・・Ｉｔ ＯＭデータ取込タイミング制御回路２
７・・・同期出力信号 ２８・・・！ｌ）″Ｃ出完了ノリツブ７０ツズ（７３１
７）代理人弁卯士 則 近 憲 佑（ほか１名）第１
図
を示すブロック図、第３図はμＰからのｒ４０Ｍアドレ
ス出カフオーマット例図、第４図はμＰへのＲＯＭデー
タ入カフオーマット例図である。 １・・・Ｉｔ、 ＯＭ ２・・・論理回路３・
・・マイクロプロセッサ（μＰ） ４・・・μＰ用プログラムメモリ ５・・・μＰ用デークメモリ（ＩＬＡＭ）６・−・マイ
クロコンピュータバス ７．８・・・アドレス信号線 ９・・・ＲＯＭアドレス多重化回路 １０・・・ＲＯＭアドレス多重化制御回路１１・・・８
０Ｍ読出データ線 １２・・・Ｉ’ＬＯＭデータレジスタ １３・・・入力データ線 １４・・・操作表示装置 １５．１７・・・ＲＯＭアドレス経路 １６．１８・・・Ｉｔ ＯＭデータ経路１９・・・デー
タ出力線 ２０・・アドレスデコード回路 ２１ ・デコード信号 ２２ ・Ｉ′ＬＯＭアドレスレジスタ２３・・・出力
線 ２４・・ＴＬ ＯＭアドレス比較回路 ２５・・・一致信号 ２６・・・Ｉｔ ＯＭデータ取込タイミング制御回路２
７・・・同期出力信号 ２８・・・！ｌ）″Ｃ出完了ノリツブ７０ツズ（７３１
７）代理人弁卯士 則 近 憲 佑（ほか１名）第１
図
Claims (1)
- 設定された内容に従って動作するディジクル制御回路に
設けられ該動作条件を設定する設定用読出、ｗ、 ＪＴ
Ｉメモリの肋、出回路において、マイクローズ−ロ七ツ
ザからマイクロコンピュータバスを介して出力された前
ＫＬ Ｍｊ？定用読出専用メモリのアドレスをレジスタ
に保持すると同時に、読出完了を示すフリップフロップ
をクリアする回路と、前記レジスタの内容と前記ディジ
タル制御回路内で発生される前記設定用読出専用メモリ
のアドレスとを比較し一致を検出して出力する比較検出
回路と、この比較検出回路の出力を入力して前記設定用
読出専用メモリから出力するデータをデータレジスタへ
保持すると共に、前記読出完了フリップフロップを七ッ
卜する回路とを具備［７、マイクロフｃｙセッザが前記
設定用読出、専用メモリのアドレス出力後、前記データ
レジスタと読出完了フリップ７０ツブの状態とを読出し
て設定用読出専用メモリの内容を確認することを特徴と
した設定用読出専用メモリの読出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57143302A JPS5933548A (ja) | 1982-08-20 | 1982-08-20 | 設定用読出専用メモリの読出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57143302A JPS5933548A (ja) | 1982-08-20 | 1982-08-20 | 設定用読出専用メモリの読出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5933548A true JPS5933548A (ja) | 1984-02-23 |
Family
ID=15335591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57143302A Pending JPS5933548A (ja) | 1982-08-20 | 1982-08-20 | 設定用読出専用メモリの読出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5933548A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50130335A (ja) * | 1974-04-01 | 1975-10-15 | ||
| JPS5265636A (en) * | 1975-11-26 | 1977-05-31 | Mitsubishi Electric Corp | Man machine interface type program unit |
| JPS54133858A (en) * | 1978-04-10 | 1979-10-17 | Hitachi Ltd | Address detector of computer |
| JPS5642866A (en) * | 1979-09-14 | 1981-04-21 | Toshiba Corp | Digital computer |
-
1982
- 1982-08-20 JP JP57143302A patent/JPS5933548A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50130335A (ja) * | 1974-04-01 | 1975-10-15 | ||
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| JPS5642866A (en) * | 1979-09-14 | 1981-04-21 | Toshiba Corp | Digital computer |
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