JPS5931037A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5931037A JPS5931037A JP57141364A JP14136482A JPS5931037A JP S5931037 A JPS5931037 A JP S5931037A JP 57141364 A JP57141364 A JP 57141364A JP 14136482 A JP14136482 A JP 14136482A JP S5931037 A JPS5931037 A JP S5931037A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- wiring board
- solder
- semiconductor
- inner lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に半導体素子
を配線基板上に実装する方法に関する。
を配線基板上に実装する方法に関する。
一般に、ＴＡＢ法（７ａｐｅ Ａｕｔｏｍａｔｅｄ Ｂ
ｏｎｄｉｎｇ法）を用いて半導体素子を配線基板に取り
付ける場合、まず第１図（ａ）に示す如くイナーリ −
トド・・１が内側に突出するデバイスホール２を備えた
フィルム基板３に、第１図（′ｂ）にそのデバイスホー
ル２の近傍拡大図を示す如く半導体素子４を位置決めし
て、パッド５・・・５を介して半導体素子４の一面４ａ
に設けられた電極と各イナーリードト−・１一端を接続
し、その後イナーリードト・１を第２図にその外観斜視
図を示す如くカットフォーミングする。その後、この様
にイナーリードト・１を付された半導体素子４を配線基
板に取り付けるには、メッキ等によってプリ半田された
配線基板を用い、半導体素子４が取り付けられるべき配
線基板上の位置曇こ印刷等によってダイボンド用ペース
トを供給し、半導体素子４の上記−面４ａを上方に向け
た状態でその裏面４ｂを上記ペース）ｌこよって配線基
板に固着し、その後各イナーリードト・・１を配線基板
上の端子や配線に半田付けして工程を終了する方法が多
用されていた。これに対し、最近では、配線基板に半田
ペーストを印刷し１、次いで第２図の如きイナーリード
ト・１を付した半導体素子４を、取り付るべき配線基板
上位置に位置決めし、リフロー炉内に挿入して各イナー
リードト・１を半田付けする方法、いわゆる、半田リフ
ロー法を使用する場合が多くなってきている。
ｏｎｄｉｎｇ法）を用いて半導体素子を配線基板に取り
付ける場合、まず第１図（ａ）に示す如くイナーリ −
トド・・１が内側に突出するデバイスホール２を備えた
フィルム基板３に、第１図（′ｂ）にそのデバイスホー
ル２の近傍拡大図を示す如く半導体素子４を位置決めし
て、パッド５・・・５を介して半導体素子４の一面４ａ
に設けられた電極と各イナーリードト−・１一端を接続
し、その後イナーリードト・１を第２図にその外観斜視
図を示す如くカットフォーミングする。その後、この様
にイナーリードト・１を付された半導体素子４を配線基
板に取り付けるには、メッキ等によってプリ半田された
配線基板を用い、半導体素子４が取り付けられるべき配
線基板上の位置曇こ印刷等によってダイボンド用ペース
トを供給し、半導体素子４の上記−面４ａを上方に向け
た状態でその裏面４ｂを上記ペース）ｌこよって配線基
板に固着し、その後各イナーリードト・・１を配線基板
上の端子や配線に半田付けして工程を終了する方法が多
用されていた。これに対し、最近では、配線基板に半田
ペーストを印刷し１、次いで第２図の如きイナーリード
ト・１を付した半導体素子４を、取り付るべき配線基板
上位置に位置決めし、リフロー炉内に挿入して各イナー
リードト・１を半田付けする方法、いわゆる、半田リフ
ロー法を使用する場合が多くなってきている。
この理由は、この半田リフロー法によっては、半田ペー
ストがリフロー炉内で再熔融する際に、半導体素子４が
セルファライン効果によって位置補正される為に、リフ
ロー炉内に挿入する前の半導体素子４の配線基板に対す
る位置決め精度を高める必要がないとともに、配線基板
の他の外付部品をチップタイプにすれば同時にリフロー
炉内で取り付ける事が可能となる等による。しかしなが
ら、この半田リフロー法によるセルファライン効果を生
かす為には、従来、前述のダイボンド用ペーストを用い
ることができない為、第８図に半導体素子４をこの半田
リフロー法によって配線基板６に半田７で取付けた状態
の側面図を示す如く、半導体素子４の裏面４ｂと配線基
板６の表面６ａとの間に空隙°８が生じ、その為配線基
板をバーメチインクシールで組み立てた場合、機械的強
度が低く、また熱伝導率が悪くなるという欠点が生ずる
。
ストがリフロー炉内で再熔融する際に、半導体素子４が
セルファライン効果によって位置補正される為に、リフ
ロー炉内に挿入する前の半導体素子４の配線基板に対す
る位置決め精度を高める必要がないとともに、配線基板
の他の外付部品をチップタイプにすれば同時にリフロー
炉内で取り付ける事が可能となる等による。しかしなが
ら、この半田リフロー法によるセルファライン効果を生
かす為には、従来、前述のダイボンド用ペーストを用い
ることができない為、第８図に半導体素子４をこの半田
リフロー法によって配線基板６に半田７で取付けた状態
の側面図を示す如く、半導体素子４の裏面４ｂと配線基
板６の表面６ａとの間に空隙°８が生じ、その為配線基
板をバーメチインクシールで組み立てた場合、機械的強
度が低く、また熱伝導率が悪くなるという欠点が生ずる
。
本発明は上記に艦みなされたもので、セルファライン効
果を生かした半田リフロー法であって、しかも上述の欠
点を除去した半導体装置の製造方法の提供を目的とする
。
果を生かした半田リフロー法であって、しかも上述の欠
点を除去した半導体装置の製造方法の提供を目的とする
。
以下、図面を参照しつつ本発明実施例を説明する。
まず、半導体素子４の一面に設けられた電極に第１図（
ａ）の如きフィルム基板３のイナーリードト・１を第１
図（′１））の如く接続し、このイナー リードト・・
１を第２図に示す如くカットフォーミングする。次にこ
の様なイナーリード１１が接続された半導体素子４の電
極が設けられた一面４ａを上方に向けた状態で、第８図
に示すように、印刷等によって半田ペーストが供給され
た配線基板６上の所定位置に位置決めした後リフロー炉
内に挿入して半田付けを施こす。この時半導体素子４は
セルファライン効果で位置補正される。そして、この様
に半田付けされた半導体素子４の裏面４ｂと配線基板６
の表７ｉｉＩｅａとの間に形成された空隙８の近傍に第
４図に側面図を示す如く、樹脂９を注射器１０等によっ
て供給する。そうすれば樹脂９は空隙８に毛細管現象に
よって侵入するが、樹脂９の供給量を所定量に制御する
ことによって、樹脂９の表面張力等によって他に拡散す
ることはない。その後、この樹脂９を硬化させて工程を
終了する。」二連の樹脂は、毛細管現象によって空隙８
に侵入する程度の粘度を有したものであれば、その種類
を問わないが、熱伝導率の良いものであれば半導体素子
４の熱放散に対する効果は大となる。
ａ）の如きフィルム基板３のイナーリードト・１を第１
図（′１））の如く接続し、このイナー リードト・・
１を第２図に示す如くカットフォーミングする。次にこ
の様なイナーリード１１が接続された半導体素子４の電
極が設けられた一面４ａを上方に向けた状態で、第８図
に示すように、印刷等によって半田ペーストが供給され
た配線基板６上の所定位置に位置決めした後リフロー炉
内に挿入して半田付けを施こす。この時半導体素子４は
セルファライン効果で位置補正される。そして、この様
に半田付けされた半導体素子４の裏面４ｂと配線基板６
の表７ｉｉＩｅａとの間に形成された空隙８の近傍に第
４図に側面図を示す如く、樹脂９を注射器１０等によっ
て供給する。そうすれば樹脂９は空隙８に毛細管現象に
よって侵入するが、樹脂９の供給量を所定量に制御する
ことによって、樹脂９の表面張力等によって他に拡散す
ることはない。その後、この樹脂９を硬化させて工程を
終了する。」二連の樹脂は、毛細管現象によって空隙８
に侵入する程度の粘度を有したものであれば、その種類
を問わないが、熱伝導率の良いものであれば半導体素子
４の熱放散に対する効果は大となる。
以上説明したように、本発明によれば、セルファライン
効果を生かした半田リフロー法を用いることによって、
半田付は前の配線基板に対する半導体素子の位置決め精
度を要さず、また他の外付は部品もチップ化することに
よって同時にリフロー炉で半田付は可能となって量産に
適するとともに、樹脂でダイボンドすることによって半
導体素子の固着強度が向上し、更に、用いる樹脂を熱伝
導率の良いものにすれば半導体素子の熱放散が改善され
る。
効果を生かした半田リフロー法を用いることによって、
半田付は前の配線基板に対する半導体素子の位置決め精
度を要さず、また他の外付は部品もチップ化することに
よって同時にリフロー炉で半田付は可能となって量産に
適するとともに、樹脂でダイボンドすることによって半
導体素子の固着強度が向上し、更に、用いる樹脂を熱伝
導率の良いものにすれば半導体素子の熱放散が改善され
る。
第１図（ａ）はフィルム基板の正面図、同（ｂ）はその
デバイスホール部に半導体素子を設置してイナーリード
を接続した状態の斜視図、第２図は第１図（ｂ）の後、
イナーリードをカットフォーミングした状態の半導体素
子の外観斜視図、第８図はその半導体素子を配線基板に
半田リフロー法によって取付けた状態の側面図であって
、従来の同法による工程終了の状態を示すとともに、本
発明実施例の中間工程を示す。第４図は本発明実施例に
よるダイボンド樹脂供給工程を示す半導体素子の側面図
である。 １・・１・・・イナーリード、３・ フィルム基板、４
・・・半導体素子、 ４ａ・・・半導体素子の電極配設面、 ４ｂ 半導体素子の裏面、 ６・・・配線基板、 ６ａ・・・配線基板の表
面、７・・半田、 ８ 空隙、９・・樹脂
、 １０ 注射器。 特許出願人 シャープ株式会社 代理人 弁理士面１）新 （ａ） 第１図
デバイスホール部に半導体素子を設置してイナーリード
を接続した状態の斜視図、第２図は第１図（ｂ）の後、
イナーリードをカットフォーミングした状態の半導体素
子の外観斜視図、第８図はその半導体素子を配線基板に
半田リフロー法によって取付けた状態の側面図であって
、従来の同法による工程終了の状態を示すとともに、本
発明実施例の中間工程を示す。第４図は本発明実施例に
よるダイボンド樹脂供給工程を示す半導体素子の側面図
である。 １・・１・・・イナーリード、３・ フィルム基板、４
・・・半導体素子、 ４ａ・・・半導体素子の電極配設面、 ４ｂ 半導体素子の裏面、 ６・・・配線基板、 ６ａ・・・配線基板の表
面、７・・半田、 ８ 空隙、９・・樹脂
、 １０ 注射器。 特許出願人 シャープ株式会社 代理人 弁理士面１）新 （ａ） 第１図
Claims (1)
- 半導体素子の一面に設けられた電極にフィルム基板のイ
ナーリードの一端を接続し、そのイナーリードをカット
フォーミングした後、上記イナーリードが接続された一
面を上方に向けた状態で上記半導体素子を配線基板上所
定位置に載置し、上記イナーリードの他端と上記配線基
板上の配線を半田付けしてなる半導体装置の製造方法に
坊いて、上記状態で上記半導体素子を上記配線基板上に
載置して、上記イナーリードの他端と上記配線基板上の
配線を半田リフロー法によって半田付けした後、上記半
導体素子の上記−面の裏面と上記配線基板との間に樹脂
を毛細管現象によって流し込んで硬化させることを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57141364A JPS5931037A (ja) | 1982-08-13 | 1982-08-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57141364A JPS5931037A (ja) | 1982-08-13 | 1982-08-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5931037A true JPS5931037A (ja) | 1984-02-18 |
Family
ID=15290259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57141364A Pending JPS5931037A (ja) | 1982-08-13 | 1982-08-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5931037A (ja) |
-
1982
- 1982-08-13 JP JP57141364A patent/JPS5931037A/ja active Pending
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