JPS5925231A - シリコンウエ−ハ - Google Patents

シリコンウエ−ハ

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JPS5925231A
JPS5925231A JP12471183A JP12471183A JPS5925231A JP S5925231 A JPS5925231 A JP S5925231A JP 12471183 A JP12471183 A JP 12471183A JP 12471183 A JP12471183 A JP 12471183A JP S5925231 A JPS5925231 A JP S5925231A
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JP
Japan
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silicon wafer
wafer
annealing
stacking faults
silicon
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JP12471183A
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JPS6227732B2 (ja
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Hirobumi Shimizu
博文 清水
Takaaki Aoshima
青島 孝明
Akira Yoshinaka
吉中 明
Yoshimitsu Sugita
杉田 吉充
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は半導体装置の基体として用いられるシリコン
ウェーハに関スル。
従来のシリコンウェーハの製造の標?Ifxプロセスは
、第3図を参照し、単結晶引き上げ工程1またはフロー
ティングゾーン工程により形成されたシリ:1ンインゴ
ノトをダイヤモンドカッターにより薄いウェーハにスラ
イスする工程2、その後その両面をラッピング(機械研
摩)工程3、スライスやラップ歪層を除去するためのエ
ノチング工程4(省略することもある)を経て、さいご
に鏡面仕上研摩工程5を行なうものである。
このような従来法で製造されたシリコンウェーハ中には
微小不純物集合体(第3図の各ブロックqイに多数の点
により示す)が存在する。従って従来法のウェーハには
、これらが多数の微小欠陥として全面に分布しておりこ
のようなウェーハを多重の不純物拡散等のための酸化性
雰囲気中での高温処理により前記微小欠陥がもととなっ
て、いわゆる積層欠陥が発生しやすい。これはシリコン
単結晶中に凍結された前記微小不純物集合体(酸素一原
子空孔、酸素−炭素等の複合体と言われているがその詳
細は不明)がそのまま加工されたウェーハに残存するた
め、それが核となって積層欠陥が発生すると考えられて
いる。そしてこの種の欠陥はそれを有するシリコンウェ
ーハを使用した半導体製品の雑音、耐圧劣化、リーク電
流増大等の各種障害の原因となり、素子歩留りを著しく
低下させるものとなった。そしてこのことは微小不純物
集合体を除去できない従来法の大きな欠点であった。
本願発明者は上記問題を解決するべく種々検討し、シリ
コンウェーハな非酸化性雰囲気中で高温アニールを行な
うことにより従来法では除去できなかった微小不純物集
合体をゲッターし、その素子歩留りの向上をはかると共
に積層欠陥の核となるべきものを未然に除去し素子製造
課程での発生を防止することを考えた。
したがってこの発明の目的は半導体素子製造プロセスで
微小不純物集合体を除去し、未然に積層欠陥の発生を防
止することができるシリコンウェーハを提供することに
ある。
以下、実施例にそってこの発明を具体的に説明する。
第1図はこの発明によるシリコンウェーハの製造プロセ
スを従来法(第3図)と即照して示すものである。
同図に各ブロック線図で示される単結晶引き上げ(工程
)1.スライシング(工程)2.ラッピング(工程)3
およびエツチング(工程)4までは従来法をそのまま採
用する。
上記ラッピング工程またはエツチング工程な経たシリコ
ンウェーハに対し高温アニール(工程)6を行なう。こ
の高温アニールは、例えば1000C〜1250t:’
、非酸化雰囲気例えば窒素雰囲気中で2〜20時間行な
う。このアニールによって微小不純物集合体は欠陥の吸
収場所である表面層に集まり、その結果中央部分を残し
て、欠陥のない領域が形成される。
この後、ウェーハの両面に対し、エツチング(工程)7
を行ない、表面から5〜10μの部分を除去する。
さいごに鏡面仕上げ(工程)5を行ないシリコンウェー
ハが完成する。なお同図において、各ブロックをウェー
ハの一断面とみなし、微小不純物集合体の分布を点てよ
り示しである。
このような本発明によれば、素子特性に悪影響を及ぼす
微小不純物集合体をゲッターしさらに積層欠陥の発生を
防止し、素子歩留りの向上、特性のばらつきを少なくす
る効果が得られる。
特にこの発明は60M径以上の大断面の無転位単結晶に
おいて顕著な効果を示した。
この発明によってその目的が達成できる理由は下記の実
験データにより明らかである。
第2図において、(a)は従来法により製造されたP(
リン)ドープのnlシリコンウェーハ(厚す400〜4
50μ、比抵抗5〜8ΩCIn )に高温酸化処理を行
ない、二酸化シリコン膜を2μの厚さに形成したものの
ウェーハ拡大断面を示すものである。同図のX印は積層
欠陥を示すもので酸化によって前記微小不純物集合体が
積層欠陥となったものと考えられる。このような積層欠
陥は結晶内全域に分布し、ウェーハの主面である円板表
面において渦巻状として顕著にあられれる。
(b)は(a)と同じ条件のシリコンウェーハをラッピ
ング、エソヂング後に1000°〜1250Cで2時間
〜20時間アニール処理し、これを素子形成過程で(a
+の条件で高温酸化処理して二酸化シリコン膜を形成し
た場合のウェハ断面を示すものである。
この場合X印で示される積層欠陥は表面層近傍(深さ5
〜10μ)8,9及び中央部10に集中的に分布し、表
面層と中央部との間の領域(50〜100μ)11.1
2には積層欠陥は全く観察されない。
(C)は上記(blの条件でアニール処理したウェハの
両面を5〜10μの厚さでエツチングして表面層を除去
したものを(a) 、 (t))の条件で高温酸化処理
したものである。この場合、表面から50〜100μの
深さにわたり積層欠陥が全く見られない領域11.12
が得られる。ウェハの円板表面でも積層欠陥が観察され
ないのは勿論である。
これらの実験データから、アニールにより積層欠陥の核
となる微小不純物集合体はその吸収場所である表面層に
集まるため(第1図6)、その表面層を除去することに
より、(第1図7)その後の酸化性雰囲気中での熱処理
を経ても積層欠陥の発生しない領域が形成される。そし
て素子形成にあたって、例えばpn接合をこの積層欠陥
のない領域に形成することになり、したがつ℃素子歩留
りの向上に寄与する。
この発明は前記実施例に限定されるものでなく、これ以
外の種々の形態で実施できる。例えば、アニール条件と
して非酸化性雰囲気に真空アニールでも良く、アニール
温度、アニール時間は素子形成過程の酸化処理条件によ
って押々に変更し得る。
一般的にアニール温度が高いときは時間は短かく、低い
場合は時間は長くすることになる。
この発明は半導体素子製造に用いられるシリコンウェー
ハ全般に適用できる。
【図面の簡単な説明】
第1図はこの発明によるシリコンウェーノーの製造プロ
セスを示すブロック線図で各ブロックは微りであり積層
欠陥の分布状態を示すウェーハの拡大断面図、第3図は
従来の標準プロセスを示すブロック線図、各ブロックは
微小不純物集合体の存在を示すウェーハ断面を兼ねるも
のである。 1・・・単結晶引き上げ工程、2・・・スライシング工
程、3・・・ラソピング工程、4・・・エツチング工程
、5・・・鏡面仕上工程、6・・・アニール工程、7・
・・エツチング工程、8,9・・・積層欠陥の集中した
表面層、10・・・積層欠陥の集中した中央部、11.
12・・・積層欠陥の少ない領域。 第  1  図 口■■]1霞小千訛T勿W奪λ4ス0゜[]?び小干辛
モオ1仝゛枡りし。 (、゛う−) 第  2 図

Claims (1)

    【特許請求の範囲】
  1. 1、 シリコンウェーハの表面から一定の深さをもって
    形成された欠陥のない領域と、シリコンウェーハの中央
    部に位置する欠陥が存在する領域とからなり、上記欠陥
    の存在する領域に達しないように欠陥のない表面領域に
    I) N接合を形成してなることを特徴とするシリコン
    ウェーハ。
JP12471183A 1983-07-11 1983-07-11 シリコンウエ−ハ Granted JPS5925231A (ja)

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JP12471183A JPS5925231A (ja) 1983-07-11 1983-07-11 シリコンウエ−ハ

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JP12471183A JPS5925231A (ja) 1983-07-11 1983-07-11 シリコンウエ−ハ

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JP11770675A Division JPS6019144B2 (ja) 1975-10-01 1975-10-01 シリコンウエ−ハの製造法

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JPS5925231A true JPS5925231A (ja) 1984-02-09
JPS6227732B2 JPS6227732B2 (ja) 1987-06-16

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JP12471183A Granted JPS5925231A (ja) 1983-07-11 1983-07-11 シリコンウエ−ハ

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Publication number Priority date Publication date Assignee Title
JP2003124220A (ja) * 2001-10-10 2003-04-25 Sumitomo Mitsubishi Silicon Corp シリコンウェーハの製造方法及びシリコンウェーハ

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JP7391950B2 (ja) * 2019-04-23 2023-12-05 マクセル株式会社 ヘッドマウントディスプレイ装置

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