JPS59226A - 論理回路の構成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、論理回路、に関するものであって、更に詳細
には、パストランジスタとして知られる論理要素に関す
るものであり、論理関数を実行する為に必要とされる能
動デバイスの数を実質的に減少させる為にパストランジ
スタを使用して構成した論理回路及びその構成方法に関
するものである。

組合せ論理回路を使用するクラシックな論理設計方法に
よってプール論理式を実現することが可能である。ＭＯ
３技術を使用して論理回路を構成する場合には、ＮＡＮ
Ｄゲート、ＮＯＲゲート。

インバータゲートを容易に構成することが可能であるこ
とからこれらのゲートを使用して論理回路を構成するこ
とがよく行なわれる。パストランジスタ（Ｐ　Ａ　Ｓ　
Ｓ　　ｔｒａｎｓｉｓｔｏｒ）はよく知られた別のＭＯ
８構造を有するものである。パストランジスタに関して
は、例えばＭ　ｅａｄ及びｃ　ｏｎｗａｙ共著の“ＶＬ
ＳＩシステムの初歩（ｌ　ｎｔｒｏｄｕｃｔｉｏｎｔｏ
　　ＶＬＳ　Ｉ　　Ｓｙｓｔｅｍｓ）、２４−２５頁、
に記載されている。しかしながら、クラシカルな論理設
計方法による場合にはパストランジスタを使用した回路
となることはない。

第１ａ図は、パストランジスタ及びその論理関数を示し
ている。パストランジスタ１０へのゲート乃至は制御電
極１３が励起されると（゛励起′。

とは入力リード１１と出力リード１２との間に導通路を
形成する為の電圧に駆動することを意味する）、トラン
ジスタ１０は入力リード１１に於ける論理状態を出力リ
ード１２ヘパス、即ち通過させる。ＭＯＳトランジスタ
は双方向性であるので、ＭＯＳトランジスタの入力リー
ド及び出力リードは任意に選択することが可能である。

便宜上、以下の記載に於いては、入力リードを論理状態
源、即ちソースによって駆動される端子として定義する
。パストランジスタ１０の出力リード１０は、通常、通
過した論理状態を別の直列接続されている論理構成体の
入力リードへ印加する。制御電極が励起される全てのパ
ストランジスタが同一の論理状態を通過するものである
限り、多数のパストランジスタの出力リードを共通接続
させて成る論理構成体の同一の入力端を駆動することが
可能である。双方向性の伝達ゲートとしてバストランジ
スタラ使用スルコとは、Ｄ　ｏｕｇｌａｓ　　Ｇ　、　
　Ｆ　ａｉｒｂａｉｒｎの’ＶＬＳ　Ｉ　ニジステム設
計者にとっての新天地（ＶＬＳＩ：Ａ　　Ｎｅｗ　　Ｆ
ｒｏｎｔｉｅｒ　　ｆｏｒｓ　ｙｓｔｅｍｓ　　Ｏｅｓ
ｌｇｎｅｒｓ）”、　１９８２年１月発行、コンピュー
タ・ジャーナル・オブ・ザ・ＩＥＥＥ。

という文献に記載されている。

本発明は以上の点に鑑みなされたものであって、新規な
論理回路の構成方法を提供することを目的とする。本発
明によれば、パストランジスタを使用して論理回路を構
成するものであって、そうすることにより結果として得
られる論理回路の規則性を最大限に増加させるものであ
る。本発明を使用して得られる論理回路は、組合せ論理
を構成する為に使用された場合に於いては、従来の論理
回路の場合と比較して構成上、電力上、動作速度上の点
に於いて著しく向上されたものとなっている。

論理要素としてパストランジスタを使用する場合には、
ＭＯ８集積論理回路の様な従来の論理回路を使用したＮ
ＡＮＤ、ＮＯＲ，インバータ構造と比較して幾つかの利
点を享受することが可能である。第１にパストランジス
タは定常状態に於いて著しい電力消費を来たすことがな
い。第２に、パストランジスタのアレイは規則的なトポ
ロジー構成を形成するので、ＮＡＮＤ、ＮＯＲ，インバ
ータアレイを使用した場合と比較して成る与えられた論
理関数に対しより少ない面積を占有する場合が多い。第
３に、パストランジスタを使用して形成した組合せ論理
は、回路を介しての信号の伝播遅れを減少させる場合が
多い。

一方、パストランジスタを使用した場合の主要な欠点は
、パストランジスタとして使用する電界効果型トランジ
スタの特性に起因してその出力リードに得られる論理高
信号の電圧レベルが劣化されるということであるが、こ
のことは回路設計を注意深く行なうことによって解消す
ることが可能である。又、パストランジスタ制御入力が
別のパストランジスタの出力によって駆動されるもので
無い場合には、１個のパストランジスタを介して論理高
レベル信号を通過させた後に於いては、その信号をＮ個
の付加的なパストランジスタを介して通過させた場合に
於いても電圧レベルに於いて著しい付加的な劣化が発生
することはない。

以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。組合せデジタル論理回路のク
ラシカルな設計方法を以下の例によって説明する。まず
、所望の論理関数に対して真理値表を形成する。第２ａ
図は、排他的ＮＯＲ又はそれと等価なゲートに対する真
理値表を示している。入力Ａの値が入力Ｂの値と等しい
場合には、出力は論理１状態となる。入力Ａの値が入力
Ｂの値と等しくない場合には、出力は論理Ｏ状態となる
。次いで、この真理値表に関する情報をカルノウマツプ
に記入する。出力関数は簡略化され、ループ技術を使用
してカルノウマツプから読取られる。排他的ＮＯＲの真
理値表をカルノウマツプに表わしたものを第２ｂ図に示
してあり、且つそれをプール関数で表わしたものを第２
Ｃ図に示しである。次いで、この関数を論理ＡＮＤ関数
ゲート及び論理ＯＲ関数ゲートを使用して回路を構成す
る。従来の論理構成体を使用してこの関数に対応する回
路を構成する場合には、２個のＡＮＤ関数と１個のＯＲ
関数とを必要とする。ＭＯＳで構成しようとする場合に
は、電力を散逸する２個のノードと２個のゲート遅れと
が存在し、且つ７個のトランジスタを必要とする。

次に、パストランジスタを使用して組合せ論理回路を設
計する方法について説明する。第３ａ図に示した真理値
表は、入力変数　及び／又は　それらの否定を通過させ
ることによって出力関数７＝λＢ＋ＡＢが得られるとい
うことを示している。

例えば、この真理値表の第１状態に於いて、入力変数Ａ
と８とが両方とも低状態であり、従って出力変数７は高
状態である。即ち、ＺはＡの否定又はＢの否定（即ち、
入又は百）を通過させることによって形成させることが
可能である。第２状態に於いては、Ａが低状態でありＢ
が高状態である。

この場合には、Ｚが低状態であるので、ＺはＡ又はＢの
否定（即ち、Ａ又はＢ）を通過させることによって形成
させることが可能である。その他の２つの状態のバス関
数も同様に得ることが可能であり、第３ａ図の真理値表
に示しである。次いで、これらのパス関数を第３ｂ図１
示した如くカルノウマツプの適宜の状態内に記入する。

ここで注意すべきことであるが、通常のカルノウマツプ
に於ける出力信号の代りにパス構成要素が置き替ってい
ることである。カルノウマツプ上に於いてパスされる同
一の変数が隣接した状態にあるものを見付は出し、次い
で、第３ｃ図に示した如く、これらのものを同一のルー
プで取囲み制御関数を簡略化する。この様なループを形
成する場合に、以下の如き基準に基づいて通常のカルノ
ウマツプに於ける簡略化手法を使用することが可能であ
る。第１に、パストランジスタの制御入力が低状態であ
る場合にはパストランジスタからの出力信号は不定であ
るので、カルノウマツプの各“’ｃａｒｅ”状態にある
変数はバスされねばならない。尚、”ｃａｒｅ”状態と
は１個の入力状態であってそれに対して出力状態が確定
されねばならないものであり、層々単に゛状態°′とし
て呼称される。第２に、パスされた変数は与えられた状
態に於いて同一の論理レベルにあるということをパス関
数は確保するものであるから、各状態に於いて２個以上
の変数をバスさせることが可能である。第３にループ内
にｄｏｎｔ　　ｃａｒｅ状態が１度包含されると、その
状態に対してのパス関数は確立される。

パストランジスタを使用する等価ゲートに対する可能な
マツピングとしては、Ａが低である場合にＢの否定をバ
スさせ、且つＡが高である場合にＢをバスさせることで
ある。このマツピングを第３Ｃ図に示しである。Ａはパ
ス関数Ｂをパスさせる制御関数であり、且つＡはパス関
数Ｂをバスさせる制御関数である。このようにして得ら
れたパストランジスタ回路を第３ｄ図に示しである。第
３ｄ図に示したパストランジスタを使用した排他的ＮＯ
Ｒは定常状態に於いて著しい電力散逸を発生することが
なく、１個のパストランジスタ遅れを有するものである
が、２個のトランジスタのみから構成されるものである
。従って、クラシカルな論理設計方法による場合と比べ
て電力、動作速度、占有面積の点に於いて著しく向上さ
れている。

一方の回路構成が他方のものよりも占有面積の点で有利
であるということは論理回路図や模式図等から常に明白
に理解されるものとは限らない。

更に、使用するトランジスタの数が少ないとしても、ト
ランジスタの数は電気的な相互接続に必要な面積に関す
る条件を表わすものではないから、回路をレイアウトし
た場合にトランジスタの数が少ないということは必ずし
も使用するシリコン面積が小さいということを補償する
ものではない。

２個の回路に於いてどちらが占有面積の点に関して有利
であるかということの比較を行なう場合には、トランジ
スタの数と規則性の両方を考慮せねばならない。この回
路の規則性という概念は、例えば、（：、　ａｒｖｅｒ
　　Ｍ　ｅａｄ及び１　ｙｎｎ　　ｃ　ｏｎｗａｙ共著
による゛’ＶＬＳＩシステムの初歩（Ｉ　ｎｔｒｏｄｕ
ｃｔｉｏｎ　　ｔｏ　　Ｖ　Ｌ　Ｓ　Ｉ　　Ｓｙｓｔｅ
ｍｓ）”、３．１章、１９８０年、アディソン　ウェズ
リイ出版社、の文献に記載されている。

制御変数の組とパスされた変数の組との交点が零の組で
ある場合に、パストランジスタアレイのトボロジイに対
して最大の規則性が確立される。

このことは、パスされる即ち通過される変数が成る一方
向に流れると共に制御変数がそれと直角方向に流れるこ
とを許容する。尚、゛制御″変数とは、パストランジス
タの制御端子を駆動する入力変数である。又、゛パス”
変数とは、パストランジスタの入力端子を駆動する入力
変数′であって、パストランジスタがオンされた場合に
その出力端子にパスされる変数である。制御関数をルー
プで囲む場合に制御変数のみの関数である様にループで
囲むことが可能である場合には、制御関数に於ける規則
性を最大のものとすることが可能である。

一方、パス関数を制御変数とは独立のものとすることに
よってパス関数に於ける規則性を最大とすることが可能
である。この様な独立性は以下の如き恒等条件を使用す
ることによって確立することが可能である。即ち、入力
信号が変数Ｘであり且つ制御信号もＸであるパストラン
ジスタは常に１をバスする。このことは、第４ａ図に示
した如く、入力信号が高であり制御信号がＸであるパス
１〜ランジスタと等価である。同様に、入力信号がＸで
あり且つ制御信号Ｘであるパストランジスタは常に０を
パスする。このことは、入力信号が低であり制御信号が
Ｘであるパストランジスタと等価である。第４ａ図及び
第４ｂ図はこれらの状態を示している。

繰返し型の組合せアレイは、１個の回路構成に於ける面
積を別の回路構成に於ける面積と容易に比較することが
可能な種類の組合せ論理回路である。この場合には、ア
レイの１要素のレイアウトを描くことによって面積を比
較することが可能である。

繰返し型の組合わせアレイを例示するのに有用な回路は
デジタルマグニチュード（デジタル値）コンパレータで
ある。２個のデジタルワードＡ＝Ａ　　　、Ａ　　　、
−、Ａ４．−、Ａｏ及びＢ＝ｎ−Ｉ　　　　　　　　ｎ
−２ Ｂ　　　、Ｂ　　　、・・・ＩＢ　　１・・・、Ｓｏの
マグニチｎ−ｘ　　　　ｎ−２１ １−ドの比較は、ｉ番目のビットを比較すると共にそれ
以上の全ての桁のビットの比較の結果によって行なわれ
る。完全な比較を行なう為には３個の情報、即ちＡ＞Ｂ
、Ａ＝Ｂ、Ａ＜８を得なければならないが、その内の１
個は他の２個から導き出すことが可能である。Ａ＞Ｂ及
びＡ＜Ｂの場合を選択することが回路を構成する上で好
ましいものであることを示すことが可能である。第５図
は、Ａ、＞Ｂ・であって且つＣｉ＋１−０又はＣｉ＋ｘ
　　＝１　　　　　　　１ １である場合にはＣ，が高であってＡｏＢであり、又Ｄ
　　＝１又はＡ・くＢ　であり且つ６ｉ＋＋＝出　　　
　　　２　　　！ ０の場合にはり、が高であってＡ口Ｂであることを表わ
す比較構成を示している。

マグニチュードコンパレータを設計する場合の第１ステ
ツプは、第６図に示した様な真理値表を確立することで
ある。次いで、可能なパスされる変数を真理値表に付は
加え、各状態に対するパス関数を定義づけ、これらのパ
スされる変数を修正したカルノウマツプに記入する。真
理値表から異なった状態に関連して同一のパス変数が存
在することが分るような単純なケースの場合には修正し
たカルノウマツプを省略することが可能である。

このようにして、パスされる変数のグループをループで
棚める準備が成される（即ち、同一の変数を見付は出し
丸で取り囲む）。Ｃ１及びり。

鳳＋１　　　　　　　　　　　　１＋１はＣ０及びり、
を夫々直接的に影響を与えるもの１　　　　　　　　　
１ であるから、これらをパスされる変数として選択するの
が良い。第７図に示した如く、カルノウマツプにループ
即ち丸印を付すことによって、制御関数は変数Ａ　及び
Ｂｌ　のみの関数であり、且つパス関数ＣＩ＋１　　及
びＤｉ＋＋　　は変数Ａｉ　　及びＢｉ　　とは独立的
であることが分る。この様なパストランジスタアレイの
回路構成を第８ａ図に示してあり、又ＮヂャンネルＭＯ
８技術を使用した場合の集積回路レイアウト構成を第８
ｈ図に示しである。第８ｂ図に於いて、ＭＯＳトランジ
スタは２つの直交する線の交点で示してあり、導電性ク
ロスアンダ−は塗りつぶした四角中で示しである。ゲー
ト電極はＡ８．Ａｉ、Ｂｉ　、Ｂｉを付した垂直線に対
応し、水平線Ｃ・　及びＢｉ４−ｔ　　は拡散導電線及
型＋１ びソース領域、ドレイン領域を有している。

基本要素としてパストランジスタを使用する論理回路を
構成する場合の基本的な設計方法は以下の如くである。

＊＊＊ （１）所望の関数の真理値表を確立する。

（２）真理値表にパス関数を記入する（このパス関数は
入力変数又は所望の出力信号を発生する為にパストラン
ジスタの出力リードヘパスされる入力変数の否定である
）。

（３）パス関数を修正したカルノウマツプに記入覆る。

その場合に、修正したカルノウマツプの各状態は所望の
出力変数を発生する特定の入力変数（パス関数と呼ばれ
る）を有している。

（４）各パス関数内における同一のパス変数をループで
囲む（即ち、同一のものを見付は出しグループ化する）
。この場合に、各ｃａｒｅ状態（Ｃａｒｅ状態は出力変
数を定義付けねばならない場合の１組の入力変数である
）がループの中に少なくとも１個のパス変数を有し、且
つ制御関数（即ち、制御関数はパストランジスタのゲー
トを制御する関数である）がパス変数とは独立的である
様にする。

（５）第４ａ図及び第４ｂ図に示した回路の同等性を使
用してパス関数を制御変数から独立的なものとさせる。

（６）パストランジスタ回路を描く。

＊＊＊ 第３ａ図乃至第３ｄ図は上述した手法の一例を示してい
る。前述した如く、成る場合には上述したステップ３を
省略することが可能である。

￥９ａ図乃至第９Ｃ図は、ＡＮＤゲートを表わすパスト
ランジスタ論理回路を構成する場合の方法を示している
。第９ｃ図に示した如く、パストランジスタ論理回路は
２個のパストランジスタのみによって構成されており、
一方従来技術によって構成づる場合には３個乃至５個の
トランジスタが必要である。尚、第９Ｃ図の論理回路に
於いては、パス関数Ａは第４ｂ図の回路の同等性に基づ
いて電圧Ｖｓｓ（回路接地又は基準電圧）と置換されて
いる。

第１０ａ図乃至第１０Ｃ図はパストランジスタを使用し
てＮＡＮＤゲートを構成する場合の真理値表、カルノウ
プロット、論理回路を夫々示している。ここに於いても
、本発明に基づいてパストランジスタを使用し論理回路
を構成する場合には極めて構成が簡単化されると言うこ
とが明白に示されている。第１０ｃ図の論理回路に於い
ては、第４ａ図の回路の同等性に基づいてパス関数Ａは
電圧ＶＤＤ　（供給電圧）で置換されている。

第１１ａ図乃至第１１Ｃ図は、パストランジスタを使用
してＯＲゲートを構成する場合の真理値表、カルノウプ
ロット、論理回路を夫々示している。第１１Ｃ図の論理
回路に於いては、第４ａ図の回路の同等性に基づいてパ
ス関数Ａが供給電圧ＶＤＤで置換されている。

第１２ａ図乃至第１２ｃ図はパストランジスタを使用し
てＮＯＲゲートを構成する場合の真理値表、カルノウプ
ロット、論理回路を夫々示している。第１２ｃ図の論理
回路に於いては、第４ｂ図の回路の同等性に基づいてパ
ス関数Ａが基準電圧Ｖｓｓで置換されている。第１３ａ
図乃至第１３ｃ図はパストランジスタを使用して排他的
ＯＲゲートを構成する場合の真理値表、カルノウプロッ
ト。

論理回路を夫々示している。一方、第１４ａ図乃至第１
４０図はパストランジスタを使用して排他的ＮＯＲゲー
トを構成する場合の真理値表、カルノウプロット、論理
回路を夫々示している。

第９Ｃ図、第１０ｃ図、第１１ｃ図、第１２ｃ図、第１
３ｃ図、第１４０図の夫々に示した如く、各論理回路は
２個のパストランジスタのみを使用するに過ぎない。各
パストランジスタはＡ又はＡ信号の何れかによって制御
される。各−論理回路は２個の入力変数Ａ及びＢの４個
の異なった可能な入力状態の何れか１つに応答して適宜
の出力状態を発生することが可能である。第９Ｃ図、第
１０Ｃ図、第１１Ｃ図、第１２ｃ図の夫々に於いて、第
４ａ図及び第４ｂ図の回路の同等性を使用した結果とし
て、パス変数の何れもが制御変数に関連するものではな
い。その結果、各回路は極めて簡単な構成となっている
。

第１５ａ図乃至第１５ｄ図は、本発明の手法及び原則を
使用することによって全加算器を構成する方法を示して
いる。全加算器にＩＡ達するキャリ（ｆｆｉ１５ｒｌ［
ｉＪ）は８個のパストランジスタを使用することによっ
て構成することが可能である。

一方、従来技術におけるスタンダードな論理要素を使用
して構成する場合には一層複雑な構成となり、例えばＤ
　ｏｎａｌｄ　　Ｅ　ａｄｔｅ　　著による゛基本的な
コンピュータの初歩（Ｉ　ｎｔｒｏｄｕｃＮｏｎ　　ｔ
ｏ　　ｔｈｅ　　Ｂａ５ｉｃ　　Ｃｏｍｐｕｔｅｒ　）
　”　、ブレンディスホール出版社発行、　１９６８年
、の文献の１２３頁第１−３図に示されている。本発明
の加算回路は更に別の８個のパストランジスタを使用し
て形成されており、第１６ａ図乃至第１６０図にその様
な加算回路を構成する場合の真理値表、カルノウプロッ
ト、パス１−ランジスタ構成を夫々示している。

第１６ｄ図はパストランジスタを使用し第１６Ｃ図に示
した回路を構成した場合のレイアウトを示している。第
１６ｄ図から制御関数及びパス関数が規則性及び直交性
を有していることが容易に理解される。この構造はＮチ
ャンネルＭＯ８ｔ−ランジスタを使用して構成されてお
り、この構造における異なった層は図中に示した注釈に
よって示されている。即ち、”ｐｏｌｙ”として示され
ているポリシリコンの層はＮチャンネルＭＯ８ｌ−ラン
ジスタのゲート電極を有しており、且つ拡散として示さ
れている層はＮチャンネルＭＯ８Ｉ−ランジスタのソー
ス領域とドレイン領域とを有すると共に隣接するトラン
ジスタのソース領域とトレイン領域との間の導電性相互
接続体を有している。

従って、第１６ｄ図は全加算器１５ｄのキャリ一部分と
、加綽回路１６ｃと、全加算器１５ｄから派生される全
加算器の相補キャリ一部分とを示しており、第１６ｄ図
に示した構造はＮ十拡散（バラ印を付けた線で示しであ
る）、ポリシリコン（直線で示しである）及び金属（直
交する短い線を付した直線で示しである）を使用してレ
イアウトしである。深い空乏埋設クロスアンダ−は黒く
塗り潰した矩形印で示しである。これらの埋設クロスア
ンダ−は電流導通路として機能する。ＭＯＳトランジス
タは第１６ｆ図に示した如く模式的に図示してあり、第
１６ｆ図に示した如く、ポリシリコンゲートラインはＮ
十拡散ラインと直交している。Ｎ十トランジスタ内のポ
リシリコンゲートの下方にはチャンネル領域が存在１ノ
でおり、該チャンネル領域の導電度はポリシリコンライ
ン上に於ける信号レベルによって制御される。このレイ
アウトが直交性を有することは第１６ｄ図から明白であ
る。第１６ｄ図は８ビツト加算回路の１部を示しており
、第１６ｆ図に示す様な回路の隣接部分と構成上合致す
る様に設計されている。

尚、第１６ｄ図に関して上述した各記号の注釈は１８ｂ
　図、第１７ｄ図、　第１７ｈ図、　第１９ｆ図の夫々
の場合にも同様に適合する。

第１７ａ図及び第１７ｂ図はプライオリティエンコーダ
用の真理値表及び修正したカルノウマツプを示している
。第１７ｂ図に示した修正したカルノウマツプは２つの
部分からなっている。その１つの部分は、出力Ｂを得る
為に使用することの可能な特定のパス関数を例示してい
る。しかしながら、カルノウマツプが示すところによれ
ば、入力変数ＡＢが値ＯＯ又は０１を有し且つ入力変数
Ｃが０と等しい場合には、パス関数は百であって出力開
数Ｂを発生させている。Ｃの値が１でありＡＢの値が０
０又は０１の何魁がである場合には、Ｄの鎮を発生させ
るのに必要なパス関数は、ループで囲んだ如くＣか又は
Ａである。ＡＢが１１又は１０である場合には、Ｃの何
れの値に対しても、Ｄの値を発生させる為のパス関数は
Ａである。

出力変数Ｆに対する同様な解析を第１７ｂ図の修正した
カルノウマツプの２番目の部分について示しである。図
示した特定の論理は第１７ｃ図に示した様な回路に構成
され、！！１７ｄ図に示した様なレイアウトとなる。前
述した如く、第１７ｄ図のレイアウトに於ける各構成部
分は第１６ｄ図に示した記号と同一の記号で示されてい
る。

次いで、第１７ｅ図及び第１７ｆ図に示した如く、これ
らのパス変数を変換して第１７ｄ図に示した構造を簡略
化し第１７ｏ図に示した回路を形成する。第１７ｇ図に
示した回路は第１７ｃ図に示した回路が１０個のトラン
ジスタを有するのと比べ１６１ｉＩｉｌのトランジスタ
を有しているが、トポロジーの観点から見たレイアウト
は著しく簡略化されている。即ち、第１７ｏ図に示した
１６個のトランジスタの配置は、電源線■（１）、Ｖｓ
ｓ及び信号入力ラインＡ、Ａ、Ｂ、６．ｃ、５を一層合
理的に配置させることを可能之している。第１７ｈ図は
、第１７ｇ図に示したパストランジスタの実際のレイア
ウトを模式的に示している。

第１８ａ図は、２進アツプ・ダウンカウンタの模式的ブ
ロック線図を示している。このガウンタの真理値表を第
１８ｂ図に示しである。入力変数［）、Ｔ、　　　、Ｑ
、が出力変数０．及びＴ、の状態１−１　　　　１　　
　　　　　　１　　　　１を制御する。出力変数Ｄｉ　
に対する修正したカルノウマツプを第１８ｃ図に示して
あり、−力出力変数Ｔｉ　　に対する修正したカルノウ
マツプを第１８ｄ図に示しである。出力変数Ｄ　を発生
する為のパス関数を与える為にループで囲まれている特
定の変数は、Ｑｉ＝Ｏに対する変数Ｔと変数り及びｒ、
−、の全での変数であり、且っＱｉ＝１に対する変数丁
とＤ及びＴｉ、　　の全での値である。第１８６図に示
した如く、出力変数Ｔｉ　　はループで囲んだパス関数
によって発生される。真理値表を実現する為の構成を第
１８ｅ図に示しである。変数り及びＴ、　　の全での値
及びＱ、＝Ｏに対して１−１　皿 は、出力関数り、　　はＱ制御信号へ工人力信号°をパ
スさせることによって発生される。Ｑ＝１及びＤと王　
　の全ての値に対する出力変数Ｄ　は、Ｑｌ−ＩＩ ゲート制御信号で入力信号Ｔをパスすることによって発
生される。この構造は第１８ｅ図の回路の上部２つのラ
インに構成して示しである。Ｔｉ　出力変数は４個の関
数の通路によって発生され、■！ 出力信号の全ての可能な組合せを発生する為には制御関
数及びパス関数の４個の異なった可能な組が必要である
ことを反映させている。ＤとＴｌ−１の値が１１又は１
０でありＱ　がＯである場合には、■・　入力信号は、
夫々Ｑｉ制御信号及びＤ−１ 制御信号によって制御されるトランジスタ１８４及び１
８５によって通過され、又りとＴトｘ　　が００又は０
１であり且つＱｉが１である場合には、夫々Ｑｉ入力信
号及びＤ入力信号によって制御されるトランジスター８
２及び１８３によりて通過される。ＱがＯ又はＶ　ＳＳ
である場合には、Ｑ　人力信号は夫々Ｑ信号及び力信号
によりて制御されるトランジスタ１８６及び１８７によ
って通過され、又Ｑ　が１であるか又はＱ・がＶｓｓで
ある場１　　　　　　　　　　　　　　　　　　　　　
　１合には、６入力信号（これは第４ｂ図の変換によっ
てＶｓｓど等価である）はＱ、によって駆動され電 るゲートによって制御されるトランジスタ１８Ｂ及び１
８９によってパスされる。

第１９ａ図は２進アツプカウンタへの入力信号及びそれ
からの出力信号を模式的に示したブロック線図である。

第１９ｂ図は入力変数Ｔｉ−１及びＱｉとこれら入力変
数と出力変数Ｄｉ　及びＴ１　　との関係を示した真理
値表である。第１９Ｃ図及び１９６図は入力変数Ｔ　ｉ
−１及びＱｌの関数として出力変数Ｄｉ及びＴｉ　　に
対する修正したカルノウプロットを夫々示している。第
１９ｅ図は入力変数Ｔ１−７及びＱｉを使用して導き出
された本発明のパストランジスタを使用する論理を回路
の形に実現した構成を示しており、第１９ｂ図のカルノ
ウプロットに示した如く、Ｑｉは第４ｂ図の等価回路に
従いＶｓｓの値のみを有している。第１９ｆ図は第１９
ｅ図に示した回路のレイアウトを模式％式％ 第２０ａ図は入力ＪとＫ及び入力Ｑと出力りとを有する
Ｊ　Ｋフリップフロップに対する真理値表を示している
。第２０ｂ図は第２０ａ図の真理値表に対する修正した
カルノウマツプを示している。

第２００図は本発明のパストランジスタを使用してフリ
ップ７０ツブを構成した場合の回路を示している。この
回路構成に於いては２個のパストランジスタのみを必要
としており、このことは第２ｏｂ図の修正したカルノウ
プロットに於いて２個のループで囲んだパス関数のみが
存在するということに対応している。第２０ｄ図は、第
１６ｄ図に示した記号を使用してこの構造を極めて簡単
な構成で模式的に示したものである。

第２１ａ図は、左シフトホールド回路及びその回路の入
出力変数を模式的に示したブロック線図である。入力変
数Ｃ，Ｑｉ−１、Ｑｉは出力変数Ｄｉを発生する。この
回路に対する修正したカルノウプロットを第２１ｃ図に
示してあり、第２１ｄ図に示した如く、２個のトランジ
スタを使用した回路として構成される。この２個の一ト
ランジスタからなる回路の模式的なレイアウトを第２１
ｅ図に示しである。

特に最優の２つの回路構成から明らかな如く、本発明の
構造は従来の論理回路に於ける構成と比べて著しく簡単
化されている。従って、本発明によればトポロジーに於
ける利点が得られると共に、コンポーネントの複雑性を
著しく減少させている。

本発明に基づいて構成される構造に於いては、単位面積
当たりの論理関数の集積度を向上させており、従って従
来のものと同等の集積度とした場合には一層小型のもの
とすることが可能であり、又聞−のシリコンチップ上に
は一層多数のデバイスを形成することが可能である。当
然、上述した如きデバイスは例えばＮチャンネルＭＯ８
技術の様なスタンダードな半導体処理技術を使用して構
成されるものである。しかしながら、本発明はＰチャン
ネルＭ　ＯＳ技術や０ＭＯ８技術等の様なぞの他の半導
体技術を使用して構成することも可能である。

第２２ａ図に模式的に示した如く、ダイナミツクロラッ
チの設計は、パストランジスタの高インピーダンス状態
を使用する別の例である。Ｄラッチの機能は１ビツトの
情報をストアすることである。第２２ｂ図の真理値表に
示した如く、負荷信号りとＤが高状態とされた場合にス
トアされている情報は入力されたデータの論理レベルへ
アップデートされる。負荷信号りとＤが低となると、そ
のデータはバッファアンプ１９（第２２ｄｌ）のゲート
容量上の電荷の形でストアされる。パス変数を第２２Ｃ
図に示したカルノウマツプの適宜の状態へ記入する。こ
こで、Ｘの記号は電荷がストアされていることを表わし
ている。Ｘが存在しない状態に於けるパス変数をループ
で取り纒める。

従って、電荷がストアされている状態には変数はパスさ
れない。その結果得られるバッファを有するパス回路を
第２２ｄ図に模式的に示しである。

３状態能力を有するパストランジスタに於いても、Ｎ個
の変数を有するマツプを各々が２個の変数を有するＭ複
数個のマツプへ変換することによって組合せ回路を簡略
化することが可能である。

尚、Ｌｕで２　　≦Ｎ≦２Ｍである。第２３ａ図乃至第
２３ｃ図は本発明の１実施例に基づいて組合せパス回路
を導き出す例を示している。本発明の別の実施例によれ
ば、第２３ａ図の３変数真理値表を各々が２個の変数を
有する２個の真理値表（第２４ａ図）へ分解する。第２
３ａ図の真理値表を変数Ａに関して第２４ａ図の２個の
真理値表へ分解する。第２４ｂ図のカルノウマツプを操
作して第２４ｃ図に示した如く開数Ｘ及び開数Ｙを形成
する。第２４ｃ図の出力信号ＸとＹとを与える２個の回
路を結合し、第２４ｄ図の回路を形成する。第２４ｄ図
の回路に於いては、Ａが低である場合にＸを通過させる
ことにより出力信号Ｚが得られ、又Ａが高である場合に
Ｙを通過させることにより出力信号Ｚが得られる。第２
４ｄ図の回路は、第２３ａ図の真理値表に示した３変数
関数を回路の形で実現する場合に８個のトランジスタ〈
第２３ｃ図）から６個のトランジスタ（第２４ｄ図）へ
減少させることが可能であることを示している。

以上、本発明の具体的構成について詳細に説明したが、
本発明はこれら具体例にのみ限定されるべきものではな
く、本発明の技術的範囲を逸脱することなしに種々の変
形が可能であることは勿論である。

【図面の簡単な説明】

第１ａ図及び第１ｂ図はパストランジスタ及びパストラ
ンジスタの真理値表を夫々示した各説明図、第２ａ図乃
至第２ｄ図はＡＮＤゲートとＮ。 Ｒゲートとインバータとを使用して構成した論理関数Ｚ
＝ＡＢ＋ＡＢに対する真理値表、カルノウプロット、プ
ール式を示した各説明図、第３ａ図乃至第３ｄ図は第２
ｃ図に示した同一の論理関数に対する真理値表、カルノ
ウマツプ、等価ゲートに対するパス関数のループ化、そ
の結果得られる−　パストランジスタ回路を夫々示した
各説明図、第４ａ図及び第４ｂ図はパストランジスタを
使用して論理回路を形成する為に使用される２個の機能
的な等何物を夫々示した各説明図、第５図は公知の構成
を有するマグニチュードコンパレータ構造を模式的に示
したブロック線図、第６図は第５図に示したマグニチュ
ードコンパレータに対する真理値表を示した説明図、第
７図は第６図の真理値表によって必要とされる論理関数
を形成する為に必要なパス関数をループ化した状態を示
したカルノウマツプを図示した説明図、第８ａ図及び第
８ｂ図は第６図の真理値表を実現する為に必要な論理回
路のバストうンジスタ構成を示した説明図と第８ａ図に
示したトランジスタのシリコンレイアウト（第１６ｄ図
及び第１６ｆ図に示した記号と同一の記号を使用）を示
した説明図、第９ａ図乃至第９Ｃ図はＡＮＤゲートに対
する真理値表、ループしたパス変数を有するカルノウマ
ツプ、その結果得られる論理回路を夫々示した各説明図
、第１０ａ図乃至第１０Ｃ図はＮＡＮＤゲートに対する
真理値表、ループしたパス関数を有するカルノウマツプ
、パストランジスタを使用して構成した論理回路を夫々
示した名訳明図、第１１ａ図乃至第１１ｃ図はＯＲゲー
トに対する真理値表、ループしたパス関数を有するカル
ノウマツプ、パストランジスタを使用して構成した論理
回路を夫々示した各説明図、第１２８図乃至第１２ｃ図
はＮ。 Ｒゲートに対する真理値表、ループしたパス関数を有す
るカルノウマツプ、パストランジスタを使用して構成し
た論理回路を夫々示した各説明図、第１３ａ図乃至第１
３０図は排他的ＯＲゲートに対する真理値表、ループし
たパス関数を有するカルノウマツプ、パストランジスタ
を使用して構成した論理回路を夫々示した各説明図、第
１４ａ図乃至第１４ｃ図は排他的ＮＯＲゲートに対する
真理値表、ループしたパス関数を有するカルノウマツプ
、パストランジスタを使用して構成した論理回路を夫々
示した各説明図、第１５ａ図乃至第１５ｄ図は全加算器
のキャリー発生器に対するブロック線図、真理値表、ル
ープしたパス関数を有するカルノウマツプ、パストラン
ジスタを使用して構成した論理回路を夫々示した各説明
図、第１６ａ図乃至第１６ｃ図は全加算器の加算回路に
対する真理値表、ループしたパス関数を有するカルノウ
マツプ、パストランジスタを使用して構成した論理回路
を夫々示した各説明図、第１６ｄ図は全加算器構造に対
する第１６ｃ図に示した回路のレイアウトを示した説明
図、第１６ｅ図は第１６ｄ図の構造と完全な加算回路と
の関係を示した説明図、第１６ｆ図は第１６ｄ図に示し
たＭＯＳ　トランジスタの構成を模式的に示した説明図
、第１７ａ図乃至第１７ｄ図は真理値表、丸で囲ったパ
ス関数を有するカルノウマツプ、パストランジスタを使
用して構成した論理回路、第１７ｃ図の回路を半導体Ｎ
チャンネルＭＯＳトランジスタで構成した場合の平面的
構成を示した各説明図、第１７ｅ図及び第１７ｆ図は第
１７ｃ図の構成に於いて使用したパス変数から制胛変数
への変換を説明する為の各説明図、第１７ｏ図及び第１
７１１図は第１７ｃ図の回路に第１７ｅ図及び第１７ｆ
図に示した変換を行なった後の論理回路及びその論理回
路をＮチャンネルＭＯＳ技術で構成した場合のレイアウ
トを夫々示した各説明図、第１８ａ図は２進アツプダウ
ン力ウタを示したブロック線図、第１８ｂ図乃至第１８
ｅ図は真理値表、ループした入力パス間数を有する１対
のカルノウマツプ、そのカルノウマツプを実現した回路
を夫々示した各説明図、第１９ａ図は２進アツプカウン
タの模式的ブロック線図、第１９ｂ図乃至第１９ｆ図は
第１９ａ図の２進アツプカウンタに対する真理値表。 ループしたパス関数を有する１対のカルノウマツプ、回
路構成、ＮチャンネルＭＯＳトランジスタを使用して回
路を実現したレイアウトを夫々示した各説明図、第２０
ａ図乃至第２０ｄ図はＪ　Ｋフリップフロップに対する
真理値表、ループしたパス関数を有するカルノウマツプ
、回路構成、ＮチャンネルＭＯＳトランジスタを使用し
て回路を実現したレイアウトを夫々示した各説明図、第
２１ａ図は左シフトホールド回路を示した模式的ブロッ
ク線図、第２１ｂ図乃至第２１ｅ図は左シフトホールド
回路に対する真理値表、丸で囲んだパス関数を有するカ
ルノウマツプ、回路ｍ成、ＮｆヤンネルＭＯＳトランジ
スタを使用した回路構成を夫／？示した各説明図、第２
２ａ図及び第２２ｂ図はダイナミツクロラッチの模式的
ブロック線図及び真理値表を夫々示した各説明図、第２
２ｃ図及び第２２ｄ図は第２２ａ図のダイナミツクロラ
ッチに対するカルノウマツプ及びパストランジスタを使
用して形成した回路を夫々示した各説明図、第２３ａ図
乃至第２３ｃ図は本発明に基づいて構成した組合せ回路
の１構成例を示した各説°明図、第２４ａ図乃至第２４
ｄ図は本発明の別の実施例に基づいて第２３ａ図乃至第
２３ｃ図の組合せ回路を構成した場合の別の構成例を示
した各説明図、である。 特許出願人　　アメリカン　マイクロシステムズ。 インコーポレイテッド 図面Ｃ扇Ｉ占（内’ｉ１１．：変更なし）Ｚ ＦＩＧ・４ａ　　　　　　　　　　　　　　　　ＦＩＧ
、４ｂＦＩＧ、５ ＦＩＧ、６ ＦＩＧ、　８ａ　　　　　　　　　　ＦＩＧ、　８ｂＦ
ＩＧ、　ｌｌａ　　　　　　ＦＩＧ、　ｌｌｂ　　　　
ＦＩＧ、　ＩｌｃＦＩＧ、１６ｃ ＦＩＧ、　１６ｅ ＦＩＧ、１６ｄ ＦＩＧ、　＋６ｆ ｖｕｕｖｂ：ｂＡ　　Ａ　　ＣＣ ＦＩＧ、　１７ｅ　　　　　　　　　　　　　ＦＩＧ、
　１７ｆＦＩＧ、１８ａ ０４０゜ ＦＩＧ、　１９ｂ　　　　　　ＦＩＧ、　１９ｃ　　　
　ＦＩＧ、　１９ｄＦＩＧ、２２ａ　　ＦＩＧ、２２ｂ
　　ＦＩＧ、２２ｃ　　　ＦＩＧ、２２ｄＦＩＧ、　２
３ｃ ＦＩＧ、　２４ａ　　　ＦＩＧ、　２４ｂ　　　　ＦＩ
Ｇ、　２４ｃＦＩＧ、　２４ｄ 手続補正書 昭和５８年　６月２０日 特許庁長官　　若　杉　和　夫　　殿 １、事件の表示　　　昭和５８年　特　許　願　第　８
０２５５　　号２、発明の名称　論理回路の構成方法 ３、補正をする者 事件との関係　　　特許出願人 名称　　アメリカン　マイクロシステムズ、インコーポ
レイテッド４、代理人 ５、補正命令の日付　　　自　　発 ６、補正により増加する発明の数　　　な　　し　　２
１、手続補正書 昭和５８年　８月　８日 特許庁長官　　若　杉　和　夫　　殿 １、事件の表示　　　昭和５８年　特　許　願　第　８
０２５５　　号２、発明の名称　　　論理回路及びその
構成方法３、補正をする者 事件との関係　　　特許出願人 名称　　アメリカン　マイクロシステムズ、インコーポ
レイテッド４、代理人 ５、補正命令の日付　　　自　　発 補　　正　　の　　内　　容 １１本願の１特許請求の範囲」の欄の記載を以下の如く
全文補正する。 「１．基本要素としてパス１〜ランジスタを有する論理
回路であって各パストランジスタが入力リードと出力リ
ードと前記入力リードから前記出力リードへの信号の通
過を制御する制御リードとを具備した論理回路に於いて
、前記論理回路が出力リードを有すると共に少なくとも
２個のパストランジスタを有しており、前記少なくとも
２個のパストランジスタはその制御り一ドヘ印加される
選択された制御信号に応答して前記出力ノードへ第１人
力関数及び第２人力関数を通過させるべく接続されてお
り、従って前記出力ノードに前記第１又は第２人力関数
に関係した選択された出力関数が発生され、前記第１人
力関数及び第２人力関数の一方が基準電圧若しくは供給
電圧の何れかを有することを特徴とする回路。 ２、上記第１項に於いて、前記第１人力関数及び前記第
２人力関数が１組の入力変数の全部より少ない数の変数
を有しており、且つ前記制御関数が前記１組の入力変数
の残部の１つ以上を有することを特徴とする回路。 ３、上記第１項に於いて、前記少なくとも２個のパスト
ランジスタが第１パストランジスタを有すると共に前記
出力ノードに接続されている第２パストランジスタを有
しており、各パス［・ランジスタが入力リードと出ツノ
リードと制御リードとを有して−おり、前記第１パスト
ランジスタは第１制御信号に応答して前記出力ノードへ
前記第１人力関数をパスさせる様に接続されており且つ
前記第２パストランジスタは第２制御信号に応答して前
記出力ノードへ前記第２人力関数をパスさせる様に接続
されていることを特徴とする回路。 ４、上記第３項に於いて、前記第１パストランジスタの
前記出力リードと前記第２パストランジスタの前記出力
リードとが前記出力ノードに接続されていることを特徴
とする回路。 ５、上記第４項に於いて、前記第２人力関数が前記第１
人力関数の反転したものであり、前記第２制御関数が前
記第１制御関数の反転したものであることを特徴とする
回路。 ６、上記第５項に於いて、前記出力関数ＺがＺ＝Ａ−Ｂ
＋Ａ−Ｂで定義されており、前記第１人力関数がＢであ
り、前記第２人力関数がＢであり、前記第１制御関数が
Ａであり、前記第２制御関数がＡであることを特徴とす
る回路。 １、上記第４項に於いて、前記第１人力関数が基準電圧
Ｖｓｓであり、前記第２人力関数がＢであり、前記第１
制御関数がＡであり、前記第２制罪関数がＡであり、従
ってＡＮＤ関数を表わすことを特徴とする回路。 ８、上記第４項に於いて、前記第１人力関数が供給電圧
Ｖωであり、前記第２人力関数がＢであり、前記第１制
御関数がＡであり、前記第２制御関数がＡであり、従っ
てＮＡＮＤＡＮＤ関数すことを特徴とする回路。 ９、上記第４項に於いて、前記第１人）ｊ関数がＢであ
り、前記第２人力関数が供給電圧Ｖ叩であり、前記第１
制御関数がＡであり、前記第２制御関数がＡであり、従
ってＯＲ関数を表わすことを特徴とする回路。 １０、上記第４項に於いて、前記第１人力関数がＢであ
り、前記第２人力関数が基準電圧Ｖｓｓであり、前記第
１制御関数がＡであり、前記第２制御関数がＡであり、
従ってＮＯＲ関数を表わすことを特徴とする回路。 １１、基本要素としてパストランジスタを有する論理回
路であって各パストランジスタが入力リードと出力リー
ドと前記入力リードから前記出力リードへの信号の通過
を制御する制御リードとを具備した論理回路に於いて、
前記論理回路が出力ノードを有すると共に少なくとも３
個のパストランジスタを有しており、前記少なくとも３
個のパストランジスタはそれらの制御リードへ印加され
る選択された制御信号に応答して前記出力ノードへ少な
くとも第１人力関数と第２人力関数とを通過させるべく
接続されており、前記出力ノード上に少なくとも前記第
１人力関数又は第２人力関数に関係した選択された出力
関数を発生させることを特徴どする回路。 １２、所定の論理関数を表わす論理回路であって前記回
路がその基本要素として入力リードと出力リードと制御
関数によって制御される制御リードとを具備したパスト
ランジスタを使用している論理回路の構成方法に於いて
、所望の論理関数の真理値表であって入力変数の各状態
に対して１個又は複数個の出力変数の状態を表わす真理
値表を確立し、パストランジスタの出力リードへ通過さ
れた場合に１個又はそれ以上の所望の出力変数を発生ず
る入力変数を各入力状態に対して前記真理値表に加入し
、尚前記入力変数はその入力状態に対するパス関数を有
しており、修正したカルノウマツプ内に入力変数の各状
態に対するパス関数を加入し、尚前記修正したカルノウ
マツプの各状態は所望の出力変数を発生する特定の入力
変数を有しており又前記特定の入力変数は入力変数のそ
の状態に対するパス関数として呼称され、各状態が少な
くとも１個のパス変数を有する様に入力変数の各状態に
対する各パス関数内に於いて同一のパス変数を識別し、
前記パストランジスタの前記ゲートを制御する為に前記
入力変数の中から前以って識別した同一のパス変数とは
独立的な制御関数を識別する、上記各工程を有すること
を特徴とする方法。 １３、上記第１２項に於いて、前記制御関数を識別する
工程に於いて、パス関数と同一の制御関数を有するパス
トランジスタは制御関数によって導通状態とされた場合
に高レベル信号を通過させ、且つパス関数の否定の制御
関数を有するパストランジスタは制御関数によって導通
状態とされた場合に低レベル信号を通過させるという同
等性を使用してパス関数を制御変数とは独立的なものと
することを特徴とする方法。 １４、上記第１３項に於いて、更に前記パストランジス
タ回路を描写する工程を有することを特徴とする方法。 １５、与えられた論理関数を表わす論理回路であって該
回路がその基本要素としてパストランジスタを使用して
おり該パストランジス々は入力リードと出力リードと制
御関数によって制御される制御リードとを有する論理回
路を構成する方法に於いて、所望の論理関数の真理値表
であって入力変数の各状態に対し１個又はそれ以上の出
力変数の状態を表わす真□理値表を確立し、前記真理値
表内に各入力状態に対してパストランジスタの出力リー
ドへ通過された場合にその真理値表に対する所望の１個
又はそれ以上の出力変数を発生する入力変数を加入し、
尚前記入力変数はその状態に対するパス関数を有してお
り、各状態が少なくとも１個のパス変数を有する様に入
力変数の各状態に対して各パス関数内の同一のパス変数
を識別し、前記パストランジスタの前記ゲートを制御す
る為に前記入力変数の中から前以って識別した同一のパ
ス変数とは独立的な制御関数を識別する、上記各工程を
有することを特徴とする方法。 １６、上記第１５項に於いて、前記制御関数を識別する
工程に於いて、パス関数と同一の制御関数を有（るパス
トランジスタは前記制御関数によって導通状態とされた
場合に高レベル信号を通過させ且つパス関数の否定の制
御関数を有するパストランジスタの前記制御関数によっ
て導通状態とされた場合に低レベル信号を通過させると
いう同等性を使用して、前記パス関数を前記制御変数と
は独立的なものとすることを特徴とする方法。 １７、上記第１６項に於いて、更にパストランジスタ回
路を描写する工程を有することを特徴とする方法。 １８、与えられた論理関数を表わす論理回路であって該
論理回路がその基本要素としてパストランジスタを使用
しており前記パストランジスタが入力リードと出力リー
ドと制御関数によって制御される制御リードとを有する
論理回路を形成する方法に於いて、所望の論理関数の第
１真理値表であって入力変数の各状態に対して１個又は
複数個の第１出力変数の状態を表わす真理値表を確立し
、パストランジスタの出力リードへ通過された場合に１
個又はそれ以上の所望の出力変数を発生する入力変数を
各入力状態に対して前記第１真理値表に記入し、尚前記
入力変数はその入力状態に対するパス関数を有（）でお
り、各々が前記第１真理値表よりも変数の数が減少され
ており各々が複数個の第２出力変数の１個又はそれ以上
を表わす複数個の第２真理値表を確立し、前記各第２真
理値表に対して関連する修正したカルノウマツプ内に入
力変数の各状態に対するパス関数を記入し、尚前記修正
したカルノウマツプの各状態は所望の出力変数を発生す
る特定の入力変数を有しており又前記特定の入力変数は
入力変数のその状態に対するパス関数として呼称され、
各状態が少なくとも１個のパス変数を有するように入力
変数の各状態に対する各パス関数内に於いて同一のパス
変数を見付は出し、前記パストランジスタの前記ゲート
を制御する為に前記入力変数の中から前もって見付は出
した同一のパス変数とは独立の制御関数を見付は出すこ
とを特徴とする方法。 １９、上記第１８項に於いて、制御関数を見付は出す工
程に於いて、パス関数と同一の制御関数を有するパスト
ランジスタは制御関数によって導通状態とされた場合に
高レベル信号を通過させ、且つパス関数の否定の制御関
数を有するパストランジスタは制御関数によって導通状
態とされた場合に低レベル信号を通過させるという同等
性を使用してパス関数を制御変数とは独立的なものとす
ることを特徴とする方法。 ２０、上記第１９項に於いて、更に複数個のパストラン
ジスタ回路を描き、且つ前記複数個のパストランジスタ
回路を結合して単一のパストランジスタ回路とする各工
程を有することを特徴とする方法。 ２１、与えられた論理関数を表わす論理回路であって該
回路がその基本要素としてパストランジスタを使用して
おり該パストランジスタは入力リードと出力リードと制
御関数によって制御される制御リードと有する論理回路
を形成する方法に於いて、所望の論理関数の第１真理値
表であって入力変数の各状態に対し１個又はそれ以上の
出力変数の状態を表わす真理値表を確立し、各々が前記
第１真理値表より変数の数が減少されており各々が複数
個の第２出力変数の１個又はそれ以上を表わす複数個の
第２真理値表を確立し、前記各第２真理値表内に各入力
状態に対してパストランジスタの出力リードへ通過され
た場合にその真理値表に対する所望の１個又はそれ以上
の出力変数を発生する入力変数を記入し、尚前記入力変
数はその状態に対するパス関数を有しており、各状態が
少なくとも１個のパス変数を有する様に入力変数の各状
態に対して各パス関数内の同一のパス変数を見付は出し
、前記パストランジスタの前記ゲートを制御する為に前
記人力変数の中から前駅って見付は出した同一のパス変
数とは独立的な制御関数を見付は出すことを特徴とする
方法。 ２？、上記第２１項に於いて、制御関数を見付番ノ出す
前記工程に於いて、パス関数と同一の制御関数を有する
パストランジスタは前記制御関数によって導通状態とさ
れた場合に高レベル信号を通過させ且つパス関数の否定
の制御関数を有覆るパストランジスタは前記制御関数に
よって導通状態とされた場合に低レベル信号を通過させ
るという同等性を使用して、前記パス関数を前記制御変
数とは独立的なものとする°ことを特徴とする方法。 ２３、上記第２２項に於いて、更にパストランジスタ回
路を描く工程を有する事を特徴とする方法。」 ２、本願の「発明の名称」を［論理回路及びその構成方
法」と補正する。 ３、本願間１ａｌｌ第１６頁中第６行の「第５図は、」
から第１１行の「・・・を示している。」までの記載を
削除し、次の記載を加入する。 ［第５図は、Ａ・〉Ｂ・　であって且つり、＋１１ ＝０である場合か又はＣｉ＋、＝１である場合にはＣ・
　が高でＡ＞Ｂであることを表わしており、又Ｄｉ＋、
＝１である場合か又はＡｉ＜Ｂｉであって且つＣｉ＋１
　＝０である場合にはＤｉ　　が高でハ〈Ｂであること
を表わす比較構成を示している。」 ４、本願の添付図面中、第６図を添付の如く補正する。 （以　上）

Claims (1)

1. 【特許請求の範囲】 １、与えられた論理関数を表わす論理回路であって該論
   理回路がその基本要素としてパストランジスタを使用し
   ており前記パストランジスタが入力リードと出力リード
   と制御関数によって制御される制御リードとを有する論
   理回路を形成する方法に於いて、所望の論理関数の第１
   真理値表であって入力変数の各状態に対して１個又は複
   数個の第１出力変数の状態を表わす真理値表を確立し、
   パストランジスタの出力リードへ通過された場合に１個
   又はそれ以上の所望の出力変数を発生する入力変数を各
   入力状態に対して前記第１真理値表に記入し、尚前記入
   力変数はその入力状態に対するパス関数を有しており、
   各々が前記第１真理値表よりも変数の数が減少されてお
   り各々が複数個の第２出力変数の１個又はそれ以上を表
   わす複数個の第２真理値表を確立し、前記各第２真理値
   表に対して関連する修正したカルノウマツプ内に入力変
   数の各状態に対するパス関数を記入し、尚前記修正した
   カルノウマツプの各状態は所望の出力変数を発生する特
   定の入力変数を有しており又前記特定の入力変数は入力
   変数のその状態に対するパス関数として呼称され、各状
   態が少なくとも１個のパス変数を有するように入力変数
   の各状態に対する各パス関数内に於いて同一のバス変数
   を見付は出し、前記パストランジスタの前記ゲートを制
   御する為に前記入力変数の中から前もって見付は出した
   同一のバス変数とは独立の制御関数を見付は出すことを
   特徴とする方法。 ２、上記第１項に於いて、制御関数を見付は出す工程に
   於いて、パス関数と同一の制御関数を有するパストラン
   ジスタは制御関数によって導通状態とされた場合に高レ
   ベル信号を通過させ、且つパス関数の否定の制御関数を
   有するパストランジスタは制御関数によって導通状態と
   された場合に低レベル信号を通過させるという同等性を
   使用してパス関数を制御変数とは独立的なものとするこ
   とを特徴とする方法。 ３．上記第２項に於いて、更に複数個のパス”トランジ
   スタ回路を描き、且つ前記複数個のパストランジスタ回
   路を結合して単一のパストランジスタ回路とする各工程
   を有することを特徴とする方法。 ４、与えられた論理関数を表わす論理回路であって該回
   路がその基本要素としてパストランジスタを使用してお
   り該パストランジスタは入力リードと出力リードと制御
   関数によって制御される制御リードと有する論理回路を
   形成する方法に於いて、所望の論理関数の第１真理値表
   であって入力変数の各状態に対し１個又はそれ以上の出
   力変数の状態を表わす真理値表を確立し、各々が前記第
   １真理値表より変数の数が減少されており各々が複数個
   の第２出力変数の１個又はそれ以上を表わす複数個の第
   ２真理値表を確立し、前記各第２真理値表内に各入力状
   態に対してパストランジスタの出力リードへ通過された
   場合にその真理値表に対する所望の１個又はそれ以上の
   出力変数を発生する入力変数を記入し、尚前記入力変数
   はその状態に対するパス関数を有しており、各状態が少
   なくとも１個のパス変数を有する様に入力変数の各状態
   に対して各パス関数内の同一のパス変数を見付は出し、
   前記パストランジスタの前記ゲートを制御する為に前記
   入力変数の中から前駅って見付は出した同一のパス変数
   とは独立的な制御関数を見付は出すことを特徴とする方
   法。 ５、上記第４項に於いて、制御関数を見付は出す前記工
   程に於いて、パス関数と同一の制御関数を有するパスト
   ランジスタは前記制御関数によって導通状態とされた場
   合にへレベル信号を通過させ且つパス関数の否定の制御
   関数を有するパストランジスタは前記制御関数によって
   導通状態とされた場合に低レベル信号を通過させるとい
   う同等性を使用して、前記パス関数を前記刺部変数とは
   独立的なものとすることを特徴とする方法。 ６、上記第５項に於いて、更にパストランジスタ回路を
   描く工程を有する事を特徴とする方法。