JPS59221752A - エラ−検査・診断装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高速システム母線によって相互接続された、少
くとも１つのプロセッサ、１つの主記憶及び１つの保守
兼サービス・プロセッサより成る、データ処理システム
のためのエラー検査・診取１装置に関する。

〔従来技術〕

電子的制御装置、プロセッサ、及びデータ処理システム
を構成するチップ上の超ＬＳＩ論理回路及び記憶回路の
検査方法は、チップ上の全体的な記憶素子（バイステー
ブル・スイッチ、フリップフロップ）のアクセス自在性
（観察自在性、制御自在性）に大幅に依存する。

従って従来技術の論理構造及びシステム・アーキテクチ
ャはＬＳＳＤ（レベル・センシティブ・スキャン・デザ
イン）ルールとして知ら九る方法をしばしは用いる。こ
のルールによれば例えば、若しも安定状態に於ける入力
イｄ号変化に対する応答が論理ザブシステムの回路及び
線の遅延と無関係であるならばそのときに限って論理ザ
ブシステムはし・＼ルにセンシティブ（敏感）である。

（１９７７年６月２０日乃至２２日に米国ルイジアナ州
ニューオルレアンで開催されたＤｅｓｉｇｎＡｕＬｏｍ
ａｔ、ｊ、ｏｎ　　ＣｏｎｆｅｒｅｎｃｅのＭ史事録第
４６２−４６８頁に掲載されたＥ、Ｂ、Ｅｉｃｈｅｌｂ
ｅｒＢｅｒ氏の論文ＵＡ　　Ｌｏｇｉｃ　　Ｄｅｓｉｌ
ｚｎ　　５ＬｒｕｃＬｕｒｅ　　ｆｏｒ　　ＬＳＩ　　
Ｔｅ５ＬａｂｉｌｉＬｙ」参照） このルールに基づくと、論理構成要素であり且つ論理段
の間に位置づけされたマスター／スレーブ・フリップフ
ロップは検査モードのとき、１つのシフ１〜・レジスタ
連鎖として又は幾つかのそのような連鎖として相互接続
されることにより記憶素子全体が観痘可能且つ制御可能
になる。こｔＬらの連鎖は検査パターンを論理にシフト
入力するため及び結果のパターンをシフ１〜出力するた
めに使用される。

シフ（へレジスタ連鎖は、ノリツブフロップ又はレジス
タの完全な状態情報を夫々のパンケージで相互に分能さ
れたチップ又はモジュールのような複合論理群中にシフ
［・入力し又はそこからジット出力するのに使用できる
。このシフ１〜レンスタの用法は、若しもすべての第１
パツケージ・レヘルのシフ１へレジスタ連鎖がチップの
論理段ａ１に不利な影響をＩｙ、えることなく共通の第
２バツケーン・レベルのシフトレジスタ連鎖に接続され
るなら、比較的少数の入出力端子しか必要としない点及
び種々のパンケージ・レベル間に高度の融通性が得られ
る点で好都合である。

〔発明が解決しようとする問題点〕

検査パターンをシフ１〜入力し且つ結果のパターンをシ
フト出力することにより検査を行なう直列的情報転送に
起因して、このシフ１〜レジスタ概念は検査モードに於
て著しく時間を浪費する。そのマルチ・チャネル機能は
、この概念をノイズに比較的影響さ九易くしかも全く高
価なものにする。

何故ならばシフｊ・レジスタの各段が、正規の動作中は
不要なスレーブ（従）フリップフロップを有するマスタ
ー（主）／スレーブ（従）フリップフロップから成るか
らである。その結果として、チップ上の論理密度が若し
もマスター（主）フリップフロップだけを採用したなら
得られるよりも低くなる欠点を有する。

従って、本発明の目的は、検査モードに於ても動作が極
めて堅く、信頼性が高く旧っ安価で、チップ」二の論理
密度を増大する検査可能論理構造を提供することである
。

〔問題点を解決するための手段〕

かくて本発明は検査モードに於て、検査パターン及び結
果のデータが保守プロセッサ又はシスターから検査され
るべき論理構造ノー極めて高速のシステ１１母線を介し
て転送されるようにし、且つん果のデータは同じ母線を
介して保守プロセッサ又はラスフート送り返さ九るよう
にして前記問題を角了決する。

本発明はスレーブ（従）段を有しないフリップフロップ
の採用を問題解決策とする。こＩｔにより低コス１へで
チップ上の回路ｋ）ｕの密度が向上し、しかも正規の動
作中及び検査モードの動作中の両方にわたって重要な機
能を果すマスター・ノリツブフロップより成るシフトレ
ジスタ段を提供できる。

〔実施例〕

第１図はシングルチップ・プロセッサ又は処理装置（Ｐ
ＵＬ、ＰＯ２）Ｉ及び２とそれら及び主記憶（ＭＳ）３
を相互に接続する標準化されたシステ１１母線９と、主
記憶制御装置（Ｍ　Ｓ　−ＣＯＮＴ）３ａと、入／出力
装置制御器（Ｉｌｏ−Ｃ０Ｎ　丁）４と、保守兼サービ
ス・プロセッサ（ＭＳＰ）５となり成るデータ処理シス
テムのブロック図である。そのほかに、一方がプロセッ
サ１及び２へ、他方が保守兼サービス・プロセッサ５へ
接続された接続綿１３がある。その線は保守兼サービス
・プロセッサ５からの制御（Ｆｊ号及びクロック信号を
プロセッサ１及び２へ送るために使用される。クロック
発生器（ＣＬ）３４のクロック（Ｓ号は線３５を介して
システムの各素子へ送られる。

以下、超ＬＳＴの原理に従って設ａ１されたプロセッサ
１を参照して本発明を説明する。この実施例に対して、
例えば標７（ｑ化した母線でもよいシステム母線９は４
バイトの幅を持つものと仮定する。

プロセッサ１の駆動回路（ＤＲ）１１及び受信回路（Ｒ
ＦＣ）１２の両者はこの幅に適合する。極性保持ノリツ
ブフロップと呼ばれる記憶素子６、ｓ’、６ａ、６′　
ｄは第１図に図示されたような論理ザブシステム（ＲＡ
Ｍ−ＬＯＧ）Ｉ　Ｏを形成するように相互接続さ４する
。そ４しらはプロセッサの組合せ論理を構成する。この
組合せ論理の構造はその相互接続に関する限り比較的に
非システマチックであり、第１図に図示された川・Ｈ７
１−リックスの「オーバレイ」構造とは著しく相遣する
。

この川・Ｉ］フリップフロップ記憶７１〜リツタスは、
個性化の後に上記フリッププロップ、駆動回路１１及び
受信回路１２と、アドレス解読器（Ａ１つＲ−ＤＥＣ）
８との間の接続をｌＪ、えるオーバレイ金属化処理の結
果物である。

後述のようにこのノリツブフロップ記憶マトリッタスは
、論理サブシステｔ１のテストの目的で保守兼サービス
・プロセッサ５によって使用される。

フリップフロップに関して前に指摘した通り、それらは
従来検査用に使用したマスター／スレーブ・ノリツブフ
ロップではなく全くのマスター・ノリツブフロップであ
る。

縦線のうちの左から数えて最初の２木１４、］５は駆動
回路１１及び受信回路１２を介してシステム母線９のビ
ット線８乃至３Ｊ、ｔ＼接続される。

それに反して横線のうち上の４本２０．２０ａ、２１及
び２１ａは７１〜リツクスのアドレス解読器８の関連出
力へ接続される。アドレス＃読器８はシステム母線９の
いわゆる駆動回ｉ＋！８１１及び受信回路１２を介して
ピッ１〜線ｂｏ乃至ｂ７へ接続される。データのやり取
りが進行する方向は保守前９−ビス・プロセッサ５と夫
々のプロセッサ１．２等を結ぶ制御線１３を通じて制御
される。

プロセッサ１の正規の動作中には、図示のフリップフロ
ップは論理リブシステムの素子及びそれらの接続線とし
てのみ夫々働く。検査モードのとぎには、保守兼サービ
ス・プロセッサ５の高速システム母線９は−それらに対
する刺激として動く検査パターンを横行毎に且つ並列に
これらのサブシステムにロードする。このようにして入
４ｚられだ検査データに対する論理サブシステムの応答
は駆動回路１１及びシステム母線９を介して保守兼サー
ビス・プロセッサ５Ａ送られる。後者は検査解析を実行
する。

第１図に示されたデータ処理装置のクロック制御に集中
的な型式のものを使おうと分散的な型式のものを使おう
と、本発明にとっては重要なことではない。この例では
集中的なタロツク発生器（ＣＬ）３４を用いて、中央ク
ロック線３５を介してデータ処理システムの個々の装置
１４２．３゜３ａ、’ｌ及び５を制御するものと仮定す
る。

この一般的な説明の後に、保守兼サービス・プロセッサ
−５からプロセッサ１１＼の検査データ転送について第
２Ａ図及び第２Ｂ図を参照して詳述する。残りのプロセ
ッサ２．３、・・・・ｆｌ／＼の検査データ転送と、検
査データ及び結果の取扱いはプロセッサ１に関連して説
明した態様と基本的に同一である。

第４図及び第５図はフリップフロップ、例えば６．６’
、６ａ及び６′ｄの制御プロセスを一層わかり易くする
のに役立つ。これらのフリップフロップは一方で正規の
論理部分を構成し、他方で検査論理部分を構成する。後
者の＠台には、検査ステップの後に検査データを受取る
か我は発生ずるかに依存して転送の方向を制御する必要
がある。

第４図及び第５図に示された通り、バッファ素子として
働く使用フリップフロップは極性保持型のものである。

第４図は２つの機能的データ入力ＦＪつｊ及び１７Ｄ２
を有する極性保持型のノリツブフロップを示すのに対し
て、第５図は追加の検査データ人力゛Ｊ″Ｄ及び検査ク
ロック入力Ｔ　ＣＬを含む検査目的で修正された極性保
持型のフリップフロップを示す。正規及び修正された極
性保持型フリッププロップは機能クロックＦＣＬを分配
するため機能クロック増幅器１Ｇを備え、修正された極
性保持型フリップノロツブは検査クロックＴＣＬを分配
するため追加のタロツク増幅器１７を備えている。

第４図に示された正規の極性保持型フリップフロップは
図形のように相互接続された３個のＮＡＮＤ回路（ＡＮ
Ｄインバータ）２２．２４及び２５より成る。

極性保持型フリップフロップは機能クロックＦＣＬのパ
ルスの間、機能データ入力ＦＤＩ又はＦＤ２へ供給され
たバイナリ値を、１クロック期間の持続時間の間記憶す
る。このこは、若しもそのデータ入力に於けるバイナリ
値がそのときまでに変化する場合に限って、記憶さ肛た
バイナリ値が早々と次のクロック・パルスの発生時に変
えられることを意味する。

タロツク・パルスは２個の直列接続されたインバータ２
６及び２７を介してＮ　Ａ　Ｎ　１つ回路２２へ供給さ
れる。ＮＡＮＤ２２にはバイナリ・データも供給さ才し
る。同じタロツク・パルスがそＪＬより僅かに早＜ＮＡ
ＮＤ２４に到達する。何故ならばそのクロック・パルス
は第１のインバータ２６しか通らないからである。

他の大概のノリツブフロップ型式では極性保持型フリッ
プフロップの実際の記憶機能は、ＮＡＮＤ回路２５の出
力とＮＡＮＤ回路２４　（クロック信号が供給さ九ない
）の入力との間のフィードバック線２８から引出される
。ＮＡＮＤ回路２２の出力とＮＡＮＤ回路２４の出力と
の間の線２９は２つのＮＡＮＤ回路２２及び２４の出力
信号をＯＲ処理させる（ドツトＯＲさせる）ための線で
ある。第５図に示すようにこのＯＲ４％２９は、別のデ
ータ線及び制御クロック線を接続することにより極性保
持型フリップフロップを修正するように働く。従って第
５図に示された極性保持型フリップフロップは２つのシ
ステム、即ちデータ入力ＦＤ１及びＦＤ２と関連した機
能クロックＦＣＬを有する機能ンステ１１と、検査デー
タ人力ＴＤ及びテス１−・タロツク入力ＴＣＬを有する
検査システムとにより共用されてもよい。

正規のモード、即ち非検査モードでは、第１図の極性保
持型ノリツブフロップＦＦは機能データ入力ＦＤｉ及び
それらの機能クロック人力ＦＣＬを介してそれらの機能
的な作業を遂行する。これに反して検査モードでは、検
査作業のために検査データ人力ＴＤ及び検査クロック人
力ＴＣＬを使用する。

第２Ａ図、第２Ｂ図の太線で示すモード又は動作につい
て説明する。その場合、検査データが保守兼サービス・
プロセッサ５からプロセッサ１（第１図の太線枠内）へ
システム母線９を介して送らＪしるものと仮定すると、
システム母線のビット線ｂＯ〜ｂ７は受信回路１２を介
してマトリックス・アドレス解読器８へ接続される。そ
の７１〜リツクス横線２０ａ及び２１ａを介して７１〜
リツクス・アドレス解読器８は所望の方向に極性保持型
プリップフロップ・マトリックスをアドレスする。極性
保持型ノリツブフロップを完全に選択するための後述の
縦方向に選択された線を含む横方向のこのアドレス動作
は、夫々の横線及びそれに組合された検査クロック増幅
器１７を介して検査タロツク・パルスを、選択されるべ
き極性保持型ノリツブフロップの検査クロック入力ＴＣ
Ｌ／＼供着することによりイｊなわれる。

選択された極性保持型ノリツブノロツブ（以下単にフリ
ップフロップと略記する）に入れられるべき検査情報は
夫々の関連の受信回路を介してシステム母線９のビット
線ｂ８〜ｂ３１を通り、夫々の縦線ｌ＼転送される。縦
線１４．１５が後で詳細に示さ九る。受信回路１２及び
それに関連したピッ１〜線ｂ８〜ｂ３１を介して検査デ
ータが横列毎に且つマトリックス縦線に対して並列に、
これらの縦線に接続されたフリップフロップＦＦの検査
データ入力と、これらのフリップフロップより成る記憶
素子とに送られる。

フリップフロップ６の素子の例についての説明を続ける
。若しも検査データが検査クロック増幅器】７から線２
０ａを通る検査タロツク・パルスによって、ビット線ｂ
８を線して記憶されるべきビットによって、且つ受信回
路１２、マトリックス縦線１４、検査データ人力ＴＤに
よって、横列方向にアドレスされるならば、その検査デ
ータはその中に記憶される。同様にして検査７１〜リツ
クスの残りのフリップフロップに、マトリックス横列線
及び７１〜ワツクス縦線を介して、検査データがロート
される。

検査データが記憶され終えた後に、それらは検査のため
に論理サブシステム１０へ転送される。

そのような１組の検査データによって作られた検査結果
は次に検査マトリックスのノリツブフロップ６．６’、
６ａ、６′ａ等の中にロードされ、そこから更に検査解
析のため保守兼サービス・プロセッサ５に向ってシステ
ム母線９上を反対方向に転送される。

検査されるべきプロセッサ１からシステム母線９を通る
結果データの帰路が第３Ａ図、第３　Ｂ図に太線で示さ
れる。第３Ａ図、第３Ｂ図にはノリツブフロップ６．６
’、６ａ及び６′ｄのみが詳細に示されている。従って
フリップフロップ６中の残りの結果の部分の情報はシス
テム母線９を通って保守兼サービス・プロセッサ−５へ
転送されるものと仮定する。この目的でプロセッサ１は
保守兼−リ゛−ビス・プロセッサからの線１３上の制御
信号と、システム母線９のビット線ｂｏ−ｂ７ｊ二のア
ドレス信号とを受取る。若しも同し横線と関連したソリ
ツブノロツブ６及びソリツブノロツブ６′・・・・が選
択されるならば、アドレス解読器はマトリックス横線２
０」二に選択信号を発生して、関連したＡＮＤゲー１へ
１８．１８′等を開く。その結果として、フリップフロ
ップ６に記憶されておりＮＡＮＤゲート２５の出力で入
手できる情報はＡＮＤゲート１８及びマトリックス縦線
１４の夫々の部分を通って駆動回路１１へ転送される。

線】３、受信回路３２及び制御線３３を通って保守兼サ
ービス・ブロレツサから転送される制御ｍ号は駆動回路
ＩＩを活性化して、そのとき入手可能な情報をシステム
母線９のビット線ｂ８に到達させる。

ノリツブフロップ６から転送される情報と並行して、フ
リップフロップ６′及び残りのブリップフロップ（同じ
７１−リツクス横線２０と関連したもの）に記憶された
情報が夫々のビット綿ｂ９〜ｂ３１／＼転送されるａ　
１３　」−、の制御４６号及び線ｂＯ〜ｂ７上のアドレ
ス解読器を転送することにより残りのマトリックス線２
１・・・・が活性化されて、残りのフリップフロップ中
に記憶された情報、検査結果情報がエラーｆｌｙ折の目
的で保守兼サービス・プロセッサ５に転送される。

検査結果データは一般に極めて高速であるシステム母線
を用いて、上述の態様で関係装置間に転送可能である。

〔発明の効果〕

本発明の論理構造は検査可能で、しかも検査モードに於
ても高速で信頼性が高く、安価でチップの論理密度を増
大する。

【図面の簡単な説明】

第１図は本発明を実施したデジタル・コンピュータのブ
ロック図、第２Ａ図及び第２Ｂ図は本発明の誤りテス１
兼診装装置の詳細並びに動作を示す図、第３Ａ図及び第
３Ｂ図は第２Δ図及び第２Ｂ図の装置の他の動作を示す
図、第４図は既知の記憶素子（ノリツブフロップ）のブ
ロック図、第５図は本発明のため修正された記憶素子の
ブロック図である。 ■、２・・・・（シングルチップ）プロセッサ、３・・
・・主記憶（ＭＳ）、３ａ・・・・主記憶制御装置（Ｍ
Ｓ−ＣＯＮＴ）　、４・・・・入／出力装置制御器（Ｉ
ｌｏ−ＣＯＮＴ）　、５・・・・保守兼サービス・プロ
セッサ（ＭＳＰ）、６．６’、６ａ、６′ｄ・−・・記
憶素子（極性保持型フリップフロップ）、８−・・・ア
ドレス解読器、９−・・・システム母線、１Ｏ・・・・
論理ザブシステｌｚ　（ＲＡ、Ｍ　　ＬＯＧ）　、　　
１１・・・・駆動回ｉ？３　（ＩＪＲ）　、　　１２・
・・・受信回路（ＲＦＣ）　　。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション

Claims (1)

1. 【特許請求の範囲】 システム母線（例えば９）で相互接続された少くとも１
   つのプロセッサ（例えば１）と、１つの主記憶（例えば
   ３）と、１つの保守兼サービス・プロセッサ（例えば５
   ）とを含むデータ処理システム母線のエラー検査・診断
   装置であって、上記プロセッサ（例えば１）は正規の動
   作中論理ザブシステＺＳ　（例えば１０）を接続するマ
   トリックス状の記憶素子（例えば６．６’、６ａ、６′
   ｄ）とその記憶素子のビット線及び上記システム母線間
   に接続されたアドレス解読器（例えば８）とを含むこと
   と、 上記保守兼サービス・プロセッサは個々の記憶素子を制
   御するためのアドレス情報及び記憶素子に入れる検査デ
   ータを収容していることと、エラー検査・診断モードの
   とぎ、上記記憶素子はアドレス可能な７トリツクスの形
   で上記保守兼サービス・プロセッサに相互接続され、上
   記保守兼サービス・プロセッサはマトリックスの個々の
   記憶素子を制御するためのアドレス情報、マトリックス
   の個々の記憶素子に入れるための検査データ、及び検査
   制御兼クロック情報をンステ１１母線上に転送するよう
   にしたことと、 上記論理サブシステムの検査後にその結果データを夫々
   接続された記憶素子ｌ＼送り、且つ７１へリツクスの形
   に接続された上記記憶素子から上記保守兼づ−ビス・プ
   ロセッサへ、」二記システム母線上に転送されたアドレ
   ス情報及び制御情報の助けの下で送り返すようにしたこ
   と、 を特徴とするエラー検査・診断装置。