JPS59215796A - 厚膜多層配線基板 - Google Patents
厚膜多層配線基板Info
- Publication number
- JPS59215796A JPS59215796A JP9093183A JP9093183A JPS59215796A JP S59215796 A JPS59215796 A JP S59215796A JP 9093183 A JP9093183 A JP 9093183A JP 9093183 A JP9093183 A JP 9093183A JP S59215796 A JPS59215796 A JP S59215796A
- Authority
- JP
- Japan
- Prior art keywords
- conductor layer
- layer
- insulating layer
- thick film
- film multilayer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は厚膜多層配線基板に関する。
従来、厚膜多層配線基板は、セラミック基板に導電性ペ
ースト及び絶縁性ペーストラ用いて多層構成としている
。導電性ペーストラ用いて下側導体層を形成し、次に絶
縁性ペーストラ用いて下側絶縁層を形成し、この下側絶
縁層上に中間導体層を形成し、更にその上に上側絶縁層
全形成するという工程を繰返して多層化しようとすると
き、下側導体層と中間導体層を接続するために下側絶縁
層に予め開口を設け、導電性ペーストラこの開口に入れ
て接続を図るというように構成されていたので、この接
続用開口上にくる上側絶縁層にはピンホールが生じ易く
、接続用開口の上部に上側絶縁層を挾んで形成される上
側導体層との間で時折電気的短絡を起こすという欠点が
あった。
ースト及び絶縁性ペーストラ用いて多層構成としている
。導電性ペーストラ用いて下側導体層を形成し、次に絶
縁性ペーストラ用いて下側絶縁層を形成し、この下側絶
縁層上に中間導体層を形成し、更にその上に上側絶縁層
全形成するという工程を繰返して多層化しようとすると
き、下側導体層と中間導体層を接続するために下側絶縁
層に予め開口を設け、導電性ペーストラこの開口に入れ
て接続を図るというように構成されていたので、この接
続用開口上にくる上側絶縁層にはピンホールが生じ易く
、接続用開口の上部に上側絶縁層を挾んで形成される上
側導体層との間で時折電気的短絡を起こすという欠点が
あった。
本発明の目的は、上記欠点を除去し、上側導体膚と下側
もしくは中間導体層との短絡をなくした厚膜多層配線基
板を提供することにおる。
もしくは中間導体層との短絡をなくした厚膜多層配線基
板を提供することにおる。
本発明は、絶縁体層上もしくは少くとも表面が絶縁体で
ある基板上に設けられた下側導体層と、少くとも該下側
導体層を扱うように形成された下側絶縁層と、前記下側
導体層上に位置するように前記下側絶縁層に設けられた
接続用の開口部と、前記下側絶縁層の上に設けられかつ
前記開口部を通して前記下側導体層と接続する中間導体
層と、少くとも該中間絶縁層を覆うように設けられた上
側絶縁層と、該上側絶縁層上に設けられた上側導体層と
の繰返しによシ形成される厚膜多層配線基板において、
前記下側導体層と中間導体層とが接続される前記開口部
の上に位置する前記上側導体層部分に切欠き除去部を設
けたことを特徴として構成される。
ある基板上に設けられた下側導体層と、少くとも該下側
導体層を扱うように形成された下側絶縁層と、前記下側
導体層上に位置するように前記下側絶縁層に設けられた
接続用の開口部と、前記下側絶縁層の上に設けられかつ
前記開口部を通して前記下側導体層と接続する中間導体
層と、少くとも該中間絶縁層を覆うように設けられた上
側絶縁層と、該上側絶縁層上に設けられた上側導体層と
の繰返しによシ形成される厚膜多層配線基板において、
前記下側導体層と中間導体層とが接続される前記開口部
の上に位置する前記上側導体層部分に切欠き除去部を設
けたことを特徴として構成される。
第１図（ａ） 、 （ｂｌは本発明の一実施例の平面図
及びＡ −Ａ’断面図である。
及びＡ −Ａ’断面図である。
セラミック基板１の上に下側導体層２を設け、この下側
導体層２を少くとも覆うように下側絶縁層３を設ける。
導体層２を少くとも覆うように下側絶縁層３を設ける。
下側絶縁層３１Ｃ接続用開口４を設け、この開口４に例
えば導体ペースト５を充填する。そして中間導体層６を
下側絶縁層３の上に設ける。そして、導体ペースト５を
介して中間導体−６を下側導体層２に電気的に接続する
。次に、中間導体＃６を憶うように上側絶縁層７を設け
る。
えば導体ペースト５を充填する。そして中間導体層６を
下側絶縁層３の上に設ける。そして、導体ペースト５を
介して中間導体−６を下側導体層２に電気的に接続する
。次に、中間導体＃６を憶うように上側絶縁層７を設け
る。
しかる後、上側絶縁層７の上に上側導体層８を設ける。
このとき、下側導体層２と中間導体層との接続部となる
開口４の上に位置する上側導体層８０部分には切欠き除
去部９１に設けて、導体層を存在せしめない。この切欠
き除去部９を投打ることが、本発明の特徴である。
開口４の上に位置する上側導体層８０部分には切欠き除
去部９１に設けて、導体層を存在せしめない。この切欠
き除去部９を投打ることが、本発明の特徴である。
このような構造にすると、たとえ開口４の上の上側絶縁
層７にピンホールがあったとしても上側導体層８はこの
ピンホールの所に形成しないかう、上側導体層８がピン
ホールを埋めて中間導体層６に短絡するということは生
じない。これにょシ従来の欠点が除去される。
層７にピンホールがあったとしても上側導体層８はこの
ピンホールの所に形成しないかう、上側導体層８がピン
ホールを埋めて中間導体層６に短絡するということは生
じない。これにょシ従来の欠点が除去される。
上記実施例では、基板のすぐ上の層について説明したが
、上側導体層８の上に絶縁層と導体層とを重ねる多層配
線にも同様に本発明は適用され、この場合は、上側導体
層８を下側導体層あるいは中間導体層とみなすのである
。
、上側導体層８の上に絶縁層と導体層とを重ねる多層配
線にも同様に本発明は適用され、この場合は、上側導体
層８を下側導体層あるいは中間導体層とみなすのである
。
以上詳細に説明したように、本発明によれば、上側導体
層と中間導体層もしくは下側配線層との短絡を防いだ厚
膜多層配線基板が得られるのでその効果は大きい。
層と中間導体層もしくは下側配線層との短絡を防いだ厚
膜多層配線基板が得られるのでその効果は大きい。
第１図（ａｌ 、 （ｂｌは本発明の一実施例の斜視図
及び断面図である。ｌ・・・・・・セラミック基板、２
・・・・・・下側導体層、３・・・・・・下側絶縁層、
４・・・・・・開口、５・・・・・・導体ペースト、６
・・・・・・中間導体層、７・・・・・・上側絶縁層、
８・・・・・・上側導体層、９・・・・・・切欠き除去
部。 （久］ （ｂ） 茅１回
及び断面図である。ｌ・・・・・・セラミック基板、２
・・・・・・下側導体層、３・・・・・・下側絶縁層、
４・・・・・・開口、５・・・・・・導体ペースト、６
・・・・・・中間導体層、７・・・・・・上側絶縁層、
８・・・・・・上側導体層、９・・・・・・切欠き除去
部。 （久］ （ｂ） 茅１回
Claims (1)
- 絶縁体層上もしくは少くとも表面が絶縁体である基板上
に設けられた下側導体層と、少くとも該下側導体層を覆
うように形成された下側絶縁層と、前記下側導体層上に
位置するように前記下側絶縁層に設けられた接続用の開
口部と、前記下側絶縁層の上に設けられかつ前記開口部
全通して前記下側導体層と接続する中間導体層と、少く
とも該中間絶縁層を覆うように設けられた上側絶縁層と
、該上側絶縁層上に設けられた上側導体層との繰返しに
よシ形成される厚膜多層配線基板において、前記下側導
体層と中間導体層とが接続される前記開口部の上に位置
する前記上側導体層部分に切欠き除去部を設けたことを
特徴とする厚膜多層配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9093183A JPS59215796A (ja) | 1983-05-24 | 1983-05-24 | 厚膜多層配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9093183A JPS59215796A (ja) | 1983-05-24 | 1983-05-24 | 厚膜多層配線基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59215796A true JPS59215796A (ja) | 1984-12-05 |
| JPH025023B2 JPH025023B2 (ja) | 1990-01-31 |
Family
ID=14012187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9093183A Granted JPS59215796A (ja) | 1983-05-24 | 1983-05-24 | 厚膜多層配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59215796A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54135360A (en) * | 1978-04-13 | 1979-10-20 | Oki Electric Ind Co Ltd | Multiilayer ceramic board |
| JPS57139996A (en) * | 1981-02-24 | 1982-08-30 | Nippon Electric Co | Hybrid multilayer circuit board |
| JPS5873196A (ja) * | 1981-10-27 | 1983-05-02 | 株式会社東芝 | 多層配線基板 |
-
1983
- 1983-05-24 JP JP9093183A patent/JPS59215796A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54135360A (en) * | 1978-04-13 | 1979-10-20 | Oki Electric Ind Co Ltd | Multiilayer ceramic board |
| JPS57139996A (en) * | 1981-02-24 | 1982-08-30 | Nippon Electric Co | Hybrid multilayer circuit board |
| JPS5873196A (ja) * | 1981-10-27 | 1983-05-02 | 株式会社東芝 | 多層配線基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH025023B2 (ja) | 1990-01-31 |
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